JP2013038274A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】従来の半導体装置の製造方法では、製造工程中に複数枚の保護シートを用いていたため、材料コストや製造コストを低減し難いという問題があった。
【解決手段】本発明の半導体装置の製造方法では、半導体ウエハ1と支持基板2とを貼り合せた後、支持基板2にポリイミドを基材とする保護シート8を貼り合せ、バックグラインド工程を行う。そして、保護シート8は、耐熱性や耐薬液性に優れることで、少なくともバックグラインド工程からその後の配線層の形成工程や絶縁層の形成工程まで連続して用いることが可能となる。この製造方法により、保護シートの使用枚数やその貼り替え作業も低減し、材料コストや製造コストも低減される。
【選択図】図2

Description

本発明は、ポリイミドテープを基材とする保護テープを用いてバックグラインド工程を行った後、その保護テープを用いて後工程を行うことで、材料コストや製造コストの低減を実現する半導体装置の製造方法に関する。
従来の半導体装置の製造方法の一実施例として、下記の製造方法が知られている。
図9(A)に示す如く、半導体ウエハ51を準備し、不純物の拡散工程を用い、例えば、CCDイメージセンサ用の半導体チップ(半導体素子)を半導体ウエハ51に複数形成する。次に、半導体ウエハ51の表面側には、境界S1(ダイシングライン)を挟むように、一対の第1の配線層52が形成される。そして、境界S1近傍に位置する第1の配線層52の一部が、外部接続パッドとして用いられる。次に、ガラス基板53を準備し、例えば、接着剤54として透明なエポキシ樹脂を用いて、半導体ウエハ51の表面側にガラス基板53を接着する。
図9(B)に示す如く、半導体ウエハ51の裏面側(ガラス基板53の接着面と反対面側)をバックグラインドし、半導体ウエハ51の厚さを、例えば、500μmから230μm程度まで薄くする。
次に、例えば、ウェットエッチングにより半導体ウエハ51を選択的にエッチングし、境界S1に沿ってテーパーのついた溝55を形成する。そして、その溝55からは半導体ウエハ51の表面側に形成された絶縁層56が露出した状態となる。その後、前述した溝55内を含め、半導体ウエハ51の裏面側を被覆するように絶縁層57を形成する。
図9(C)に示す如く、第1の配線層52が露出するように、溝55内の絶縁層56、57に開口部58を形成する。そして、その開口部58を介して第1の配線層52と接続する第2の配線層59を形成する。その後、第2の配線層59を被覆するように、半導体ウエハ51の裏面側に保護層60を形成する。そして、保護層60は、前述した溝55及び開口部58も埋設する。
図9(D)に示す如く、第2の配線層59上の保護層60を部分的に除去し、露出した第2の配線層59に導電端子61を形成する。その後、境界S1に沿って、ガラス基板53等を切断することで、BGA型の半導体装置が完成する(例えば、特許文献1参照。)。
特開2004−282035号公報(第5−8頁、第1−8図)
前述した半導体装置の製造方法では、バックグラインド工程では、ガラス基板53に保護テープを貼り合せた状態にて、半導体ウエハ51をバックグラインド装置へと配置し、半導体ウエハ51を研磨する。このバックグラインド工程では、グラインダーにより半導体ウエハ51を研磨するため、その機械的ストレスを吸収し易い保護テープ、例えば、ポリオレフィン系の保護テープが用いられる。
次に、半導体ウエハ51には、バックグラインド工程の後工程として、エッチングによる加工工程やスパッタリング装置、CVD装置による配線形成や絶縁相当の成膜工程等の様々な工程が施される。そして、バックグラインド工程にて用いた保護テープは、後工程での薬液に対する耐アルカリ性や耐酸性に耐え難く、また、高温処理に対する耐熱性にも耐え難い。そのため、エッチング工程や配線形成工程等の際には、好適な材料から成る保護テープへと貼り替えていたため、材料コストや製造コストを低減し難いという問題がある。
前述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法は、半導体ウエハの一主面と支持基板の一主面とを貼り合わせ、前記支持基板の一主面と対向する他の主面に保護シートを貼り合せ、前記半導体ウエハの一主面と対向する他の主面側からバックグラインドした後、前記半導体ウエハの他の主面側に配線層、絶縁層及びバンプ電極を形成する半導体装置の製造方法において、前記保護シートは、ポリイミドを基材とするシートであり、少なくとも前記保護シートは、前記バックグラインド工程から前記配線層を被覆する絶縁層の形成工程まで連続して用いられることを特徴とする。
本発明では、保護シートとしてポリイミドを基材としたシートを用いることで、その使用枚数が低減され、材料コストや製造コストが低減される。
また、本発明では、保護シートは耐熱性、耐薬液性を有することで、アッシング作業やプラズマエッチング作業にも耐えることができ、配線層の形成工程においても連続して使用することが可能である。
また、本発明では、保護シートは耐薬液性を有することで、絶縁層の加工工程においても連続して使用することが可能である。
また、本発明では、保護シートは耐熱性を有することで、バンプ電極のリフロー工程においても連続して使用することが可能である。
また、本発明では、半導体パッケージの一部となるガラス板を用いた場合でも、保護シートによりガラス板を保護し、ガラス板へのクラック等の発生を防止できる。
本発明の実施の形態における半導体装置の製造方法を説明するための(A)斜視図、(B)断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための(A)断面図、(B)断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。 従来の実施の形態における半導体装置の製造方法を説明するための(A)断面図、(B)断面図、(C)断面図、(D)断面図である。
以下に、本発明の一実施の形態である半導体装置の製造方法について説明する。図1(A)及び(B)は、半導体ウエハと支持基板とを貼り合わせる工程を説明する図である。図2(A)及び(B)は、保護テープを貼り合わせ、半導体ウエハをバックグラインドする工程を説明する断面図である。図3〜図6は、バックグラインド工程後の様々な工程を説明する断面図である。
図1(A)に示す如く、半導体ウエハ1及び支持基板2を準備する。半導体ウエハ1のスクライブラインSにて区画された各素子形成領域3には、例えば、CCDのイメージセンサー用の半導体素子が形成される。そして、半導体ウエハ1の厚みは、例えば、500μmである。尚、各素子形成領域3には、拡散領域によりトランジスタ等の半導体素子が形成される場合でも良い。
また、支持基板2は、製造工程中の間は半導体ウエハ1を支持する基板としても用いられ、完成後はパッケージの一部として用いられる。前述したように、各素子形成領域3には、CCDのイメージセンサー用の半導体素子が形成されるため、支持基板2は、例えば、500μmの厚みを有する透明なガラス板である。尚、各素子形成領域3にトランジスタ等の半導体素子が形成される場合には、透明なガラス板の換わりに、不透明なプラスチック板が用いられる。そして、不透明なプラスチック板は、完成後にパッケージの一部として用いられる場合でも、製造工程中に剥離される場合でも良い。
図1(B)は、図1(A)の丸印4にて示す領域の断面図を示すが、半導体ウエハ1の表面には、絶縁処理用の絶縁層5が形成される。絶縁層5としては、例えば、シリコン酸化膜、NSG(Nondoped Silicate Glass)膜、BPSG(Boron Phospho Silicate Glass)膜等の少なくとも1層が選択される。絶縁層5の上面には配線層6が形成され、配線層6は、素子形成領域3の半導体素子と電気的に接続する。そして、配線層6は、ダイシングラインS近傍まで延在され、半導体ウエハ1の裏面側への引き廻し用の配線層との接続用パッドとしても用いられる。
次に、半導体ウエハ1の表面側に接着材7を塗布し、半導体ウエハ1と支持基板2とを貼り合わせる。接着材7としては、透明なエポキシ樹脂やシリコーン樹脂等が用いられる。
図2(A)に示す如く、半導体ウエハ1を裏面側から機械的に研磨し、所望の膜厚とするため、支持基板2に保護シート8を貼り合わせる。保護シート8は、ポリイミドテープを基材とし、その表面側に粘着層が形成されたシートである。保護シート8は、全体として、例えば、30μm程度の膜厚を有し、ポリイミドテープは20μm程度の厚みであり、粘着層は10μm程度の厚みである。そして、保護シート8は、ポリイミドテープを基材とすることで、ポリオレフィン系の樹脂を基材とする保護シートと比較すると、クッション性は劣るが、薬液に対する耐アルカリ性や耐酸性が向上し、また、高温処理に対する耐熱性も向上する。その結果、詳細は後述するが、保護シート8は、バックグラインド工程後のエッチング工程や高温処理工程においても連続して使用されることが可能となる。そして、保護シートの使用枚数を減らせ、保護シートの貼り替え工程も減らせることで、材料コストや製造コストが低減される。
次に、ターンテーブル9上面に保護シート8が当接するように、半導体ウエハ1をバックグラインド装置へと配置する。そして、半導体ウエハ1の裏面側に処理水を供給しながら、バックグラインド用砥石10を回転させ、半導体ウエハ1の厚みが、例えば、200μm程度となるまで、半導体ウエハ1の裏面側を研磨する。
このとき、半導体ウエハ1は、ターンテーブル9の回転と、バックグラインド用砥石10の回転との組み合わせにより研磨される。前述したように、保護シート8は、ポリオレフィン系の樹脂を基材とする保護シートと比較してクッション性が劣るため、両部材の回転数を遅らせることで、バックグラインド工程での機械的振動を低減させる。この製造方法により、半導体ウエハ1へ加わる機械的振動が大幅に低減され、保護シート8を用いた場合でも、半導体ウエハ1と支持基板2とが剥離したり、半導体ウエハ1や支持基板2にクラックが入ったりする等、機械的振動に起因する製造上の不良品化が防止される。
図2(B)に示す如く、バックグラインド工程を終えた半導体ウエハ1の研磨面には、幅や深さが数μm程度になる凹凸のスクラッチが形成されるため、その研磨面をウェットエッチングにより薬液処理する。このとき、半導体ウエハ1の研磨面をエッチングするため、半導体ウエハ1、絶縁層5及び支持基板2のエッチング選択比が考慮され、例えば、フッ化水素酸2.5%、硝酸50%、酢酸10%及び水37.5%が混合された溶液が、ウェットエッチングに用いられる。前述したように、保護シート8は、ポリイミドテープを基材とすることで、耐薬液性に優れるため、バックグラインド工程から連続して用いることが可能となる。
図3に示す如く、半導体ウエハ1の裏面側にレジスト12を形成し、配線層5上を含む、ダイシングラインS及びその近傍領域に開口部が形成されるようにレジスト12をパターニングする。そして、レジスト12をマスクとして用い、等方性のウェットエッチングにより、半導体ウエハ1の裏面側にテーパーのついた溝11を形成する。その後、レジスト12をアッシングにより除去する。そして、レジスト12のパターニング及び除去作業や半導体ウエハ1のウェットエッチング作業においても、様々な薬液が使用されるが、前述したように、保護シート8は、耐薬液性に優れ、耐熱性にも優れるため、バックグラインド工程から連続して用いることが可能となる。
尚、本実施の形態では、溝11内の配線層3上面に半導体ウエハ1が残存する構造であるが、この構造に限定するものではない。例えば、溝11の底面から絶縁層5が露出するように、配線層3上面を含む、溝11底面の半導体ウエハ1を除去する構造の場合でも良い。
図4に示す如く、半導体ウエハ1の裏面側に熱酸化法によりシリコン酸化膜13を形成する。シリコン酸化膜13は、例えば、半導体ウエハ1を1200〜1250(℃)の酸化性雰囲気中に1時間程度置き、熱酸化処理を行うことで形成されるが、前述したように、保護シート8は耐熱性に優れるため、バックグラインド工程から連続して用いることが可能となる。
次に、配線層6上面の半導体ウエハ1、絶縁層5及びシリコン酸化膜13を選択的に除去し、開口部14を形成する。開口部14を形成する工程においても、レジスト(図示せず)のパターニング及び除去(アッシング除去)作業や半導体ウエハ1等のウェットエッチング作業により、様々な薬液が使用される。前述したように、保護シート8は、耐薬液性に優れるため、バックグラインド工程から連続して用いることが可能となる。
図5に示す如く、シリコン酸化膜13上に配線層15を形成し、配線層15は、開口部14を介して配線層6と接続する。配線層15は、例えば、スパッタリング法により、シリコン酸化膜13上にバリアメタル膜及びアルミニウム(Al)膜やアルミニウム−シリコン−銅(Al−Si−Cu)膜等のAlを主体とする合金膜を積層させた後、プラズマエッチングによりパターニングし、形成される。
次に、配線層15上を含む、シリコン酸化膜13上面に絶縁層16及びジャケット層17を形成する。絶縁層16としては、例えば、CVD(Chemical Vapor Deposition)法によりシリコン酸化膜が形成される。また、ジャケット層17は、下層の絶縁層16等への水分の浸入を防止するため、シリコン窒化膜により形成される。その後、配線層15上面の絶縁層16及びジャケット層17を選択的に除去し、開口部18を形成する。そして、前述した作業においても、保護シート8は、高温の環境化や様々な薬液に晒されるが、前述したように、保護シート8は、耐熱性や耐薬液性に優れるため、バックグラインド工程から連続して用いることが可能となる。
図6に示す如く、開口部18から露出する配線層15上面にメッキ層19を形成する。メッキ層19は、例えば、無電解メッキ法により、配線層15上面に、Ni、Pd、Au等から形成される。そして、メッキ層19上面に半田をスクリーン印刷した後、リフローすることでバンプ電極20を形成する。前述したように、保護シート8は、耐薬液性や耐熱性に優れるため、バックグラインド工程から連続して用いることが可能となる。
次に、保護シート8を支持基板2から剥離し、支持基板2にスクライブ用シート21を貼り合わせる。そして、半導体ウエハ1をスクライブ装置へ配置し、半導体ウエハ1のスクライブラインSを位置認識した後、スクライブブレード22を用いスクライブラインS上を切削し、スクライブ用シート21上にてBGA型の半導体装置を個片化する。このとき、スクライブ用シート21の一部のみを切削することで、個片化された半導体装置はスクライブ用シート21上に支持される。その後、スクライブ装置から半導体ウエハ1を取り出し、スクライブ用シート21から個片化された半導体装置を剥離し、特性検査を行い、良品と判定された半導体装置をパッケージングし、出荷する。
尚、本実施の形態では、バックグラインド工程からバンプ電極の形成工程まで保護シート8を連続して使用する場合について説明したが、この場合に限定するものではない。例えば、メッキ層19を形成する無電解メッキ工程の後に、保護シート8を貼り替える場合でも良い。
また、保護シート8の全体の厚みが、例えば、30μm程度となる場合について説明したが、この場合に限定するものではない。例えば、保護シートの粘着層の厚みを、例えば、100μm程度とすることで、粘着層をクッション層としても機能させることで、バックグラインド工程での機械的振動を緩和させ、半導体ウエハ1等を保護することもできる。一方、保護シートのポリイミドテープの厚みを、例えば、200μm程度とする場合でも良い。前述したように、ポリイミドテープは、ポリオレフィン系の樹脂から成る保護シートと比較してクッション性が劣るが、ポリイミドテープ自体を厚くすることで、厚みによりバックグラインド工程での機械的振動を緩和させることもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の他の実施の形態である半導体装置の製造方法について説明する。本実施の形態では、WLP(Wafer Level Package)構造の半導体装置の製造方法について説明する。図7は、半導体ウエハを準備する工程からバックグラインド工程までを説明する断面図である。図8は、バックグラインド工程後からスクライブ工程までを説明する断面図である。
図7に示す如く、半導体ウエハ31を準備し、スクライブラインSにて区画された各素子形成領域32に拡散領域によりトランジスタ等の半導体素子を形成する。次に、半導体ウエハ31表面にシリコン酸化膜等の絶縁層33を形成した後、絶縁層33上に配線層34を形成する。そして、絶縁層33の上面にシリコン窒化膜から成るシャケット層35を形成し、配線層34の一部が露出するようにジャケット層35の一部を開口する。
次に、ジャケット層35の上面にPBO膜、ポリイミド樹脂膜等の樹脂層36を形成し、前述した配線層34の一部が露出するように樹脂層36の一部を開口する。そして、樹脂層36の上面にスパッタリング法により、Ti層とCu層から成るメッキ用金属層37を形成する。次に、メッキ用金属層37上面に電解メッキ法によりCu配線層38を形成し、Cu配線層38及びメッキ用金属層37をパターニングする。その後、Cu配線層38上面を含む、樹脂層36の上面にPBO膜、ポリイミド樹脂膜等の樹脂層39を形成し、Cu配線層38の一部が露出するように樹脂層39の一部を開口する。
次に、ポリイミドテープ40を基材とし、その表面側に粘着層41が形成された保護シート42を準備し、樹脂層39等が形成された半導体ウエハ31の表面側に保護シート42を貼り合わせる。保護シート42は、全体として、例えば、30μm程度の膜厚を有し、ポリイミドテープ40は20μm程度の厚みであり、粘着層41は10μm程度の厚みである。そして、ターンテーブル43上面に保護シート42が当接するように、半導体ウエハ31をバックグラインド装置へと配置する。そして、半導体ウエハ31の裏面側に処理水を供給しながら、バックグラインド用砥石44及びターンテーブル43を回転させ、半導体ウエハ31の裏面側を研磨する。
図8に示す如く、半導体ウエハ31から保護シート42を剥離し、樹脂層39から露出するCu配線層38上面に例えば、Ni、Pd、Au等の無電解メッキ層45を形成し、その無電解メッキ層45上にバンプ電極46を形成する。その後、半導体ウエハ31の裏面側にスクライブ用シート47を貼り合わせる。そして、半導体ウエハ31をスクライブ装置へ配置し、半導体ウエハ31のスクライブラインSを位置認識した後、スクライブブレード48を用いスクライブラインS上を切削し、スクライブ用シート47上にてWLP構造の半導体装置を個片化する。
尚、本実施の形態では、保護シート42の厚みが、全体として30μm程度であり、基材としてのポリイミドテープ40の厚みが、20μm程度ある場合について説明したが、この場合に限定するものではない。保護シートの厚みが、全体として120μm程度であり、粘着層の厚みが、100μm程度あることで、粘着層をクッション層としても機能させる場合でも良い。また、保護シートの厚みが、例えば、全体として200μm程度であり、基材としてのポリイミドテープの厚みが、190μm程度ある場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
1 半導体ウエハ
2 支持基板
3 素子形成領域
6 配線層
7 接着材
8 保護シート
10 バックグラインド用砥石
15 配線層
19 メッキ層
20 バンプ電極
21 スクライブ用シート

Claims (5)

  1. 半導体ウエハの一主面と支持基板の一主面とを貼り合わせ、前記支持基板の一主面と対向する他の主面に保護シートを貼り合せ、前記半導体ウエハの一主面と対向する他の主面側からバックグラインドした後、前記半導体ウエハの他の主面側に配線層、絶縁層及びバンプ電極を形成する半導体装置の製造方法において、
    前記保護シートは、ポリイミドを基材とするシートであり、少なくとも前記保護シートは、前記バックグラインド工程から前記配線層を被覆する絶縁層の形成工程まで連続して用いられることを特徴とする半導体装置の製造方法。
  2. 前記保護シートを貼り合せた状態にて、スパッタリング法により前記半導体ウエハの裏面側に金属層を堆積した後、前記金属層をエッチングによりパターニングし前記配線層を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記保護シートを貼り合せた状態にて、CVD法により前記配線層を被覆するように前記半導体ウエハの裏面側に絶縁層を形成した後、前記配線層の一部が露出するように前記絶縁層にエッチングにより開口部を形成することを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記開口部から露出する前記配線層にバンプ電極を形成した後、前記保護シートを前記支持基板から剥離し、前記支持基板の他の主面にスクライブ用シートを貼り合せた後、前記半導体ウエハを個片化し、半導体装置を形成することを特徴とする請求項3に記載の半導体装置の製造方法。
  5. 前記支持基板はガラス基板であり、前記ガラス基板は、前記個片化された半導体装置の一部として用いられることを特徴とする請求項4に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022050231A (ja) * 2020-09-17 2022-03-30 株式会社東芝 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073813A (ja) * 2005-09-08 2007-03-22 Tokyo Ohka Kogyo Co Ltd 基板の薄板化方法及び回路素子の製造方法
JP2009032929A (ja) * 2007-07-27 2009-02-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2009123907A (ja) * 2007-11-14 2009-06-04 Furukawa Electric Co Ltd:The 回路素子形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073813A (ja) * 2005-09-08 2007-03-22 Tokyo Ohka Kogyo Co Ltd 基板の薄板化方法及び回路素子の製造方法
JP2009032929A (ja) * 2007-07-27 2009-02-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2009123907A (ja) * 2007-11-14 2009-06-04 Furukawa Electric Co Ltd:The 回路素子形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022050231A (ja) * 2020-09-17 2022-03-30 株式会社東芝 半導体装置の製造方法

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