JP2013029417A - ゼロクロス検出回路および同検出回路を備えた画像形成装置 - Google Patents

ゼロクロス検出回路および同検出回路を備えた画像形成装置 Download PDF

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Abstract

【課題】より省電力化の可能な、ゼロクロス点の検知技術を提供すること。
【解決手段】ゼロクロス検出回路１００は、第１コンデンサＣ１、第２コンデンサＣ２、信号変換回路４２、電流経路４１、および検出部５０を備える。電流経路４１は、第１コンデンサの第２電極Ｃ１ｐ２と第２コンデンサの第２電極Ｃ２ｐ２との間に直列に接続されるとともに基準電位Ｖｇｄに接続される。電流経路４１は、交流電源ＡＣから出力される交流電流Ｉａｃが交流電源ＡＣに戻る際に交流電流Ｉａｃを経由させるとともに、交流電流Ｉａｃの経由の際に第２電極側電圧Ｖｄｓを生成する。信号変換回路４２は、電流経路４１に接続され、第２電極側電圧Ｖｄｓを受け取って、第２電極側電圧をパルス信号Ｐｚｃに変換する。検出部５０は、パルス信号Ｐｚｃのパルス周期を検出し、パルス周期を用いて交流電源の交流電圧のゼロクロス点を検出する。
【選択図】図３

Description

本発明はゼロクロス検出回路および同検出回路を備えた画像形成装置に関し、詳しくは、交流電圧のゼロクロス点を検出する技術に関する。
従来、交流電圧のゼロクロス点（ゼロクロスタイミング）を検出する技術として、例えば、特許文献１に記載されたものが知られている。その従来技術文献においては、フォトカプラを利用して交流電圧のゼロクロス点を検知する技術が開示されている。
特開２０１０−２３９７７４号公報
しかしながら、上記従来技術文献のように、フォトカプラを利用したゼロクロス点の検知方法では、好適にゼロクロス点を検知できるものの、フォトカプラのフォトダイオードによる消費電力量が無視できる程度に低くはなかった。そのため、より省電力化が可能なゼロクロス点を検知する技術が切望されていた。
本発明は、より省電力化の可能な、ゼロクロス点の検知技術を提供するものである。
本明細書によって開示されるゼロクロス検出回路は、第１電極および第２電極を有し、前記第１電極が交流電源の一端に接続される第１コンデンサと、第１電極および第２電極を有し、前記第１電極が前記交流電源の他端に接続される第２コンデンサと、前記第１コンデンサの前記第２電極と前記第２コンデンサの前記第２電極との間に直列に接続されるとともに基準電位に接続される電流経路であって、前記交流電源から出力される交流電流が前記交流電源に戻る際に前記交流電流を経由させるとともに、前記交流電流の経由の際に第２電極側電圧を生成する電流経路と、前記電流経路に接続され、前記第２電極側電圧を受け取って、前記第２電極側電圧をパルス信号に変換する信号変換回路と、前記パルス信号のパルス周期を検出し、前記パルス周期を用いて前記交流電源の交流電圧のゼロクロス点を検出する検出部とを備える。
上記ゼロクロス検出回路では、前記信号変換回路はトランジスタを含み、前記電流経路は、前記トランジスタに逆電圧が印加されるのを抑制する第１逆電圧抑制素子を含む構成でもよい。
また、上記ゼロクロス検出回路では、前記電流経路は、前記第１逆電圧抑制素子と前記基準電位との間に設けられた第２逆電圧抑制素子をさらに備える構成でもよい。
また、上記ゼロクロス検出回路では、前記第１逆電圧抑制素子は、ダイオードであり、前記ダイオードのカソードが前記第１コンデンサの前記第２電極に接続され、前記ダイオードのアソードが前記第２コンデンサの前記第２電極に接続される構成でもよい。
また、上記ゼロクロス検出回路では、前記電流経路は、２個の回路素子から構成される１対の直列回路からなるブリッジ回路を含み、前記ブリッジ回路の一方の直列回路の回路素子間接続点が前記基準電位に接続され、他方の直列回路の回路素子間接続点が前記信号変換回路に接続されている構成でもよい。
また、上記ゼロクロス検出回路では、前記検出部は、前記パルス信号のパルス周期が所定期間より大きい場合、前記パルス信号の立ち上がりタイミングおよび前記パルス信号の立ち下がりタイミングに基づいて、前記ゼロクロス点を検出し、前記パルス信号のパルス周期が所定期間以下の場合、前記パルス信号の立ち上がりタイミングおよび前記パルス信号の立ち下がりタイミングのいずれか一方に基づいて、前記ゼロクロス点を検出する構成でもよい。
また、上記ゼロクロス検出回路では、前記検出部は、前記パルス信号のパルス周期が所定期間より大きい場合、前記基準電位が接地されていることを検出し、前記パルス信号のパルス周期が所定期間以下の場合、前記基準電位が接地されていないことを検出する構成でもよい。
また、本明細書によって開示される画像形成装置は、上記ゼロクロス検出回路を備える。
上記画像形成装置は、前記ゼロクロス検出回路の前記検出部によって検出されたゼロクロス点に基づいて加熱制御される定着装置を備える構成でもよい。
本発明によれば、フォトカプラに替えて、第１コンデンサおよび第２コンデンサと、電流経路と、信号変換回路とを利用して、ゼロクロス点（ゼロクロスタイミング）を検出するためのパルス信号を生成する。そのため、例えば、信号変換回路をトランジスタで構成し、電流経路をダイオードおよび抵抗で構成する場合、フォトカプラの駆動電流に比べて、電流経路に流れる電流を小さくできる。それにより、フォトカプラを使用してゼロクロス検出用のパルス信号を生成する場合と比べ、より省電力化が可能となる。
実施形態１に係る画像形成装置の概略構成を示す側断面図 定着器の駆動に係る回路の概略的な構成を示すブロック図 ゼロクロス検出回路の基本構成を示すブロック図 実施形態１におけるゼロクロス検出回路の構成を示すブロック図 実施形態１における各信号を示すタイムチャート 実施形態１における電流経路の別の例を示す回路図 実施形態１における電流経路の別の例を示す回路図 実施形態２におけるゼロクロス検出回路の構成を示すブロック図 実施形態２における電流経路の別の例を示す回路図 実施形態２における電流経路の別の例を示す回路図 実施形態３におけるゼロクロス検出回路の構成を示すブロック図 実施形態３における各信号を示すタイムチャート 実施形態３における電流経路の別の例を示す回路図 実施形態３における電流経路の別の例を示す回路図 実施形態３における電流経路の別の例を示す回路図 実施形態３における電流経路の別の例を示す回路図
＜実施形態１＞
実施形態１について図１から図７を参照して説明する。
１．レーザプリンタの構成
図１は、実施形態１に係り、画像形成装置の一例であるモノクロレーザプリンタ１の縦断面を概略的に表した図である。図２は、定着器７の駆動に係る回路基板２５の概略的な構成を示すブロック図である。なお、画像形成装置はモノクロレーザプリンタに限られず、例えば、カラーレーザプリンタ、カラーＬＥＤプリンタ、複合機等であってもよい。
モノクロレーザプリンタ（以下、単に「プリンタ」という）１では、本体ケーシング２内の下部に配置されたトレイ３または側面のトレイ４から供給される用紙５に対し、画像形成部６にてトナー像を形成した後、定着器７にてそのトナー像を加熱して定着処理を行い、最後にその用紙５を本体ケーシング２内の上部に位置する排紙トレイ８に排紙する。
画像形成部６は、スキャナ部１０、現像カートリッジ１３、感光ドラム１７、帯電器１８、転写ローラ１９等を含む。
スキャナ部１０は、本体ケーシング２内の上部に配置されており、レーザ発光部（図示せず）、ポリゴンミラー１１、複数の反射鏡１２及び複数のレンズ（図示せず）等を含む。スキャナ部１０では、レーザ発光部から発射されたレーザ光を、ポリゴンミラー１１、反射鏡１２、レンズを介して一点鎖線で示すように感光ドラム１７の表面上に高速走査にて照射させる。
現像カートリッジ１３は、その内部には、トナーが収容されている。現像カートリッジ１３のトナー供給口には、現像ローラ１４、供給ローラ１５が互いに対向した状態で設けられ、さらに現像ローラ１４は感光ドラム１７に対向した状態で配置されている。現像カートリッジ１３内のトナーは、供給ローラ１５の回転により現像ローラ１４に供給され、現像ローラ１４に担持される。
感光ドラム１７の上方には、帯電器１８が間隔を隔てて配置されている。また、感光ドラム１７の下方には、転写ローラ１９が感光ドラム１７に対向して配置されている。
感光ドラム１７の表面は回転されつつ、まず帯電器１８によって一様に、例えば、正極性に帯電される。次いで、スキャナ部１０からのレーザ光により感光ドラム１７上に静電潜像が形成され、その後、感光ドラム１７が現像ローラ１４と接触して回転するときに、現像ローラ１４上に担持されているトナーが感光ドラム１７の表面上の静電潜像に供給されて担持されることによってトナー像が形成される。その後、トナー像は、用紙５が感光ドラム１７と転写ローラ１９との間を通る間に、転写ローラ１９に印加される転写バイアスによって、用紙５に転写される。
定着器（定着装置の一例）７は、画像形成部６に対して用紙搬送方向の下流側に配置され、定着ローラ２２、定着ローラ２２を押圧する加圧ローラ２３、および定着ローラ２２を加熱するハロゲンヒータ３３等を含む。ハロゲンヒータ３３は回路基板２５に接続され、回路基板２５からの信号によって通電制御される。
回路基板２５は、低圧電源回路（ＡＣ−ＤＣコンバータ）３１、定着リレー３２、定着駆動回路３４、ゼロクロス検出用パルス生成回路４０、およびＡＳＩＣ（特定用途向け集積回路）５０を含む（図２参照）。
低圧電源回路３１は、例えば、１００Ｖの交流電圧を２４Ｖおよび３．３Ｖの直流電圧に変換し、直流電圧を各部に供給する。ハロゲンヒータ３３は、交流電源ＡＣの通電に応じて発熱する。
定着リレー３２は、交流電源ＡＣとハロゲンヒータ３３との間に設けられ、交流電源ＡＣとハロゲンヒータ３３との接続をオン・オフする。
定着駆動回路３４は、例えばトライアックを含み、ＡＳＩＣ５０から供給されるトリガパルス信号Ｓｔｇに基づいてトライアックの導通角を制御して、ハロゲンヒータ３３を駆動する。
ＡＳＩＣ５０は、タイマカウンタ５１、メモリ５２等を含み、交流電源ＡＣの交流電圧Ｖａｃのゼロクロス点ＺＰ（図５参照）を検出する。そして、ＡＳＩＣ５０は、例えば、ゼロクロス点ＺＰに基づいてゼロクロス信号Ｓｚｃを生成し（図５参照）、ゼロクロス信号Ｓｚｃに基づいてトリガパルス信号Ｓｔｇを生成する。ＡＳＩＣ５０は、トリガパルス信号Ｓｔｇを定着駆動回路３４に供給し、定着器７の通電制御を行う。なお、ＡＳＩＣ５０は、その他、画像形成に係る各種の制御も行う。
タイマカウンタ５１は、ゼロクロス点ＺＰを検出する際の時間計測に利用される。メモリ３７は、ＲＯＭおよびＲＡＭを含む。ＲＯＭには、ＡＳＩＣ５０が実行する各種プログラムが格納され、ＲＡＭにはプログラムが実行される際の各種データが格納される。
２．ゼロクロス検出回路の構成
次に、図３〜図７を参照して、プリンタ１に設けられるゼロクロス検出回路１００を説明する。図３は、ゼロクロス検出回路１００の基本回路構成を示すブロック図である。
ゼロクロス検出回路１００は、ゼロクロス検出用パルス生成回路４０およびＡＳＩＣ５０によって構成される。なお、ゼロクロス検出回路１００はプリンタ１に設けられることには限られない。また、ＡＳＩＣ５０は検出部の一例であり、検出部はＡＳＩＣ５０に限られない。検出部は、例えば、ＣＰＵによって構成されてもよいし、あるいは個別の論理回路によって構成されてもよい。
ゼロクロス検出用パルス生成回路（以下、単に、「パルス生成回路」と記す）４０は、図３に示されるように第１コンデンサＣ１、第２コンデンサＣ２、電流経路４１および信号変換回路４２を含む。
第１コンデンサＣ１は、第１電極Ｃ１ｐ１および第２電極Ｃ１ｐ２を有し、第１電極Ｃ１ｐ１が交流電源ＡＣの一端に接続され、第２電極Ｃ１ｐ２が電流経路４１に接続される。なお、図３には、第１コンデンサＣ１の第１電極Ｃ１ｐ１が、交流電源ＡＣの一端として、交流電源ＡＣのライブ側配電線Ｌに接続される例が示される。
第２コンデンサＣ２は、第１電極Ｃ２ｐ１および第２電極Ｃ２ｐ２を有し、第１電極Ｃ２ｐ１が交流電源ＡＣの他端に接続され、第２電極Ｃ２ｐ２が電流経路４１に接続される。なお、図３には、第２コンデンサＣ２の第１電極Ｃ２ｐ１が、交流電源ＡＣの他端として、交流電源ＡＣのニュートラル側配電線Ｎに接続される例が示される。ニュートラル側配電線Ｎは接地されている。
電流経路４１は、第１コンデンサＣ１の第２電極Ｃ１ｐ２と第２コンデンサＣ２の第２電極Ｃ２ｐ２との間に直列に接続され、交流電源ＡＣから出力される交流電流Ｉａｃが交流電源ＡＣに戻る際に、交流電流Ｉａｃを経由させるとともに、第２電極側電圧を生成する。また、電流経路４１は、信号変換回路４２および基準電位線Ｌｇｄに接続される。なお、ここでは、基準電位Ｖｇｄは０Ｖ（ゼロＶ）とされる。
信号変換回路４２は、電流経路４１に接続され、第１コンデンサＣ１の第２電極Ｃ１ｐ２と第２コンデンサＣ２の第２電極Ｃ２ｐ２との間に流れる交流電流Ｉａｃによって生じる第２電極側電圧Ｖｄｓを、ゼロクロス検出用パルス信号（以下、単に、パルス信号と記す）Ｐｚｃに変換する。
信号変換回路４２は、例えば、図３に示されるように、トランジスタＱ１および抵抗Ｒ１を含む。なお、ここで、トランジスタＱ１はベース電圧ＶＢによってスイッチング動作するスイッチングトランジスタとして利用される。また、トランジスタＱ１は、各実施形態ではＮＰＮトランジスタである場合が示されるが、ＮＰＮトランジスタに限られない。また、第２電極側電圧Ｖｄｓをパルス信号Ｐｚｃに変換する信号変換回路４２の構成は、必ずしもトランジスタＱ１および抵抗Ｒ１の構成に限られない。
ＮＰＮトランジスタ（以下、単に「トランジスタ」と記す）Ｑ１のコレクタＣは抵抗Ｒ１の一端に接続され、ベースＢが電流経路４１に接続され、エミッタＥは基準電位線Ｌｇｄに接続される。抵抗Ｒ１はプルアップ抵抗であり、その他端は３．３Ｖの直流電源ＤＣに接続されている。
トランジスタＱ１はベースＢに供給されるベース電圧ＶＢに応じてオン・オフされる。また、パルス信号Ｐｚｃは、トランジスタＱ１のコレクタＣから出力され、トランジスタＱ１がオン時にはゼロＶとなり、トランジスタＱ１がオフ時に３．３Ｖとなる。
ＡＳＩＣ５０は、パルス信号Ｐｚｃのパルス周期Ｔｐを検出し、パルス周期Ｔｐを用いて交流電源ＡＣの交流電圧Ｖａｃのゼロクロス点ＺＰを検出する（図５参照）。
このように、本ゼロクロス検出回路１００では、フォトカプラに替えて、第１コンデンサＣ１および第２コンデンサＣ２と、電流経路４１と、信号変換回路４２とを利用して、ゼロクロス点（ゼロクロスタイミング）ＺＰを検出するためのパルス信号Ｐｚｃを生成する。そのため、例えば、信号変換回路４２をトランジスタＱ１で構成し、電流経路４１をダイオードおよび抵抗で構成する場合、フォトカプラの駆動電流に比べて、電流経路４１に流れる電流を小さくできる。その結果、フォトカプラを使用してゼロクロス検出用パルス信号を生成する場合と比べ、より省電力化が可能となる。
３．ゼロクロス検出回路
以下、図４〜図７を参照して実施形態１におけるゼロクロス検出回路１００Ａを説明する。
図４は、実施形態１のゼロクロス検出回路１００Ａの構成を示す。図４では、パルス生成回路４０Ａの電源端子Ｔ１には交流電源ＡＣのライブ側配電線Ｌが接続され、電源端子Ｔ２には交流電源ＡＣのニュートラル側配電線Ｎが接続されている例が示される。ニュートラル側配電線Ｎは接地されている。また、実施形態１において、プリンタ１はフレーム接地されておらず、基準電位Ｖｇｄ（０Ｖ）であるゼロクロス検出回路１００の基準電位線Ｌｇｄは接地されていない。
また、実施形態１の電流経路４１Ａは、ダイオードＤ１、抵抗Ｒ２、Ｒ３を含む。ダイオードＤ１のアノードが第２コンデンサＣ２の第２電極Ｃ２ｐ２に接続され、ダイオードＤ１のカソードが第１コンデンサＣ１の第２電極Ｃ１ｐ２に接続される。ダイオードＤ１はトランジスタＱ１に負電圧（逆バイアス）が印加されるのを抑制する。ダイオードＤ１は第１逆電圧抑制素子の一例である。
また、抵抗Ｒ２の一端がダイオードＤ１のカソードに接続され、抵抗Ｒ３の一端が基準電位線Ｌｇｄに接続される。抵抗Ｒ２と抵抗Ｒ３とによる第２接続点Ｎｄ２がトランジスタＱ１のベースＢに接続される。ここで、抵抗Ｒ２と抵抗Ｒ３は電流経路を形成するとともに、抵抗Ｒ２はトランジスタＱ１のベース電流を調整する機能を有する。
この場合、交流電流Ｉａｃが正の半周期（以下、単に「正サイクル時」という）においては、交流電流Ｉａｃは、交流電源ＡＣから、第１コンデンサＣ１、抵抗Ｒ２、抵抗Ｒ３、基準電位線Ｌｇｄ、第２コンデンサＣ２の順に流れ、交流電源ＡＣに戻る。なお、交流電流Ｉａｃの一部は、トランジスタＱ１のベース・エミッタ間にも流れる。
一方、交流電流Ｉａｃが負の半周期（以下、単に「負サイクル時」という）においては、交流電流Ｉａｃは、交流電源ＡＣから、第２コンデンサＣ２、ダイオードＤ１、第１コンデンサＣ１の順に流れ、交流電源ＡＣに戻る。
図５は、実施形態１における、交流入力電圧Ｖａｃ、交流電流Ｉａｃ、第１接続点Ｎｄ１の電圧Ｖｄｓ、およびパルス信号Ｐｚｃの各波形を示すタイムチャートである。なお、交流電流Ｉａｃの位相は、コンデンサ負荷によって、交流入力電圧Ｖａｃの位相より９０°進む。また、ダイオードＤ１のカソードと抵抗Ｒ２との接続点である第１接続点Ｎｄ１の電圧（以下、「第１接続点電圧」という）Ｖｄｓは、「第２電極側電圧」に相当する。第１接続点電圧Ｖｄｓの位相は、交流電流Ｉａｃの位相と同相である。
４．ゼロクロス点の検出方法１
次に、図５を参照して、実施形態１におけるゼロクロス点の検出方法を説明する。
図５に示されるように、図５の時刻ｔ１において第１接続点電圧Ｖｄｓがほぼ０．６Ｖを超えると、ベース−エミッタ間電圧がオン電圧を超え、トランジスタＱ１がオンされ、パルス信号Ｐｚｃは０Ｖとなる。時刻ｔ１以後、電圧Ｖｄｓが上昇し、その後、下降して時刻ｔ２において、ほぼ０．６ＶとなるとトランジスタＱ１がオフされ、パルス信号Ｐｚｃは、ほぼ３．３Ｖとなる。
ＡＳＩＣ５０のタイマカウンタ５１は、図５の時刻ｔ１においてパルス信号Ｐｚｃが０Ｖになると、パルス信号Ｐｚｃが０Ｖである期間Ｋ１（時刻ｔ１〜時刻ｔ２）の計測を開始する。ここで、期間Ｋ１は、交流電流Ｉａｃの正サイクル時に相当する。
また、タイマカウンタ５１は、図５の時刻ｔ２においてパルス信号Ｐｚｃが３．３Ｖになると、パルス信号Ｐｚｃが３．３Ｖである期間Ｋ２（時刻ｔ２〜時刻ｔ３）の計測を開始する。ここで、期間Ｋ２は、交流電流Ｉの負サイクル時に相当する。ここで、期間Ｋ１＋期間Ｋ２、すなわち、時刻ｔ１〜時刻ｔ３はパルス信号Ｐｚｃのパルス周期Ｔｐに相当し、タイマカウンタ５１は、パルス信号Ｐｚｃのパルス周期Ｔｐを検出する。そして、ＡＳＩＣ５０は、パルス信号Ｐｚｃのパルス周期Ｔｐに基づいてゼロクロス点ＺＰ１を検出する。なお、実施形態１に場合のパルス周期Ｔｐは２０ｍｓ（ミリ秒）となる。
パルス周期Ｔｐ（Ｔｐ＝Ｋ１＋Ｋ２）が、例えば、Ｋ１＋Ｋ２＞１３ｍｓの場合、ＡＳＩＣ５０は、図５に示されるゼロクロス点ＺＰ１の時刻ｔ４を、
ｔ４＝ｔ３＋（Ｋ１／２） ……式１
として算出する。
また、ＡＳＩＣ５０は、図５に示されるゼロクロス点ＺＰ２の時刻ｔ６を、
ｔ６＝ｔ５＋（Ｋ２／２） ……式２
として算出する。
ここで、図５の時刻ｔ１およびｔ３は、パルス信号Ｐｚｃの立ち下がりタイミングであり、図５の時刻ｔ２およびｔ５は、パルス信号Ｐｚｃの立ち上がりタイミングである。そのため、言いかえれば、ＡＳＩＣ５０は、パルス信号Ｐｚｃのパルス周期Ｔｐが所定期間である１３ｍｓを超える場合、パルス信号Ｐｚｃの立ち上がりタイミングおよび立ち下がりタイミングに基づいて、ゼロクロス点ＺＰを検出する。
以下、同様にして、ゼロクロス点ＺＰ３〜ＺＰ６の時刻ｔ７〜ｔ１０を算出する。そして、ＡＳＩＣ５０は、例えば、ゼロクロス点ＺＰ１〜ＺＰ６の時刻ｔ４、ｔ６〜ｔ１０において立ち上がるゼロクロス信号Ｓｚｃを生成し、ゼロクロス信号Ｓｚｃに基づいて、定着器７の通電制御を行う。詳しくは、ＡＳＩＣ５０は、ゼロクロス信号Ｓｚｃに基づいてトリガパルス信号Ｓｔｇを生成し、トリガパルス信号Ｓｔｇを定着駆動回路３４に供給する。
実施形態１において、交流電源ＡＣの周波数は５０Ｈｚとされ、交流入力電圧Ｖａｃの実効値は２４０Ｖとされた。また、第１コンデンサＣ１および第２コンデンサＣ２の容量は１０００ｐＦ（ピコファラッド）とされ、ダイオードＤ１の順電圧降下は０．６Ｖとされ、抵抗Ｒ２の抵抗値は４７ｋΩ、抵抗Ｒ３の抵抗値は２２０ｋΩとされた。このときの消費電力は、約６０μＷであり、フォトカプラを使用した場合の数百ｍＷと比べて、大幅に少ないことが、実験的に確認された。
なお、パルス生成回路４０の電源端子Ｔ１に交流電源ＡＣのニュートラル側配電線Ｎが接続され、電源端子Ｔ２には交流電源ＡＣのライブ側配電線Ｌが接続される場合には、次のようになる。この場合、正サイクル時においては、交流電流Ｉａｃは、交流電源ＡＣから、第２コンデンサＣ２、ダイオードＤ１、第１コンデンサＣ１の順に流れ、交流電源ＡＣに戻る。
一方、負サイクル時においては、交流電流Ｉａｃは、交流電源ＡＣから、第１コンデンサＣ１、抵抗Ｒ２、抵抗Ｒ３、基準電位線Ｌｇｄ、第２コンデンサＣ２の順に流れ、交流電源ＡＣに戻る。なお、交流電流Ｉａｃの一部は、トランジスタＱ１のベース・エミッタ間にも流れる。すなわち、この場合、負サイクル時においてトランジスタＱ１がオンされることとなり、同様に、式１、式２によってゼロクロス点ＺＰが算出される。
（実施形態１の効果）
このように、実施形態１では、交流電圧Ｖａｃのゼロクロス点ＺＰに応じて信号変換回路４２のトランジスタＱ１をオン・オフさせる第１接続点電圧Ｖｄｓを生成する電流経路４１Ａが、ダイオードＤ１および抵抗Ｒ２、Ｒ３という非常に簡易な構成によって形成できる。また、電流経路４１Ａは、フォトカプラを駆動する回路と比べて、電流が非常に小さいため、フォトカプラを使用してパルス信号Ｐｚｃ生成する場合と比べ、ゼロクロス検出回路１００の消費電力を大幅に低減することができる。
なお、実施形態１において、ダイオードＤ１および抵抗Ｒ２のいずれか一方が省略されてもよい。要は、電流経路４１の構成は、正サイクルと負サイクルの両方の電流経路ができ、少なくともいずれか一方のサイクルでパルス信号Ｐｚｃを生成可能な構成であればよい。
また、実施形態１において、図６に示すように、第１逆電圧抑制素子であるダイオードＤ１をツェナーダイオードＺＤ１に替えてもよい。この場合、交流電圧が変動した場合であっても、交流入力電圧、すなわち第１コンデンサの第２電極側の電圧が過度に上昇することが、抑制される。
また、図７に示すように、第１逆電圧抑制素子であるダイオードＤ１を抵抗Ｒ４に替えてもよい。さらには、ダイオードＤ１を省略してもよい。このような場合であっても、第１コンデンサＣ１および第２コンデンサＣ２の容量を適宜選定することによって、フォトカプラを使用する場合と比べて、消費電力を大幅に低減することができる。
また、ダイオードＤ１に替えて、コンデンサ、バリスタであってもよい。
＜実施形態２＞
次に、図８〜図１０を参照してゼロクロス検出回路１００の実施形態２を説明する。図８は、実施形態２におけるゼロクロス検出回路１００Ｂの構成を示す。なお、実施形態１とは、主にパルス生成回路４０Ｂの電流経路４１Ｂの構成が異なるため、その相違点を主に説明し、同一構成には同一符号を付してその説明を省略する。
実施形態２のゼロクロス検出回路１００Ｂの電流経路４１ＢはダイオードＤ２を含むことが、実施形態１の電流経路４１Ａとは異なる。図８に示されるように、ダイオードＤ２のカソードがダイオードＤ１のアノードに接続され、ダイオードＤ２のアノードがグランド線ＧＮＤに接続されている。
なお、図８には、プリンタ１はフレーム接地されており、基準電位Ｖｇｄ（基準電位線Ｌｇｄ）が接地線ＧＮＤを介して接地される場合が示される。また、電源端子Ｔ１には交流電源ＡＣのライブ側配電線Ｌが接続され、電源端子Ｔ２には交流電源ＡＣのニュートラル側配電線Ｎが接続される場合が示される。
この場合、正サイクル時においては、交流電流Ｉａｃは、交流電源ＡＣから、第１コンデンサＣ１、抵抗Ｒ２、抵抗Ｒ３、接地線ＧＮＤの順に流れ、交流電源ＡＣに戻る。なお、交流電流Ｉａｃの一部は、トランジスタＱ１のベース・エミッタ間にも流れる。
一方、負サイクル時においては、交流電流Ｉａｃは、交流電源ＡＣから、接地線ＧＮＤ、ダイオードＤ２、ダイオードＤ１、第１コンデンサＣ１の順に流れ、交流電源ＡＣに戻る。
また、電源端子Ｔ１にニュートラル側配電線Ｎが接続され、電源端子Ｔ２にライブ側配電線Ｌが接続される場合には、正サイクル時においては、交流電流Ｉａｃは、交流電源ＡＣから、第２コンデンサＣ２、ダイオードＤ１、抵抗Ｒ２、抵抗Ｒ３、接地線ＧＮＤの順に流れ、交流電源ＡＣに戻る。なお、交流電流Ｉａｃの一部は、抵抗Ｒ２を介してトランジスタＱ１のベース・エミッタ間にも流れる。
一方、負サイクル時においては、交流電流Ｉａｃは、交流電源ＡＣから、接地線ＧＮＤ、ダイオードＤ２、第２コンデンサＣ２の順に流れ、交流電源ＡＣに戻る。
さらに、プリンタ１がフレーム接地されず、基準電位Ｖｇｄが接地されない場合では、ほぼ実施形態１と同様に交流電流Ｉａｃが流れる。
そして、ゼロクロス点の検出は、実施形態１と同様に、交流電流ＩａｃがトランジスタＱ１のベース・エミッタ間を流れる、正サイクル時の半周期を利用して行われる。すなわち、式１、式２を利用してゼロクロス点が検出される。
実施形態２においても、実施形態１と同様に、交流電源ＡＣの周波数は５０Ｈｚとされ、交流入力電圧Ｖａｃの実効値は２４０Ｖとされた。また、第１コンデンサＣ１および第２コンデンサＣ２の容量は１０００ｐとされ、ダイオードＤ１、Ｄ２の順電圧降下は０．６Ｖとされ、抵抗Ｒ２の抵抗値は４７ｋΩ、抵抗Ｒ３の抵抗値は２２０ｋΩとされた。このときの消費電力は、約６０μＷであり、フォトカプラを使用した場合と比べて、大幅に少ないことが、実験的に確認された。
（実施形態２の効果）
このように、実施形態２では、第２逆電圧抑制素子であるダイオードＤ２を設けることによって、プリンタ１のフレーム接地の有無、および電源の接続方法に依存せずに、省電力でゼロクロス点を検出できる。
なお、実施形態２において、図９に示すように、第２逆電圧抑制素子であるダイオードＤ２をツェナーダイオードＺＤ２に替えてもよい。この場合であっても、プリンタ１のフレーム接地の有無、および電源の接続方法に依存せずに、省電力でゼロクロス点を検出できる。
また、図１０に示すように、第１逆電圧抑制素子および第２逆電圧抑制素子であるダイオードＤ１およびダイオードＤ２を抵抗Ｒ４および抵抗Ｒ５にそれぞれ替えてもよい。この場合であっても、プリンタ１のフレーム接地時において、電源の接続方法に依存せずに、省電力でゼロクロス点を検出できる。
＜実施形態３＞
次に、図１１〜図１６を参照してゼロクロス検出回路１００の実施形態３を説明する。図１１は、実施形態３におけるゼロクロス検出回路１００Ｃの構成を示す。なお、実施形態１とは、主にパルス生成回路４０Ｃの電流経路４１Ｃの構成が異なるため、その相違点を主に説明し、同一構成には同一符号を付してその説明を省略する。
実施形態３のゼロクロス検出回路１００Ｃの電流経路４１Ｃは、第１接続点電圧Ｖｄｓを生成する構成としてブリッジ回路を含むことが、実施形態１と異なる。図１１に示されるように、ブリッジ回路は４個のダイオードＤ１，Ｄ３，Ｄ４，Ｄ５によって構成される。ダイオードＤ１およびダイオードＤ３のカソードは第１接続点Ｎｄ１において接続され、ダイオードＤ１のアノードは第２コンデンサＣ２の第２電極Ｃ２ｐ２に接続され、ダイオードＤ３のアノードは第１コンデンサＣ１の第２電極Ｃ１ｐ２に接続される。
また、ダイオードＤ４およびダイオードＤ５のアノードは第３接続点Ｎｄ３において接続され、ダイオードＤ４のカソードは第２コンデンサＣ２の第２電極Ｃ２ｐ２に接続され、ダイオードＤ５のカソードは第１コンデンサＣ１の第２電極Ｃ１ｐ２に接続される。第３接続点Ｎｄ３は接地線ＧＮＤを介して接地されている。
この場合、ダイオードＤ４、Ｄ５の直列回路およびダイオードＤ１、Ｄ３の直列回路が、２個の回路素子から構成される１対の直列回路を構成する。また、第１接続点Ｎｄ１および第３接続点Ｎｄ３が、回路素子間接続点に相当する。
なお、図１１には、プリンタ１はフレーム接地されており、基準電位Ｖｇｄ（基準電位線Ｌｇｄ）が接地線ＧＮＤを介して接地される場合が示される。また、電源端子Ｔ１には交流電源ＡＣのライブ側配電線Ｌが接続され、電源端子Ｔ２には交流電源ＡＣのニュートラル側配電線Ｎが接続される場合が示される。
この場合、正サイクル時においては、交流電流Ｉａｃは、交流電源ＡＣから、第１コンデンサＣ１、ダイオードＤ３、抵抗Ｒ２、抵抗Ｒ３、接地線ＧＮＤの順に流れ、交流電源ＡＣに戻る。なお、交流電流Ｉａｃの一部は、トランジスタＱ１のベース・エミッタ間にも流れる。
一方、負サイクル時においては、交流電流Ｉａｃは、交流電源ＡＣから、接地線ＧＮＤ、ダイオードＤ５、第１コンデンサＣ１の順に流れ、交流電源ＡＣに戻る。
また、電源端子Ｔ１にニュートラル側配電線Ｎが接続され、電源端子Ｔ２にライブ側配電線Ｌが接続される場合には、正サイクル時においては、交流電流Ｉａｃは、交流電源ＡＣから、第２コンデンサＣ２、ダイオードＤ１、抵抗Ｒ２、Ｒ３、接地線ＧＮＤの順に流れ、交流電源ＡＣに戻る。なお、交流電流Ｉａｃの一部は、抵抗Ｒ２を介してトランジスタＱ１のベース・エミッタ間にも流れる。
一方、負サイクル時においては、交流電流Ｉａｃは、交流電源ＡＣから、接地線ＧＮＤ、ダイオードＤ４、第コンデンサＣ２の順に流れ、交流電源ＡＣに戻る。
これらの場合、すなわち、プリンタ１がフレーム接地されている場合、ゼロクロス点の検出は、実施形態１と同様に、交流電流ＩａｃがトランジスタＱ１のベース・エミッタ間を流れる、正サイクル時の半周期を利用して行われる。すなわち、式１、式２を利用してゼロクロス点が検出される。
さらに、プリンタ１がフレーム接地されず、グランド線ＧＮＤが接地されない場合は以下のようになる。
電源端子Ｔ１には交流電源ＡＣのライブ側配電線Ｌが接続され、電源端子Ｔ２には交流電源ＡＣのニュートラル側配電線Ｎが接続される場合においては、正サイクル時において、交流電流Ｉａｃは、交流電源ＡＣから、第１コンデンサＣ１、ダイオードＤ３、抵抗Ｒ２、抵抗Ｒ３、基準電位線Ｌｇｄ、ダイオードＤ４、第２コンデンサＣ２の順に流れ、交流電源ＡＣに戻る。なお、交流電流Ｉａｃの一部は、トランジスタＱ１のベース・エミッタ間にも流れる。
一方、負サイクル時においては、交流電流Ｉａｃは、交流電源ＡＣから、第２コンデンサＣ２、ダイオードＤ１、抵抗Ｒ２、抵抗Ｒ３、基準電位線Ｌｄｇ、ダイオードＤ５、第１コンデンサＣ１の順に流れ、交流電源ＡＣに戻る。なお、交流電流Ｉａｃの一部は、トランジスタＱ１のベース・エミッタ間にも流れる。
また、電源端子Ｔ１には交流電源ＡＣのニュートラル側配電線Ｎが接続され、電源端子Ｔ２にライブ側配電線Ｌが接続される場合においても、正サイクル時および負サイクル時の電流経路が逆になるだけで、同様に、交流電流Ｉａｃは正サイクル時および負サイクル時においてトランジスタＱ１のベース・エミッタ間に流れる。
すなわち、プリンタ１がフレーム接地されない場合は、正サイクル時および負サイクル時においてトランジスタＱ１のベース・エミッタ間に電流が流れる。この場合のゼロクロス点の検出方法を以下に説明する。
５．ゼロクロス点の検出方法２
図１２は、実施形態３において、プリンタ１がフレーム接地されない場合の、交流入力電圧Ｖａｃ、第１接続点電圧Ｖｄｓ、パルス信号Ｐｚｃおよびゼロクロス信号Ｓｚｃの各波形を示すタイムチャートである。
ＡＳＩＣ５０のタイマカウンタ５１は、図１２の時刻ｔ１において第１接続点電圧Ｖｄｓがほぼ０．６Ｖを超えて、トランジスタＱ１がオンされてパルス信号Ｐｚｃが０Ｖになると、パルス信号Ｐｚｃが０Ｖである期間Ｋ１（時刻ｔ１〜時刻ｔ２）の計測を開始する。また、タイマカウンタ５１は、図５の時刻ｔ２において第１接続点電圧Ｖｄｓがほぼ０．６Ｖ以下となって、トランジスタＱ１がオフされてパルス信号Ｐｚｃが３．３Ｖに立ち上がると、パルス信号Ｐｚｃが３．３Ｖである期間Ｋ２（時刻ｔ２〜時刻ｔ３）の計測を開始する。ここで、期間Ｋ１＋期間Ｋ２、すなわち、時刻ｔ１〜時刻ｔ３はパルス信号Ｐｚｃのパルス周期Ｔｐに相当し、タイマカウンタ５１は、パルス信号Ｐｚｃのパルス周期Ｔｐを検出する。なお、実施形態３に場合のパルス周期Ｔｐは１０ｍｓ（ミリ秒）となる。
パルス周期（Ｋ１＋Ｋ２）Ｔｐが、例えば、Ｋ１＋Ｋ２＜１３ｍｓの場合、
ＡＳＩＣ５０は、図１２に示されるゼロクロス点ＺＰ１の時刻ｔ４を、
ｔ４＝ｔ３＋（Ｋ１／２） ……式１
として算出する。すなわち、ＡＳＩＣ５０は、パルス信号Ｐｚｃのパルス周期Ｔｐに基づいてゼロクロス点ＺＰ１を検出する。
また、ＡＳＩＣ５０は、ゼロクロス点ＺＰ２の時刻ｔ６を、同様に
ｔ６＝ｔ５＋（Ｋ１／２）
として算出する。
以下、同様にして、ゼロクロス点ＺＰ３〜ＺＰ６の時刻ｔ７〜ｔ１０を算出する。そして、ＡＳＩＣ５０は、ゼロクロス点ＺＰ１〜ＺＰ６の時刻ｔ４、ｔ６〜ｔ１０において立ち上がるゼロクロス信号Ｓｚｃを生成し、ゼロクロス信号Ｓｚｃに基づいて、定着器７の通電制御を行う。
すなわち、実施形態３においてプリンタ１がフレーム接地されない場合は、第１接続点電圧Ｖｄｓが全波整流された波形となるため、式１のみを用いてゼロクロス点ＺＰの時刻が算出される。なお、図１２の時刻ｔ１およびｔ３は、パルス信号Ｐｚｃの立ち下がりタイミングである。そのため、言いかえれば、ＡＳＩＣ５０は、パルス信号Ｐｚｃのパルス周期Ｔｐが所定期間である１３ｍｓ以下の場合、パルス信号Ｐｚｃの立ち下がりタイミングに基づいて、ゼロクロス点ＺＰを検出する。なお、パルス信号Ｐｚｃの立ち上がりタイミングに基づいて、ゼロクロス点ＺＰの検出するようにしてもよい。
実施形態３において、交流電源ＡＣの周波数は５０Ｈｚとされ、交流入力電圧Ｖａｃの実効値は２４０Ｖとされた。また、第１コンデンサＣ１および第２コンデンサＣ２の容量は４７０ｐとされ、ダイオードＤ１〜Ｄ４の順電圧降下は０．６Ｖとされ、抵抗Ｒ２の抵抗値は４７ｋΩ、抵抗Ｒ３の抵抗値は２２０ｋΩとされた。このときの消費電力は、フレーム接地時、約６０μＷであり、フレーム接地時、約６０μＷであり、フレーム未接地時、約４５μＷであり、フォトカプラを使用した場合と比べて、大幅に少ないことが、実験的に確認された。
（実施形態３の効果）
消費電力を低減できるとともに、ブリッジ回路の構成によって、フレーム接地の有無にかかわらず、また電源の接続方法にかかわらず、ゼロクロス点を好適に検出できる。
また、パルス信号Ｐｚｃのパルス周期Ｔｐの長さによって、プリンタ１がフレーム接地されているか否か、言い換えれば、基準電位Ｖｇｄが接地されているか否かの判定をすることができる。具体的には、交流電源ＡＣの周波数を５０Ｈｚとすると、プリンタ１がフレーム接地されている場合には、パルス周期Ｔｐは２０ｍｓとなり、プリンタ１がフレーム接地されない場合には、パルス周期Ｔｐは１０ｍｓとなる。パルス周期Ｔｐの違いによって、フレーム接地の有無を判定できる。そして、フレーム接地無しと判定した場合には、例えば、表示装置２７によって、プリンタ１の使用者にフレーム接地を促すようにしてもよい。
なお、実施形態３において、図１３に示すように、電流経路４１ＣのダイオードＤ５およびダイオードＤ４を抵抗Ｒ６および抵抗Ｒ７に替えてもよい。あるいは、図１４に示すように、電流経路４１ＣのダイオードＤ３およびダイオードＤ１を抵抗Ｒ６および抵抗Ｒ７に替えてもよい。あるいは図１５に示すように、電流経路４１ＣのダイオードＤ５およびダイオードＤ１を抵抗Ｒ６および抵抗Ｒ７に替えてもよい。また、図１６に示すように、電流経路４１ＣのダイオードＤ５およびダイオードＤ３をコンデンサ抵抗Ｃ３およびコンデンサＣ４に替えてもよい。
要は、ブリッジ回路の構成は、フレーム接地無しの場合に、第１接続点Ｎｄ１において交流入力電圧Ｖａｃが全波整流される、すなわち、第１接続点電圧Ｖｄｓの波形が全波整流波形となる、構成であればよい。
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記各実施形態では、トランジスタＱ１のベース電圧生成用の抵抗Ｒ２および抵抗Ｒ３を使用する例を示したが、これに限られず、抵抗Ｒ２および抵抗Ｒ３は省略されてもよい。すなわち、トランジスタＱ１のベースＢを直接、第１接続点Ｎｎｄ１に接続するようにしてもよい。
１…モノクロレーザプリンタ、７…定着器、４０…ゼロクロス検出用パルス生成回路、４１…電流経路、４２…信号変換回路、５０…ＡＳＩＣ、１００…ゼロクロス検出回路、Ｃ１…第１コンデンサ、Ｃ２…第２コンデンサ

Claims (9)

  1. 第１電極および第２電極を有し、前記第１電極が交流電源の一端に接続される第１コンデンサと、
    第１電極および第２電極を有し、前記第１電極が前記交流電源の他端に接続される第２コンデンサと、
    前記第１コンデンサの前記第２電極と前記第２コンデンサの前記第２電極との間に直列に接続されるとともに基準電位に接続される電流経路であって、前記交流電源から出力される交流電流が前記交流電源に戻る際に前記交流電流を経由させるとともに、前記交流電流の経由の際に第２電極側電圧を生成する電流経路と、
    前記電流経路に接続され、前記第２電極側電圧を受け取って、前記第２電極側電圧をパルス信号に変換する信号変換回路と、
    前記パルス信号のパルス周期を検出し、前記パルス周期を用いて前記交流電源の交流電圧のゼロクロス点を検出する検出部と、
    を備えるゼロクロス検出回路。
  2. 請求項１に記載のゼロクロス検出回路において、
    前記信号変換回路はトランジスタを含み、
    前記電流経路は、前記トランジスタに逆電圧が印加されるのを抑制する第１逆電圧抑制素子を含む、ゼロクロス検出回路。
  3. 請求項２に記載のゼロクロス検出回路において、
    前記電流経路は、前記第１逆電圧抑制素子と前記基準電位との間に設けられた第２逆電圧抑制素子をさらに備える、ゼロクロス検出回路。
  4. 請求項１から請求項３のいずれか一項に記載のゼロクロス検出回路において、
    前記第１逆電圧抑制素子は、ダイオードであり、前記ダイオードのカソードが前記第１コンデンサの前記第２電極に接続され、前記ダイオードのアソードが前記第２コンデンサの前記第２電極に接続される、ゼロクロス検出回路。
  5. 請求項１のゼロクロス検出回路において、
    前記電流経路は、２個の回路素子から構成される１対の直列回路からなるブリッジ回路を含み、
    前記ブリッジ回路の一方の直列回路の回路素子間接続点が前記基準電位に接続され、他方の直列回路の回路素子間接続点が前記信号変換回路に接続されている、ゼロクロス検出回路。
  6. 請求項５に記載のゼロクロス検出回路において、
    前記検出部は、
    前記パルス信号のパルス周期が所定期間より大きい場合、前記パルス信号の立ち上がりタイミングおよび前記パルス信号の立ち下がりタイミングに基づいて、前記ゼロクロス点を検出し、
    前記パルス信号のパルス周期が所定期間以下の場合、前記パルス信号の立ち上がりタイミングおよび前記パルス信号の立ち下がりタイミングのいずれか一方に基づいて、前記ゼロクロス点を検出する、ゼロクロス検出回路。
  7. 請求項５または請求項６に記載のゼロクロス検出回路において、
    前記検出部は、前記パルス信号のパルス周期が所定期間より大きい場合、前記基準電位が接地されていることを検出し、前記パルス信号のパルス周期が所定期間以下の場合、前記基準電位が接地されていないことを検出する、ゼロクロス検出回路。
  8. 請求項１から請求項７のいずれか一項に記載のゼロクロス検出回路を備えた画像形成装置。
  9. 請求項８に記載の画像形成装置において、
    前記ゼロクロス検出回路の前記検出部によって検出されたゼロクロス点に基づいて加熱制御される定着装置を備える、画像形成装置。
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