JP2013029417A - ゼロクロス検出回路および同検出回路を備えた画像形成装置 - Google Patents
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Abstract
【解決手段】ゼロクロス検出回路100は、第1コンデンサC1、第2コンデンサC2、信号変換回路42、電流経路41、および検出部50を備える。電流経路41は、第1コンデンサの第2電極C1p2と第2コンデンサの第2電極C2p2との間に直列に接続されるとともに基準電位Vgdに接続される。電流経路41は、交流電源ACから出力される交流電流Iacが交流電源ACに戻る際に交流電流Iacを経由させるとともに、交流電流Iacの経由の際に第2電極側電圧Vdsを生成する。信号変換回路42は、電流経路41に接続され、第2電極側電圧Vdsを受け取って、第2電極側電圧をパルス信号Pzcに変換する。検出部50は、パルス信号Pzcのパルス周期を検出し、パルス周期を用いて交流電源の交流電圧のゼロクロス点を検出する。
【選択図】図3
Description
本発明は、より省電力化の可能な、ゼロクロス点の検知技術を提供するものである。
また、本明細書によって開示される画像形成装置は、上記ゼロクロス検出回路を備える。
実施形態1について図1から図7を参照して説明する。
1.レーザプリンタの構成
図1は、実施形態1に係り、画像形成装置の一例であるモノクロレーザプリンタ1の縦断面を概略的に表した図である。図2は、定着器7の駆動に係る回路基板25の概略的な構成を示すブロック図である。なお、画像形成装置はモノクロレーザプリンタに限られず、例えば、カラーレーザプリンタ、カラーLEDプリンタ、複合機等であってもよい。
次に、図3〜図7を参照して、プリンタ1に設けられるゼロクロス検出回路100を説明する。図3は、ゼロクロス検出回路100の基本回路構成を示すブロック図である。
以下、図4〜図7を参照して実施形態1におけるゼロクロス検出回路100Aを説明する。
次に、図5を参照して、実施形態1におけるゼロクロス点の検出方法を説明する。
t4=t3+(K1/2) ……式1
として算出する。
また、ASIC50は、図5に示されるゼロクロス点ZP2の時刻t6を、
t6=t5+(K2/2) ……式2
として算出する。
このように、実施形態1では、交流電圧Vacのゼロクロス点ZPに応じて信号変換回路42のトランジスタQ1をオン・オフさせる第1接続点電圧Vdsを生成する電流経路41Aが、ダイオードD1および抵抗R2、R3という非常に簡易な構成によって形成できる。また、電流経路41Aは、フォトカプラを駆動する回路と比べて、電流が非常に小さいため、フォトカプラを使用してパルス信号Pzc生成する場合と比べ、ゼロクロス検出回路100の消費電力を大幅に低減することができる。
また、実施形態1において、図6に示すように、第1逆電圧抑制素子であるダイオードD1をツェナーダイオードZD1に替えてもよい。この場合、交流電圧が変動した場合であっても、交流入力電圧、すなわち第1コンデンサの第2電極側の電圧が過度に上昇することが、抑制される。
また、図7に示すように、第1逆電圧抑制素子であるダイオードD1を抵抗R4に替えてもよい。さらには、ダイオードD1を省略してもよい。このような場合であっても、第1コンデンサC1および第2コンデンサC2の容量を適宜選定することによって、フォトカプラを使用する場合と比べて、消費電力を大幅に低減することができる。
また、ダイオードD1に替えて、コンデンサ、バリスタであってもよい。
次に、図8〜図10を参照してゼロクロス検出回路100の実施形態2を説明する。図8は、実施形態2におけるゼロクロス検出回路100Bの構成を示す。なお、実施形態1とは、主にパルス生成回路40Bの電流経路41Bの構成が異なるため、その相違点を主に説明し、同一構成には同一符号を付してその説明を省略する。
このように、実施形態2では、第2逆電圧抑制素子であるダイオードD2を設けることによって、プリンタ1のフレーム接地の有無、および電源の接続方法に依存せずに、省電力でゼロクロス点を検出できる。
次に、図11〜図16を参照してゼロクロス検出回路100の実施形態3を説明する。図11は、実施形態3におけるゼロクロス検出回路100Cの構成を示す。なお、実施形態1とは、主にパルス生成回路40Cの電流経路41Cの構成が異なるため、その相違点を主に説明し、同一構成には同一符号を付してその説明を省略する。
図12は、実施形態3において、プリンタ1がフレーム接地されない場合の、交流入力電圧Vac、第1接続点電圧Vds、パルス信号Pzcおよびゼロクロス信号Szcの各波形を示すタイムチャートである。
ASIC50は、図12に示されるゼロクロス点ZP1の時刻t4を、
t4=t3+(K1/2) ……式1
として算出する。すなわち、ASIC50は、パルス信号Pzcのパルス周期Tpに基づいてゼロクロス点ZP1を検出する。
また、ASIC50は、ゼロクロス点ZP2の時刻t6を、同様に
t6=t5+(K1/2)
として算出する。
消費電力を低減できるとともに、ブリッジ回路の構成によって、フレーム接地の有無にかかわらず、また電源の接続方法にかかわらず、ゼロクロス点を好適に検出できる。
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
Claims (9)
- 第1電極および第2電極を有し、前記第1電極が交流電源の一端に接続される第1コンデンサと、
第1電極および第2電極を有し、前記第1電極が前記交流電源の他端に接続される第2コンデンサと、
前記第1コンデンサの前記第2電極と前記第2コンデンサの前記第2電極との間に直列に接続されるとともに基準電位に接続される電流経路であって、前記交流電源から出力される交流電流が前記交流電源に戻る際に前記交流電流を経由させるとともに、前記交流電流の経由の際に第2電極側電圧を生成する電流経路と、
前記電流経路に接続され、前記第2電極側電圧を受け取って、前記第2電極側電圧をパルス信号に変換する信号変換回路と、
前記パルス信号のパルス周期を検出し、前記パルス周期を用いて前記交流電源の交流電圧のゼロクロス点を検出する検出部と、
を備えるゼロクロス検出回路。 - 請求項1に記載のゼロクロス検出回路において、
前記信号変換回路はトランジスタを含み、
前記電流経路は、前記トランジスタに逆電圧が印加されるのを抑制する第1逆電圧抑制素子を含む、ゼロクロス検出回路。 - 請求項2に記載のゼロクロス検出回路において、
前記電流経路は、前記第1逆電圧抑制素子と前記基準電位との間に設けられた第2逆電圧抑制素子をさらに備える、ゼロクロス検出回路。 - 請求項1から請求項3のいずれか一項に記載のゼロクロス検出回路において、
前記第1逆電圧抑制素子は、ダイオードであり、前記ダイオードのカソードが前記第1コンデンサの前記第2電極に接続され、前記ダイオードのアソードが前記第2コンデンサの前記第2電極に接続される、ゼロクロス検出回路。 - 請求項1のゼロクロス検出回路において、
前記電流経路は、2個の回路素子から構成される1対の直列回路からなるブリッジ回路を含み、
前記ブリッジ回路の一方の直列回路の回路素子間接続点が前記基準電位に接続され、他方の直列回路の回路素子間接続点が前記信号変換回路に接続されている、ゼロクロス検出回路。 - 請求項5に記載のゼロクロス検出回路において、
前記検出部は、
前記パルス信号のパルス周期が所定期間より大きい場合、前記パルス信号の立ち上がりタイミングおよび前記パルス信号の立ち下がりタイミングに基づいて、前記ゼロクロス点を検出し、
前記パルス信号のパルス周期が所定期間以下の場合、前記パルス信号の立ち上がりタイミングおよび前記パルス信号の立ち下がりタイミングのいずれか一方に基づいて、前記ゼロクロス点を検出する、ゼロクロス検出回路。 - 請求項5または請求項6に記載のゼロクロス検出回路において、
前記検出部は、前記パルス信号のパルス周期が所定期間より大きい場合、前記基準電位が接地されていることを検出し、前記パルス信号のパルス周期が所定期間以下の場合、前記基準電位が接地されていないことを検出する、ゼロクロス検出回路。 - 請求項1から請求項7のいずれか一項に記載のゼロクロス検出回路を備えた画像形成装置。
- 請求項8に記載の画像形成装置において、
前記ゼロクロス検出回路の前記検出部によって検出されたゼロクロス点に基づいて加熱制御される定着装置を備える、画像形成装置。
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