CN102832122A - 双极穿通半导体器件及这种半导体器件的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 title abstract description 5
- 150000002500 ions Chemical class 0.000 claims description 100
- 238000009792 diffusion process Methods 0.000 claims description 53
- 230000007547 defect Effects 0.000 claims description 17
- 238000002513 implantation Methods 0.000 claims description 14
- 239000002019 doping agent Substances 0.000 claims description 6
- 235000012431 wafers Nutrition 0.000 description 30
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000011084 recovery Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000003550 marker Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101150034459 Parpbp gene Proteins 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8613—Mesa PN junction diodes
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
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Abstract
本发明名称为双极穿通半导体器件及这种半导体器件的制造方法，提供一种双极二极管(1)，具有位于阴极侧(13)上的第一导电类型的漂移层(2)和位于阳极侧(14)上的第二导电类型的阳极层(3)。阳极层(3)包括扩散的阳极接触层(5)和扩散的阳极缓冲层(4)。设置阳极接触层(5)直至最大为5μm的深度且设置阳极缓冲层(4)直至18至25μm的深度。阳极缓冲层(4)在5μm的深度中具有8.0×1015与2.0×1016cm-3之间以及在15μm的深度中具有1.0×1014直至5.0×1014cm-3之间的掺杂浓度(分离部分C和D)，从而使得器件具有良好的软度和低泄漏电流。
Description
技术领域
本发明涉及功率电子器件领域，并且更具体地涉及一种用于制造根据权利要求1的双极二极管的方法以及涉及一种根据权利要求14的前序部分所述的这种双极二极管。
背景技术
现有技术的二极管在阴极侧上包括(n-)掺杂漂移层并且在与阴极侧相对的阳极侧上包括p掺杂阳极层。在p掺杂阳极层顶部上设置起阳极电极作用的金属层。在阴极侧上，设置更高(n+)掺杂阴极层。阴极电极形式的金属层设置在(n+)掺杂阴极层之上。
通过对于阳极接触层进行一种离子扩散而对于阳极缓冲层进行另一种离子扩散来制造这种器件，通过这种方法注入了用于阳极缓冲层的第一离子并且第一离子深深地扩散进晶片中到约20μm的深度中，以及此后注入第二离子并且第二离子扩散进约5μm的深度中。
图11示出了现有技术的p掺杂阳极层的掺杂曲线(分离部分A和B)，其包括高掺杂且浅的阳极接触层以及更深地扩散但更低地掺杂的阳极缓冲层。阳极接触层的最大掺杂浓度约为5×1018cm-3。
或者可以为了泄漏电流来最优化阳极缓冲层，为此在5μm的低深度中需要高掺杂浓度，也即对于这种器件在5μm深度中使用高于1×1016cm-3的掺杂浓度(分离部分A)。5μm中的这种高掺杂浓受使得在15μm的更大深度中也具有高达7.2×1014cm-3的掺杂浓度。这是对阳极缓冲层使用单次扩散所产生的结果。然而，15μm中的高掺杂浓度对于器件的软关断具有缺点。
因而，制造了为了软关断该器件而最优化的其它器件，其需要深但低掺杂的阳极缓冲层，这通过在15μm的深度中具有1.5×1014cm-3的低掺杂浓度来突现(分离部分B)。然而，这仅仅能通过也将5μm中的掺杂浓度降低至4×1015cm-3来实现，该值对于泄漏电流而言同样是不利的。
利用这种现有技术的器件，不可能影响掺杂浓度曲线的曲率，并且因而不可能在一个器件中同时最优化泄漏电流和软度。
发明内容
本发明的目的是提供一种双极二极管的制造方法，所述制造方法与通过现有技术方法能够实现的相比具有更好软度和更小泄漏电流。
此目的通过根据权利要求1的双极二极管的制造方法以及根据权利要求14的双极二极管来实现。
提供了一种用于制造双极二极管的发明方法，所述双极二极管具有位于阴极侧上的第一导电类型的漂移层和位于与阴极侧相对的阳极侧上的第二导电类型的阳极层，其中第二导电类型不同于第一导电类型。阳极层包括阳极接触层和阳极缓冲层。所述方法包括按以下顺序的以下制造步骤：
(a)提供第一导电类型的低掺杂晶片，该晶片具有第一侧和与第一侧相对的第二侧，其中晶片的这种在最终二极管中掺杂浓度未被改变的部分构成漂移层；
(b)在第二侧上将第一离子施加到晶片；
(c)将第一离子扩散进晶片直至第一深度；
(d)在第二侧上将第二离子施加到晶片；
(e)通过将第一和第二离子扩散进晶片使得在5μm的第二深度中实现在8.0×1015cm-3与2.0×1016cm-3之间的总掺杂浓度并且在15μm的第三深度中实现在1.0×1014直至5.0×1014cm-3之间的总掺杂浓度来形成阳极缓冲层；
(f)在第二侧上将第三离子施加到晶片；以及
(g)通过将第三离子扩散进晶片中直至最多为5μm的第四深度来形成阳极接触层；
所有的深度都是从第二侧测量的。
通过施加由阳极接触层和至少一个双重扩散阳极缓冲层组成的三重阳极层，可以提高在5μm的浅深度中的掺杂浓度曲线且仍然可以使掺杂浓度曲线深并且在15μm中进行低的扩散。因而，发明器件在器件性能方面提供更小泄漏电流和更软关断特性。
图11中示出的掺杂浓度曲线通过如下剂量实现：
图13对于更小深度更详细地示出了图11的掺杂浓度曲线。此外还示意性地示出了阻断(blocking)期间的电场。如果电场太靠近第二侧，则它会穿入辐照缺陷(5至7μm的深度-图中未示出)的区域中，从而产生更高的泄漏电流。因此，对于其而言空间电荷区域延伸至小深度(从第二侧)的分离部分A具有器件的最大泄漏电流。现有技术的分离部分B和发明的分离部分C显示出大约相同的低泄漏电流，而分离部分D具有稍微高些的泄漏电流，但其仍接近分离部分B和C的泄漏电流。在图12中也证实了这种结果，其中示出了包括具有给定泄漏电流的二极管的概率。在图中分离部分A远远地在右侧，即在高泄漏电流侧上，而分离部分B、C和D具有小得多的泄漏电流。
图15至18示出了在二极管关断期间的泄漏电流测量结果以及反向恢复电压：分离部分A、B、C和D。图中黑线(通过具有指向左侧的箭头的圆周标记)表示电压，而灰线表示电流(通过具有指向右侧的箭头的圆周表示)。图15示出了分离部分A(在小和大深度处低掺杂浓度)显现出软关断特性(最大为3101V)，却显现出高泄漏电流(也参见图12)。
另一方面，图16示出了在低和大深度中具有高掺杂浓度的器件，但是器件敏捷(snappy)且具有高反向恢复电压。接下来的图17和18示出了发明二极管分离部分C和D，两者都关于软度和泄漏电流表现出优良属性，因此这些属性中的一个不会伤害(scarify)另一属性。
对于具有超过2.5kV的击穿电压的二极管而言，发明二极管尤其是有利的。
发明二极管有利地可以用作IGCT(集成栅极换流晶闸管)中的续流或者钳位二极管，或者是IGBT(绝缘栅双极型晶体管)应用中的续流二极管。
在所附权利要求中公开了发明主题的其它优选实施例。
附图说明
通过参考附图的下文来更详细地解释本发明的主题，其中：
图1至7示出了用于制造发明半导体器件的制造步骤；
图8示出了发明二极管的横截面视图；
图9示出了具有缺陷层的发明二极管的横截面视图；
图10示出了具有阴极层的发明二极管的横截面视图；
图11示出了发明二极管和现有技术二极管的掺杂浓度曲线；
图12示出了包括具有给定泄漏电流的二极管的概率曲线；
图13更详细地示出了根据图11的二极管的掺杂曲线；
图14示出了发明二极管和现有技术二极管的掺杂浓度曲线，其中采用不同的扩散时间来执行扩散；
图15-图18示出了发明二极管和现有技术二极管的作为时间的函数的泄漏电流和反向恢复电压；
图19示出了根据本发明的另一二极管的边缘末端(endtermination)；以及
图20示出了根据本发明的另一二极管的边缘末端。
图中所使用的参考标记以及它们的含义都被汇总在参考标记列表中。一般而言，向相同或相同功能部分提供相同的参考标记。所描述实施例意为作为示例且不能限定本发明。
参考列表
1二极管
10晶片
11第一侧
12第二侧
13阴极侧
14阳极侧
2漂移层
25阴极层
3阳极层
4阳极缓冲层
42第一离子
44第二离子
5阳极接触层
52第三离子
6阴极电极
7阳极电极
8缺陷层
具体实施方式
在图1-8中示出了一种用于制造发明双极二极管1的方法。二极管1具有位于阴极侧13上的(n-)掺杂漂移层2和位于与阴极侧13相对的阳极侧14上的p掺杂阳极层3。阳极层3包括阳极接触层5和阳极缓冲层4。
所述方法包括按照以下顺序的以下制造步骤：
(a)提供低(n-)掺杂晶片10，该晶片10具有第一侧11(阴极侧13)和与第一侧11相对的第二侧12(阳极侧14)(图1)，其中晶片的这种在最终二极管中掺杂浓度未被改变的部分构成漂移层2；
(b)在第二侧12上向晶片10施加第一离子42(图2)以形成p掺杂阳极缓冲层4；
(c)使第一离子42扩散进晶片10中直至第一深度(图3)，例如到至少13μm；
(d)在第二侧12上向晶片10施加第二离子44(图4)，以形成p掺杂阳极缓冲层4；
(e)通过将第一和第二离子42、44扩散进晶片10中，以便在5μm的第二深度中实现在8.0×1015与2.0×1016cm-3之间的总掺杂浓度以及在15μm的第三深度中实现在1.0×1014直至5.0×1014cm-3之间的总掺杂浓度，形成阳极缓冲层4(图5)；
(f)在第二侧12上将第三离子52施加到晶片10(图6)，以形成阳极接触层5；以及
(g)通过将第三离子52扩散进晶片10中直至最多为5μm的第四深度来形成阳极接触层5(图7)；
其中所有的深度都是从第二侧12测量的，即从阳极接触层5的阳极侧表面。
在步骤(b)和(d)中，第一和第二离子42、44例如选择成属于相同的微粒种类。此外，第三离子也可以属于相同的微粒种类，但是也可以使用其他离子。例如，B、Al或Ga离子可以用作第一、第二和/或第三离子42、44、52。
可以通过表面沉积或通过离子注入来施加用于形成阳极缓冲层4的第一和第二离子42、44(或用于形成阳极接触层5的第三离子52)。取决于将离子施加到晶片表面上的方法，离子42、44、52仅仅沉积在一侧，即第二侧12(如在离子注入方法中)，或者沉积在晶片的两侧(第一和第二侧11、12，例如在表面沉积方法中)。在两侧施加的情形下，在扩散之前例如通过蚀刻或抛光移除第一侧11上的离子，并且然后仅仅将离子驱入第二侧12或将离子在两侧上扩散，并且在扩散之后减薄第一侧11上的晶片以便完全移除第一侧11上形成的p掺杂层。
在步骤(b)和(d)中可采用第一和第二注入/沉积剂量来施加第一和第二离子42、44，以下称为注入剂量，其中每一个例如在1×1012cm-2至1×1013cm-2之间，其中第一和第二注入剂量的总和例如在3×1012cm-2至15×1012cm-2之间。
第一离子的注入剂量可以与第二离子的注入剂量相同。然而，也可以有利地将第一注入剂量选择成低于第二离子的剂量以进一步改善器件的软度且在关断期间实现较小的电压最大值。实现了这些效果是因为由于较小的第一注入剂量，第三深度中的掺杂浓度(其主要影响软度)可以保持低。
在步骤(c)中至少部分地将第一离子42扩散进晶片10中。取决于所需的掺杂浓度曲线，在施加第二离子44之前，第一离子42例如扩散至至少13μm的第一深度。在另一实施例中，第一离子42扩散至13μm与16μm之间的第一深度，例如在13μm与15μm之间。在另一备选方案中，在施加和扩散第二离子44之前第一离子42完全扩散。通过这种至少部分的第一扩散，所得到的掺杂浓度曲线在较浅深度增加且在较深深度减小，如图14所示，将在以下更详细地解释此图。
也可以由于所需掺杂浓度曲线而调整第一和第二扩散的扩散时间。在图14中示出了扩散时间变化的效果。第一和第二扩散时间的引入与在施加第二离子44之前的部分扩散第一离子42对应。总扩散时间，即第一和第二扩散时间的总和选择为其长度使得至少第一离子42扩散进18至25μm的第五深度中。对于图14中给出的所有曲线，总扩散时间是相同的。阳极缓冲层的位置越深且掺杂曲线在大深度越低，则在小电流时的开关属性越好(参见图17)。
图14中上部连续线示出了现有技术器件的掺杂曲线，其中现有技术器件具有阳极缓冲层4的一次注入和一次扩散和965分钟的扩散时间，以及1×1013cm-2。采用相同的第一和第二注入剂量5×1012cm-2实现了另一曲线，即对于现有技术器件具有相同的总离子剂量。第一扩散时间(图14的文字中给出了第一时间)相比较第二扩散时间(图14的文字中给出了第二时间)越小，所有深度中的掺杂浓度越高，降低了泄漏电流(图14的上部曲线)。第一扩散时间越长，即在第一扩散中离子驱入得越深，在所有深度中的掺杂曲线越低，即进一步改善了软度(图14中的下部曲线)。与较长的第一扩散时间的总扩散深度相比，该总扩散深度稍微低些。
在一个示例性实施例中，在步骤(e)扩散第一和第二离子42、44以便在第二深度中实现6.0×1015cm-2与2.0×1016cm-3之间的总掺杂浓度。
第五深度是第一离子扩散到的总深度。由于第二离子的扩散的开始晚于第一离子，所以相比第一离子，第二离子被扩散到更短的深度。第五深度可以例如在18μm至25μm之间变化。
可以在步骤(f)采用5×1013cm-2与1×1015cm-2之间的注入剂量来施加第三离子52。例如，在步骤(g)扩散第三离子52，使得实现阳极接触层5的在1.0×1017cm-3与5.0×1018cm-3之间的最大掺杂浓度(表面掺杂浓度)，这确保器件具有良好的冲击电流能力。第三离子52可以扩散进晶片10中直至0.5μm与3μm之间的第四深度。由于第三离子52所扩散进的深度小，所以第一和第二离子的扩散深度主要是由第一和第二扩散所给出的(步骤(c)和(e))。第三扩散(步骤(g))由于其短扩散时间几乎不影响第一和第二离子42、44的扩散深度。
作为对于具有由两个扩散步骤(c)和(e)制成的阳极缓冲层4的二极管的替换，阳极缓冲层4可以由多个这种离子施加和这些离子的随后扩散制成。执行每一离子施加和扩散步骤以便在施加接下来的离子之前部分地扩散相应的离子(即重复应用步骤(b)和(c))，使得最后在5μm的第二深度中实现8.0×1015cm-3与2.0×1016cn-3之间(例如1.0×1016cm-3与2.0×1016cm-3之间)的总掺杂浓度，以及在15μm的第三深度中实现1.0×1014cmn-3直至5.0×1014cm-3之间的总掺杂浓度。当然，如果执行更多次注入和扩散，则在以上示例中给出的注入剂量和扩散时间可以按比例地降低。
例如，在完成用于阳极层3的扩散后执行晶片上的阴极侧处理。这种阴极侧处理可以是形成n-掺杂阴极层25。
通常在完成晶片10中的所有层之后在阴极侧和阳极侧21、22上沉积用于阴极和阳极电极6、7的金属层。作为阴极电极6的金属层分别设置在阴极层25之上或对于不具有阴极层25的器件设置在漂移层2之上。作为阳极电极7的金属层设置在晶片的阳极侧14上。
作为对于形成发明阳极层3的附加，可以通过辐照在阳极缓冲层内的第六深度中形成缺陷层8。可以在任何制造阶段形成缺陷层8，甚至在形成作为电极6、7的金属层之后。例如将诸如质子或氦或质子、电子的轻离子或者重金属扩散用于形成缺陷层6。这些离子的辐照能量选择成使得缺陷层6形成有缺陷峰(defect peak)，其设置在超出阳极接触层的深度中且在空间电荷区域之外，以便不会增大泄漏电流，其例如是8μm，尤其是7μm。因而，缺陷层形成在最大8μm的第六深度中，例如在5μm与7μm之间。
通过在阳极缓冲层和阳极接触层的交叉点之间放置缺陷层，掺杂浓度比较低，且因而可以大大地减小处于导通态的电子-空穴等离子区。这改善了二极管的SOA且可以实现软恢复。由于阳极缓冲层中的掺杂浓度的下降慢于阳极接触层中，因而工艺对效果更不敏感，这影响缺陷层的深度(如辐照能的改变或晶片表面的任意粗糙度)。同时，缺陷层被放置在击穿电压下阳极结的空间电荷区域(SCR)不会到达的区域中。因此，泄漏电流可以保持低。通过将缺陷中心的峰保持在比SCR的深度更小的深度，辐射缺陷不会增加泄漏电流，这是因为它们不存在于SCR。由于存在缺陷中心可以实现局部寿命控制而不增加泄漏电流。因而，可以在更高温度下操作二极管。
如图19所示，发明二极管可以可选地具有现有技术中公知的边缘末端，例如正斜面，这意味着二极管1在阴极侧13具有比在阳极侧14更小的宽度，或者如图20所示的负斜面，这意味着二极管1在阴极侧13具有比在阳极侧14更大的宽度。该器件的宽度是器件的横向侧(lateral side)之间的距离，而横向侧是阴极侧和阳极侧13、14之间的侧。也可以通过保护环或VLD(横向变掺杂)终止二极管1。
对于具有正或负斜面的器件，存在晶片的横向侧的角，此侧设置在阴极侧和阳极侧之间，该角度不同于90°。假如是正斜面，在硅内从阴极侧测量的角度大于90°，而对负斜面，当从阳极侧测量时在硅内所测量的角度大于90°。利用负斜面，由于小掺杂浓度梯度，可以减小在斜面上很长的长度范围的电场，这在增加器件的静态阻断方面是有利的。通过发明的掺杂曲线进一步增强了这种效果。斜面末端的优点是容易制造分离的二极管且与保护环和VLD相比具有更低泄漏电流。
Claims (15)
1.一种用于制造双极二极管(1)的方法，所述双极二极管(1)具有位于阴极侧(13)上的第一导电类型的漂移层(2)和位于与所述阴极侧(13)相对的阳极侧(14)上的第二导电类型的阳极层(3)，所述阳极层(3)包括阳极接触层(5)和阳极缓冲层(4)，其中所述第二导电类型不同于所述第一导电类型，所述方法包括按照以下顺序的以下制造步骤：
(a)提供所述第一导电类型的低掺杂晶片(10)，所述晶片(10)具有第一侧(11)和与所述第一侧(11)相对的第二侧(12)，其中所述晶片的这种在最终二极管中掺杂浓度未被改变的部分构成所述漂移层(2)；
(b)在所述第二侧(12)上向所述晶片(10)施加第一离子(42)；
(c)使所述第一离子(42)扩散进所述晶片(10)中直至第一深度；
(d)在所述第二侧(12)上向所述晶片(10)施加第二离子(44)；
(e)通过将所述第一离子和第二离子(42、44)扩散进所述晶片(10)中，使得在5μm的第二深度中实现在8.0×1015cm-3与2.0×1016cm-3之间的总掺杂浓度以及在15μm的第三深度中实现在1.0×1014cm-3直至5.0×1014cm-3之间的总掺杂浓度，形成所述阳极缓冲层(4)；
(f)在所述第二侧(12)上将第三离子(52)施加到所述晶片(10)；以及
(g)通过将所述第三离子(52)扩散进所述晶片(10)中直至最大为5μm的第四深度来形成所述阳极接触层(5)；
其中所有的深度都是从所述第二侧(12)测量的。
2.根据权利要求1所述的方法，包括：在步骤(c)中将所述第一离子(42)扩散直至至少13μm的第一深度。
3.根据权利要求1或2所述的方法，包括：在步骤(g)中扩散所述第三离子(52)以便实现所述阳极接触层(5)在1.0×1017cm-3与5.0×1018cm-3之间的最大掺杂浓度。
4.根据权利要求1至3中的任意一项所述的方法，包括：在步骤(g)中将所述第三离子(52)扩散进所述晶片(10)中直至在0.5μm与3μm之间的第四深度。
5.根据权利要求1至4中的任意一项所述的方法，包括：在步骤(e)中扩散所述第一和第二离子(42、44)以便在第二深度中实现在1.0×1016cm-3与2.0×1016cm-3之间的总掺杂浓度。
6.根据权利要求1至5中的任意一项所述的方法，包括：在步骤(e)中将所述第一离子(42)扩散进所属晶片(10)中直至在18μm与25μm之间的第五深度。
7.根据权利要求1至6中的任意一项所述的方法，包括：在最大为8μm的第六深度中通过辐照形成缺陷层(9)。
8.根据权利要求1至7中的任意一项所述的方法，包括：在5μm与7μm之间的第六深度中通过辐照形成缺陷层(9)。
9.根据权利要求1至8中的任意一项所述的方法，包括：在步骤(b)和(d)中采用第一和第二注入剂量来施加所述第一和第二离子(42、44)，其中所述第一和第二注入剂量的总和在3×1012cm-2和15×1012cm-2之间。
10.根据权利要求1至9中的任意一项所述的方法，包括：在步骤(b)和(d)中采用第一和第二注入剂量来施加所述第一和第二离子(42、44)，其中所述第一离子的注入剂量小于所述第二离子的注入剂量。
11.根据权利要求1至10中的任意一项所述的方法，包括：在步骤(c)中使所述第一离子(42)扩散第一扩散时间以及在步骤(e)中使所述第一和第二离子(42、44)扩散第二扩散时间，其中所述第一扩散时间长于所述第二扩散时间。
12.根据权利要求1至11中的任意一项所述的方法，包括：施加相同的离子作为所述第一和第二离子(42、44)，尤其是施加B、A1、或Ga离子作为第一和第二离子(42、44)。
13.根据权利要求1至12中的任意一项所述的方法，包括：在步骤(c)中的所述第一深度最大为16μm，尤其是最大为15μm。
14.一种双极二极管(1)，所述双极二极管(1)具有位于阴极侧(13)上的第一导电类型的漂移层(2)和位于阳极侧(14)上的第二导电类型的阳极层(3)，所述第二导电类型不同于所述第一导电类型，所述阴极侧(13)与所述阳极侧(14)相对，其中所述阳极层(3)包括扩散的阳极接触层(5)和扩散的阳极缓冲层(4)，
其中设置所述阳极接触层(5)直至最大为5μm的深度，其特征在于所述阳极缓冲层(4)在5μm的深度中具有在8.0×1015cm-3与2.0×1016cm-3之间以及在15μm的深度中具有在1.0×1014直至5.0×1014cm-3之间的掺杂浓度，其中所有的深度都是从所述阳极侧(14)测量的。
15.根据权利要求14所述的二极管，其特征在于所述阳极缓冲层(4)设置在直至18μm与25μm之间的深度中。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP11169792.6A EP2535940B1 (en) | 2011-06-14 | 2011-06-14 | Bipolar diode and method for manufacturing the same |
| EP11169792.6 | 2011-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102832122A true CN102832122A (zh) | 2012-12-19 |
| CN102832122B CN102832122B (zh) | 2016-08-03 |
Family
ID=44721633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210273480.XA Active CN102832122B (zh) | 2011-06-14 | 2012-06-14 | 双极穿通半导体器件及这种半导体器件的制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8525302B2 (zh) |
| EP (1) | EP2535940B1 (zh) |
| JP (1) | JP5992216B2 (zh) |
| KR (1) | KR101710220B1 (zh) |
| CN (1) | CN102832122B (zh) |
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|---|---|
| EP2535940B1 (en) | 2013-08-21 |
| KR20120138689A (ko) | 2012-12-26 |
| JP5992216B2 (ja) | 2016-09-14 |
| CN102832122B (zh) | 2016-08-03 |
| JP2013004982A (ja) | 2013-01-07 |
| KR101710220B1 (ko) | 2017-02-24 |
| US8525302B2 (en) | 2013-09-03 |
| US20120319227A1 (en) | 2012-12-20 |
| EP2535940A1 (en) | 2012-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20180517 Address after: Baden, Switzerland Patentee after: ABB Switzerland Co.,Ltd. Address before: Zurich Patentee before: ABB TECHNOLOGY Ltd. |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
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|
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Swiss Baden Patentee after: Hitachi energy Switzerland AG Address before: Swiss Baden Patentee before: ABB grid Switzerland AG |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
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