JP6362702B2 - バイポーラノンパンチスルーパワー半導体デバイス - Google Patents

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Description

発明の分野
本発明は、パワーエレクトロニクスの分野に関し、より具体的には、少なくとも２５００Ｖの遮断電圧を有するバイポーラノンパンチスルーパワー半導体デバイス、およびこのような半導体デバイスのための製造方法に関する。
発明の背景
エネルギー効率の需要の高まりにより、位相制御サイリスタなどの半導体デバイスは、エネルギー送電および配電のために必要な多くの機器の中心にある。これらのデバイスは、コスト、信頼性と効率性の面で良好な性能を可能にする。具体的には、バイポーラ半導体パワーデバイスは、非常に低い導通損失と組み合わされたその非常に高いパワー機能のためにさまざまな用途に使用される。たとえば、ノンパンチスルーデバイスタイプのための、デバイスの最も厚い層である低（ｎ−）ドープされたドリフト層、すなわち（ｎ−）ベース領域は、特定の限界未満に削減されることができない。しかし、ｐドープされた第１の層の厚さ、すなわちｐ型アノードまたはｐベース領域は、削減されることができる。これは、いくつかの理由から側方方向に大きな体積を消費し、したがって第１の層が正ベベルの概念においてより厚くされる必要がある、負のベベル接合終端の場合に特に有益であり得る。
正ベベルとは反対に、デバイス内部の遮断状態でピーク電場を保持しているため、負のベベルを有する接合終端は、実用的に重要である。その結果、表面パッシベーションは極端な高電界にさらされず、表面リーク電流がより小さくなり、より高い信頼性が達成される。これは、高い大きさの逆電流がアバランシェ逆ブレークダウンで生成される、たとえば直流送電ＨＶＤＣ用途でのアバランシェライトニングにおいて、非常に重要である。換言すれば、負のベベルを維持することは、著しい電流が接合終端を通って周囲に流れ得るがそれでもデバイスの表面に接近しないときに、ブレークダウン電圧までのロバストな逆遮断という利点を有する。したがって、負のベベルの使用は、このような用途のために必要とされる。しかしながら、サイリスタは、全体の損失を最小限に抑え、機器の定格パワーを最大化することに重点を置いて開発される必要がある。
厚いアノードとベース層を有する従来技術のデバイスのレベルで、順方向と逆方向の遮断の両方を維持するために、局所的に深くｐドープされた終端層は、終端領域で使用されることができる。深い終端層は、原理的にＨＶＤＣ用途で要求される高いアバランシェライトニング機能を提供する、単一または二重の負のベベルとの接合終端を有することを可能にする。
たとえば国際公開第２０１２／０４１８３６Ａｌ号に係る以前のサイリスタ設計１０は、内側領域７と外側領域８とを備えたウェハ２を示す。第１の主側３上に内側領域７内の第１のセクションおよび外側領域８内の第２のセクション６２を有する、ｐドープされた第１の層６は、（ｎ−）ドリフト層５上に配置されている。第１の層６の第２のセクション６２は、従来技術によると、第１の層６の第１のセクション６１よりもはるかに大きい深さを有する。両セクション６１、６２は、第１の主側３に同じ平面まで拡張し、唯一外側の領域８において負のベベル角度で傾く。第１の主側３の反対の第２の主側４上で、第２の層１６は、第１の層６と同様に第１のセクション１６１および第２のセクション１６２を有するように構成され、主側３、４の一方上ではｐ＋ドープされたショート１８およびｎ＋ドープされたカソード層２３は、ｐ＋ドープされた第１のセクション６１または１６１に配置され、これらの層１８、２３は、電極３５または４５と接触する。外側領域８で、負のベベルは、ウェハ２の縁部に向かってデバイスを終端させる。
このような第１および第２の層６、１６の設計は、他の従来技術のデバイスと比較して、リーク電流を増加させたりブレークダウン電圧を低下させたりすることなく、内部領域内の第１のセクション６１、１６１の削減された厚さをもたらし、かつ低いオン状態の電圧降下ＶＴをもたらす。また、逆回復電荷Ｑｒｒ、ターンオフ時間ｔｑのような他のパラメータおよび最大サージ電流もまた、向上される。逆および順遮断能力が低濃度のｐ型終端層および負ベベルを有する変形された接合終端によって維持されつつ、デバイス全体の厚さは、第１および第２の層６、１６の薄い第１のセクションのために削減されることができる。
しかし、以前のデザインは、第１の層６の厚さが内部領域７における第１の厚さから、外側領域８における第１の厚さの数倍の厚さとされ得る第２の厚さに変わるにつれて、デバイス内に局所的に高い電界をもたらす。第１の層６のステップ変化は、製造ステップ中に内部領域７から外側領域８へと、ドリフト層５への接合上に作成される。（ｎ−）ドープされたドリフト層５とｐドープされた第１の層６との間の境界におけるこの変化は、デバイスの局所的な大きな電場およびより高いリーク電流の原因となる。
欧州特許出願公開第０３００４６Ａｌ号明細書は、薄いが高濃度にドープされた中央のｐ層と、厚いが低濃度にドープされた外側のｐ層とを含むＧＴＯサイリスタを記載しており、外側のｐ層は中央のｐ層に突出する。外側領域では、サイリスタは負のベベルを有する。
発明の説明
したがって、デバイス内の高電界を避け、さらにリーク電流を低減し、ブレークダウン電圧を向上させ、損失を低減することが、本発明の目的である。この目的は、請求項１に係るバイポーラノンパンチスルーパワー半導体デバイスおよび請求項７に係るそのようなデバイスの製造方法によって達成される。例示的な実施形態は従属特許請求項から明らかであるが、請求項の従属性は、さらなる意味のある請求項の組み合わせを除外するものとの解釈されてはならない。
本発明によれば、例示的には、少なくとも２５００ボルトの遮断電圧を有するノンパンチスルーパワー半導体デバイスは、半導体ウェハと、ウェハの第１の主側上に形成される第１の電極および第１の主側の反対のウェハの第２の主側上に形成される第２の電極とを備え、さらに、半導体ウェハは、異なる導電型の層を有する少なくとも２つの層構造を備え、少なくとも２つの層構造は、第１の導電型のドリフト層と、第１の導電型とは異なる第２の導電型であり、第１の主側から第１の主側及びドリフト層の間の接合部まで測定される深さを有する第１の層とを備え、第１の層は、第１の主側と直交する投影においてドリフト層上に第１の主側に向かって配置され、第１の電極と接触する。
当業者によく知られているように、ノンパンチスルーパワー半導体デバイスは、第１の層に直接隣り合って配置されたドリフト層を有するデバイスである。したがって、低ドープされたドリフト層は、その間にバッファ層としても知られている第１の導電型の高濃度にドープされた層を有することなく、第１の層に接触している。ノンパンチスルーデバイスに対する遮断条件における電界は、三角形であり、ドリフト層内で止まる。空間電荷領域は、第１の層に到達しない。
例示的に、ドリフト層は、一定の低いドーピング濃度を有してもよい。その中において、ドリフト層の実質的に一定のドーピング濃度とは、ドーピング濃度が、ドリフト層全体にわたって実質的に均一であることを意味するが、たとえば元のシリコン結晶を引く過程での変動によって、ドリフト層内のドーピング濃度の変動に１〜５のオーダーの因子が存在する可能性があり得ることを排除しない。最終のドリフト層の厚さおよびドーピング濃度は、用途のニーズのために選択される。ドリフト層の典型的なドーピング濃度は、５＊１０１２ｃｍ-３と５＊１０１４ｃｍ-３との間にある。
ドリフト層は、第１のおよび第２の主側との間の測定される、外側領域の厚さより大きいまたは等しい内部領域の厚さを有する。例示的に、ドリフト層の厚さは内側領域で、また例示的に外側領域でも、一定である。
半導体ウェハは、さらに、第１のおよび第２の主側間で測定される厚さ、すなわち平均厚さを有する内部領域と、内部領域を囲み、外側領域において第１のおよび第２の主側の間で測定されるウェハの最大厚さを有する外側領域とを含む。例示的に、内側領域の厚さは一定である。外側領域の厚さは、第１の主側または第２の主側で、もしくは負のベベル、すなわちウェハの縁部に向かう斜めの縁部を用いて第１のおよび第２の主側で減少されてもよい。ベベルは、ウェハがその最大厚さを有しかつウェハの縁部まで延びている、外側領域を超えて開始し、例示的に、ベベル領域においてウェハの厚さは、ウェハの縁部まで直線的に減少する。第１の主側は、第１の電極が配置される側におけるウェハの表面上にあるものであり、それはウェハの縁部までの表面上の領域を囲み、すなわち本発明のデバイスに対して第１の主側は平面領域ではなく、それは、例示的に内部領域における平面領域を有する曲面と、遷移領域における最大厚さまでの直線上昇プロファイルと、外側領域における減少領域とを有している。
第１の層は、内側領域の第１のセクションと外側の領域の第２のセクションとを有している。第１の層の厚さは、内部領域と外側領域の間の遷移領域（すなわち第１の層の第１のセクションおよび第２のセクションの間）において、内部領域の厚さから外側領域の最大厚さに増加する。第１の層の第１のセクションの厚さは、遷移領域にわたって直線的に増加し、遷移領域は、第１の層の第１のセクションの厚さ（厚さは、第１の主側から第１の層の第１のセクションが延びる深さとして測定される）の５倍よりも大きい幅、例示的には、第１の層の第１のセクションの１０〜２０倍の厚さを有する。換言すれば、プロファイルの内部領域から外側領域への遷移は緩くまたは滑らかであるが、デバイスの機能の任意の障害を引き起こすような遠くまでデバイスを横切って伸びない。このように、本発明に係るデバイスは、遷移領域におけるピーク電界を低減することにより、デバイスのリーク電流を低減し、これによってブレークダウン電圧を増加させる。この利点は、元のブレークダウン電圧を得ながら、デバイスの厚さを削減することに利用することができる。デバイスは、そしてより低いオン状態とスイッチング損失を有し、このためデバイスは、従来技術のデバイスよりも効率的である。
例示的な実施形態では、外側領域と遷移領域との厚さ、すなわち、ウェハの厚さの少なくとも最大値は、第１の主側上において、内側領域の厚さ、すなわち、ウェハの厚さよりも、好ましくは１００μｍまで大きい。言い換えれば、内部領域から外側領域へと進んで第１の主側で１００μｍまでの上昇が発生する。この拡大された厚さ、すなわちより大きな深さは、外側領域または遷移領域における第１の層の一部である。このように、従来技術によれば内側領域における第１の層よりも深さが大きい、外側領域における第１の層の少なくとも一部は、内側領域でのアクティブセルの厚さに寄与しない。このように、内側領域におけるドリフト層および外側領域におけるドリフト層は、同様の厚さであってもあるいは内側領域において僅かに大きい厚さであってもよく、これにより、従来のデバイスに対して、第１の主側に直交する方向において断面形状がより小さい変化を有してもまたは断面形状に変化がなくてもよく、すなわち、本発明のデバイスにおいて、ドリフト層への第１の層の接合は、全領域の平坦面とすることができ、同時に依然として第１のセクションよりも第２のセクションをより深くすることを達成可能である。このようにして、デバイスのピーク電界を大幅に低減することができる。
また、このようにして、第１の層の第１の部分、すなわち内側領域における第１の層は、従来技術に対して深さをさらに削減され得る。従来技術のデバイスと比較して、本発明のデバイス１の第１の層の削減された厚さは、図９に示すように、オン状態電圧降下ＶＴの減少をもたらす。また、逆回復電荷Ｑｒｒ、ターンオフ時間ｔｑおよび最大サージ電流のような他のパラメータも改善される。従来技術と比較して、この改善は、第１の層の第１のセクションのさらなる薄層化によって達成される。デバイス全体の厚さが第１の層の第１のセクションの薄層化により削減されつつも、逆および順遮断能力は、低ドープｐ型終端層および負のベベルを有する変形された接合終端によって向上されることができる（図１０は、左側に逆バイアスと図の右側に順方向バイアスを示す）。著しい電流が周囲において接合終端を通って流れるがそれでもデバイスの表面に接近しない可能性があるときに、負ベベルを維持することは、ブレークダウン電圧までのロバストな逆遮断という利点を有する。これは、逆Ｉ−Ｖ曲線の折れ曲がりの後の高電流で動作することができる、ＨＶＤＣ用サイリスタにおける、たとえば高いアバランシェライトニング能力のために必要である。
たとえば、位相制御サイリスタ（ＰＣＴ）は、共通の深さの第２の導電型の層、すなわち第２の縁部層とアノード層、または第１の縁部層とベース層、または縁部のためのさらにより低い深さを有する従来技術のサイリスタに比べて、非常に高い電流までのより低いオン状態電圧降下ＶＴとともに、同時に非常に高い逆または順遮断性能を有する。より低いＶＴは、たとえば、ＨＶＤＣシステムのより高い省エネルギーおよび販売価格を意味するだけでなく、他の用途における他のパラメータのために有益であり得る。
本発明では、ＰＣＴは、所定の電圧クラスに対して非常に薄い開始のシリコンウェハを用いて処理することができ、このために低いＶＴとＱｒｒを生じさせる。ＰＣＴは、対称的な遮断を有する、すなわち、順および逆遮断を有するノンパンチスルーデバイスであるので、電界ストップまたはバッファ層を有する薄いドリフト層の用途に適用されない。その結果、ドリフト層の厚さは、所定の電圧クラスのために温存される必要がある。本発明のデバイスはまた、ウェハの両主側上の内側領域における第２の導電型の層、すなわちアノードとベース層とを積極的に薄くすることを備えてもよい。たとえば、アノードとｐ型ベース層の厚さが従来技術のデバイスの厚さの約２５％に削減されている場合、ＶＲＲＭ＝８．５ｋＶを有するＰＣＴのウェハの厚さは、約１５％削減されることができる。
例示的に、第１の主側の外側領域におけるウェハの最大厚さは、第１の主側の内側領域の上方に１００μｍ突出した外側領域によって、内部領域におけるその厚さよりも１００μｍまで高い。それは、少なくとも１２μｍ、例示的には少なくとも２４μｍ、内部領域における厚さよりも高くされてもよい。例示的には、内側領域の厚さは一定である。遷移領域では、ウェハの厚さは厚さの最大値まで直線的に増加する。外側領域におけるデバイスの縁部にまで、厚さはそして最大厚さを超えて負のベベルによってウェハの縁部にまで減少されることができる。
さらに別の例示的な実施形態では、内側領域における第１の層は、３５μｍ〜５５μｍの厚さを有し、たとえば、内側領域のドリフト層は、内側領域における第１の層の第１のセクションの厚さの９〜２４倍の厚さを有する。
例示的な実施形態では、内側領域における第１の層の第１のセクションの最大のドーピング濃度は、外側領域における第１の層の第２のセクションの最大のドーピング濃度よりも高い。
本発明の例示的な実施形態において、半導体デバイスは、第２の主側に向かってドリフト層の下方に配置されかつ、第１のおよび第２の主側との間で測定された厚さを有する、第２の電極と接触する第２の導電型の第２の層を有し、対称的に製造されている。第２の層は、第１の層と同様に構成されてもよく、ウェハの厚さは、第１の主側のように第２の主側上で増加させることができる。
第２の主側は、内側領域に配置された第２の層の第１のセクションと外側領域に配置された第２の層の第２のセクションとを有する（たとえば、ｐドープされた）第２の層をにしたがって形成されてもよい。
第２の層の厚さは、内側領域と外側領域との間の遷移領域において、内側領域における第２の層の第１のセクションの厚さから外側領域における第２の層の第２のセクションの最大厚さまで増加する。第２の層の厚さは、内側領域の第２の主側から、内側領域の第２の層の深さの５倍、例示的には内側領域の第２の層の深さの１０〜２０倍より大きい幅の遷移領域にわたって線形的に増加する。
例示的に、内部領域における第２の層の第１のセクションの最大のドーピング濃度は、外側領域の第２の層の第２のセクションの最大のドーピング濃度よりも高い。
さらなる実施形態では、ウェハの厚さは、単一の角度、特に最大で５°を有する、または内部領域の近くで第１の角度、特に最大５°を有し、ウェハの縁部の近くで第２の角度、特に最大１５°を有する、最大の厚さに対する負のベベルを有する外側領域において削減される。
本発明は、たとえばＶＴ、Ｑｒｒ、ｔｑ、およびサージ電流能力といった関連するデバイスパラメータを改善しながら、アバランシェライトニング性能のような、ＨＶＤＣに関連する他のパラメータを、従来のデバイスと同じようなレベルに保持する。また、本発明は、たとえば産業用ＰＣＴおよび整流ダイオードといったより低いブレークダウン電圧を有する他のデバイスに適用可能である。
薄い層の製造がより低い拡散時間を必要とするので、本発明のさらなる利点は、サーマルバジェット、すなわち、製造コストが低減されることである。ドーパントの蒸着がイオンビーム注入に置き換えられるため、高温のゲッタリング、すなわち時間が比較的少なく要求され、ここでもサーマルバジェットが節約される。
本発明のさらなる別の利点は、従来技術のデバイスと比較して、空乏領域または空乏ゾーンとして知られる、延在する空間電荷領域を有する、外側領域における第１の層の第１のセクションである。このように、デバイスにおける印加電界の位置は、ウェハに対して側方方向内側に移動され、この場所では、冷却がより良好であり負ベベルの改善された遮断能力がもたらされる。側方方向とは、第１の層と内側領域におけるドリフト層との接合面に垂直な方向であるものである。
本発明は、バイポーラノンパンチスルーパワー半導体デバイスを製造するための方法であって、デバイスは、半導体ウェハと、ウェハの第１の主側上の第１の電極およびウェハの第２の主側上の第２の電極と、少なくとも第１の導電型のドリフト層および第１の導電型とは異なる第２の導電型の第１の層を備える、異なる導電型の層を有する少なくとも二層構造とを備える。第１の層は、ドリフト層上に第１の主側に向かって配置され、第１の電極と接触する。方法は、少なくとも以下の製造ステップを含む。
−第１の導電型のウェハを提供するステップであって、ウェハは、完成されたデバイスにおいて第１のおよび第２の主側の間で測定される厚さを有する内部領域と、第１のおよび第２の主側との間で測定される最大厚さを有する、内側領域を囲む外部領域とを含む、ウェハを提供するステップと、
−第１のイオンの少なくとも高い濃度がその内部領域よりもウェハの外側領域に配置されるように、あるいは第１のイオンが外側領域に限定的に配置されるように、第１の主側上に第２の導電型の第１のイオンを印加する第１の層を形成するステップであって、外側領域は内側領域を取り囲み、
−そして、第１の層の第２のセクションが外側領域において最大厚さを有するように、外側領域において第１の主側から第１の層の第２のセクションの所望の深さまで、外側領域においてウェハに第１のイオンを拡散させることによって、外側領域における第１の層の第２のセクションを作成するステップと、
−そして、少なくともより高濃度の第２のイオンが外側領域よりも内側領域に配置されるように、あるいは第２のイオンが内側領域に限定的に配置されるように、第１の主側上に第２の導電型の第２のイオンを印加するステップと、
−そして、第１の層の第１のセクションが内側領域において厚さを有するように、第１のセクションの所望の深さまで、内部領域においてウェハに第２のイオンを拡散させることにより、内側領域における第１の層の第１のセクションを作成するステップと
−そして、第１のおよび第２の主側のウェハ上に第１のおよび第２の電極を加えるステップ。
第１のおよび第２のイオンを印加し、第１の層の第１のおよび第２のセクションを作成することは、第１のセクションの低い厚さから第２のセクションの高い厚さまで、内側領域と外側領域との間の遷移領域において第１の主側上の第１の層の厚さが増加するように行われる。第１の層の厚さは、第１の層の第１のセクションの厚さの５倍、好ましくは第１の層の第１のセクションの１０〜２０倍の厚さよりも大きい遷移領域の幅を有する遷移領域を介して、直線的に増加する。本発明の方法により、内部領域のドリフト層は、外側領域のドリフト層の厚さより大きなまたは等しい厚さを有する。
さらなる例示的な実施形態において、製造方法は、第１の主側上における内部領域の厚さよりも外側の領域においてより大きな厚さを初期的に有するウェハから始まる。第１の主側の外側領域におけるより大きな厚さは、厚さの差が内側領域の上方に突出した外側領域によって達成されることを意味するものである。厚さは、第１の主側上において例示的に最大１００μｍ、特に少なくとも１２μｍまたは少なくとも２４μｍ大きい。ウェハは、内側領域において一定の厚さを有してもよく、ウェハがその最大厚さを有する外側領域に向かって、遷移領域における一方の主側のみまたは両方の主側のいずれかで遷移領域において増加してもよい。このように、外側領域は、第１の主側または両方の主側の内側領域の上方に突出する。このため、外側領域におけるウェハの厚さは、完成されたデバイス内で、上記の値よりも合計で２倍まで、すなわち内部領域よりも２００μｍまで厚くてもよく、各外側領域は対応する側から最大で１００μｍ内側領域の上方に突出してもよい。
低い厚さを有する内側領域と高い厚さを有する外側領域との間の厚さの差を第１の主側上で達成するためのもう一つの方法は、第１のイオンを印加した後、外側領域を覆う第１の主側にマスクを適用することである。そして、ウェハの厚さが第１の主側の内側領域で減少するように、たとえば、エッチング、研削または第１の主側上で内部領域の表面から研磨されることにより、材料は除去され、外側領域の最大厚さが遷移領域に向かう側にあるウェハをもたらす。例示的に、ウェハの厚さは、このステップにおいて内側領域で一定であり、遷移領域で増加し、再び一定であるが、外側領域ではより大きい。このエッチング工程は、内側領域の厚さより大きな厚さを有する外側領域を作成するために、イオンを印加した後に望ましくないイオンを除去するエッチング工程と組み合わされてもよい。その後、マスクは除去される。
さらなる実施形態では、第１のイオンの印加は、第１の主側上全体にわたって行われる。その後、第１のイオンは完全に内側領域で除去されるか、またはそれらは、第１の主側の内側領域で部分的にイオンの深さが減少するように低減されるかいずれかである。これは、外側領域により高い量の第１のイオンを残す。方法の例示的な実施形態では、内側領域を囲む外側領域において第１の主側に印加される第１のイオンは、０．１μｍ〜１０μｍ、好ましくは２μｍ〜４μｍのイオンの堆積深さまで行われる。
別の実施形態では、第２のイオンの印加は、第１の主側上全体に行われる。その後、第２のイオンは完全に外側領域において除去されるか、またはそれらは、第１の主側の外側領域で部分的にイオンの深さが減少するように低減されるかいずれかである。これは、内部領域により高い量の第２のイオンを残す。方法の例示的な実施形態では、内側領域を囲む外側領域において第１の主側に印加される第２のイオンは、０．１μｍ〜１０μｍ、好ましくは２μｍ〜４μｍのイオンの堆積深さまで行われる。
第２の主側上において、第２の層の構造は、第２の主側上に第１のおよび第２のイオンの代わりに第３および第４のイオンを印加し、これにより、第２の層の第１および第２のセクションを作成することを使用して、第１の主側の第１の層の対する構造に応じて行うことができる。
この方法は、さらに、ウェハの厚さがウェハの縁部に向かってだんだんと減少するように、外側領域で第１の主側からウェハ材料を除去することによって、第１の主側の外側領域にウェハの負のベベル部の一部を作成するステップを含んでもよい。
バイポーラノンパンチスルーパワー半導体デバイスおよびデバイスの製造方法は、内側領域よりも外側領域においてより深いプロファイルを有するか、または第１のまたは第２の層とドリフト層の間の境界に平坦な平面形状のプロファイルを有する第１の層を用いて実施されてもよい。この場合、ｐｎ接合も、平面である。いくつかの用途では、これは損失を低減し、デバイスのパワー定格を増大させるのに十分であり得る。
さらに別の実施形態は、第１の主側から、第２の主側上の第１の層の第２のセクションおよび／または第２の層の第２のセクションの所望の深さに、外側領域において１５０μｍまでウェハに第１の／第３のイオンを拡散させることを備える。
さらに別のさらなる実施形態は、第１の主側から、第２の主側の第１の層の第１のセクションおよび／または第２の層の第１のセクションの所望の深さまで、内側領域において３５〜５５μｍまでウェハに第２の／第４のイオンを拡散させることを含む。
第１の主側および第２の主側上の層を作成するための全てのプロセスは、次々と、または他の一部または全てのステップと同時に行うことができる。
図面の簡単な説明
本発明の主題は、ここで、添付の図面に示される好ましい例示的な実施形態を参照して以下の文章においてより詳細に説明される。
本発明の半導体デバイスの製造ステップまたは製造を概略的に示す。 本発明の半導体デバイスの製造ステップまたは製造を概略的に示す。 本発明の半導体デバイスの製造ステップまたは製造を概略的に示す。 本発明の半導体デバイスの製造ステップまたは製造を概略的に示す。 本発明の半導体デバイスの製造ステップまたは製造を概略的に示す。 本発明の半導体デバイスの製造ステップまたは製造を概略的に示す。 本発明の半導体デバイスの製造ステップまたは製造を概略的に示す。 本発明に係る半導体デバイスを概略的に示す図である。 従来の半導体デバイスと比べた本発明の半導体デバイス逆回復電荷とオン電圧ＶＴを示す。 従来の半導体デバイスに比べた本発明の半導体デバイスの順および逆遮断特性を示す。 従来の半導体デバイスを示す。
図面で使用する参照記号、およびその意味は、符号の一覧に要約形式で一覧表示される。原理的には、同一の部分には図面において同一の符号が付されている。
好ましい実施形態の詳細な説明
図８は、例示的に少なくとも２５００ボルトの遮断電圧の、バイポーラノンパンチスルーパワー用半導体デバイス１を示しており、デバイス１は、半導体ウェハ２と、ウェハ２の第１の主側３に形成された第１の電極３５と、第１の主側３の反対のウェハ２の第２の主側４上に形成された第２の電極４５とを備える。ウェハ２は、（ｎ−）ベース層とも呼ばれる（ｎ−）ドープされたドリフト層５、および、たとえばｐドープされたベース層の形態の、第１の主側３とドリフト層５までの間で測定される厚さを有する、ｐドープされた第１の層６を備え、第１の層６は、第１の主側３に向かってドリフト層５の上に配置され、第１の電極３５に接触する。厚さは、第１の主側から、第１の層６とドリフト層５との間の接合部の深さまで測定される。第１の層６は、たとえばｐドープされたベース層の形態の厚さ６１５を有する内側領域７における第１のセクション６１、およびたとえば接合終端まで厚さ６２５を有する外側領域における第２のセクション６２を有している。
図１に示すように、デバイス１の初期の製造工程は、たとえば、シリコンといったｎ型半導体などの半導体ウェハ２を用いて開始する。ウェハ２は、第１の主側３と第２の主側４とが平面領域である、切石積み状（アシュラー）であってもよい。代替的に、ウェハ２は、例示的に平面領域である内部領域７において、厚さ７５を設けられてもよい。ウェハ２の側縁に向かって、遷移領域１１内の第１の主側３上においてウェハの厚さが増大し、内部領域７と遷移領域１１とを囲む外側領域８において、最大厚さ８５に到達する。この初期段階では、最大厚さ８５は、外側領域８において例示的に一定である。第１の主側３上のウェハの厚さの増加は、ウェハ２が内側領域７において第１の主側３上に凹部を有し、これにより、外側領域８が内部領域７上方向に例示的に最大で１００μｍ、突出するように理解されるものである。例示的には、外側領域８は、第１の主側４上の内側領域７の上方に、少なくとも１２μｍ、例示的に少なくとも２４μｍ突出する。
ｐ型の第１のイオン６４は、ウェハ２の第１の主側３に、たとえば０．１μｍ〜５μｍ、例示的には２μｍ〜４μｍのイオンの深さまで印加される。第１のイオン６４は、第１の主側３上のウェハの全面に、注入または堆積によって印加されてもよい（図２）。内側領域７と外側領域８とを作成するために、たとえばエッチングマスクなどのマスクは、外側領域８を覆うウェハ２の第１の主側３上に印加される。たとえば、エッチング、研削、または研磨することによって、内部領域７の材料を除去しながら内部領域７が作成され、内部領域７は、たとえばエッチングステップによりたとえば最大５μｍの深さまでイオン６４が印加された低下された厚さを有する（図３）。第１のイオン６４は、内部領域７において、このエッチングステップによって部分的または完全に除去される。
代替的に、第１のイオン６４が外側領域８（図３）に限定的に印加されるように、第１のイオン６４は、ウェハの内部領域７を覆うマスクを介して、注入または堆積などによって、印加されてもよい。
イオンを印加するステップの結果、より高い濃度の第１のイオンが内側領域７よりも外側領域８に配置されるか、第１のイオン６４は外側領域８に限定的に配置される。少なくともより高い濃度のイオンがウェハの内部領域７よりも外側領域８に印加されるように、第１の主側上３に第２の導電型の第１のイオン６４を印加する、という用語は、たとえば第１の主側３上にウェハの全面にわたって第１のイオンが印加され、その後部分的または完全に内部領域７において除去されるという方法を含むものである。
デバイス１を製造する次のステップでは、マスクが除去され、第１の層６の第２の部分６２を作成するために、初期的に印加された第１のイオン６４は、そして外側領域８の第１の層６の第２の部分６２の所望の深さ６２５までウェハ２に拡散される。例示的に、第１の層６の第２のセクション６２の所望の深さ６２５は、第１の主側３から最大１５０μｍまでである。
そして、ｐ型の第２のイオン６６は、ウェハ２の第１の主側３に０．１μｍ〜１０μｍ、例示的に２μｍ〜４μｍまでの第２のイオン６６の深さに印加される。第２のイオン６６は、第１の主側３上のウェハの全面に、注入または堆積によって印加されてもよい（図５）。たとえば、エッチングマスクなどのマスクは、内部領域７を覆ってウェハ２の第１の主側３上に印加されることができる。エッチングなどによって、例示的に、第２のイオン６６が印加されたたとえば最大５μｍまでの深さまで、外側領域８において材料は除去されることができる（図６）。第２のイオン６６は、このエッチングステップによって外側領域８において部分的または完全のいずれかで除去されてもよい。第２のイオン６６が内部領域７に限定的に印加されるように、第２のイオン６６は、ウェハの外側領域８を覆うマスクを介して、注入または堆積などによって、印加されることができる（図６）。その結果、第２のイオン６６の少なくとも高い濃度が外側領域８よりも内側領域７に配置されるか、第２のイオン６６は内側領域７内に限定的に配置されてもよい。少なくともイオンのより高い濃度が外側領域７よりも内側の領域７内に配置されるように、第２の導電型の第２のイオンを第１の主側第２の導電型３に印加する、という用語は、第２のイオンがウェハ全面にわたって第１の主側３に印加され、その後、外側領域８において部分的または完全に除去されるという方法を含む。
今度は、第１のセクション６１の所望の深さ６１５までウェハ２に内部領域７において第２のイオン６６を拡散させることによって、第１の層６の第１のセクション６１は、内部領域７において作成される。
第１のまたは第２のイオン６４、６６のための注入（または堆積）量は、第２のまたは第１のセクション６２５、６１５の最大のドーピング濃度および最終厚さに応じて選択される。
第１の層の第１のおよび第２のセクション６１、６２は、このように作成され、内部領域７と外側領域との間の遷移領域１１における第１の主側３上で、第１の層の第１のセクション６１のより低い厚さから、第１の層の第２の部分６２のより高い厚さまで、第１の層６の厚さが増加するようウェハは設けられ、内部領域７のドリフト層５は、外側領域８内のドリフト層５の厚さ５６２よりも大きいか等しい厚さ５６１を有し、第１の層６の厚さは、遷移領域１１にわたって直線的に増加し、遷移領域１１の幅は第１の層６の第１のセクション６１の厚さの５倍、好ましくは第１の層６の第１のセクション６１の厚さの１０〜２０倍より大きい。第１の層の第１のセクションは、ウェハの内側領域に配置された第１の層のような領域であり、第２のセクションは、ウェハの外側領域に配置された第１の層のような領域である。
また、第１の主側３の内部領域７において、第１の電極３５はウェハ２上に印加され、第２の電極４５は第２の主側４に印加される。
例示的に、第１の層の第１のセクション６１の最大のドーピング濃度は、第１の層の第２の部分６２のより高い。第１のセクション６１の最大のドーピング濃度は８＊１０１５ｃｍ-３から５＊１０１７ｃｍ-３の範囲とすることができ、第２の部分６１に対しては５＊１０１４ｃｍ-３から５＊１０１５ｃｍ-３の範囲とすることができる。
第２の主側４上で、第２の層１６は、第１の層６と同様の方法で作成されてもよい。第２の層１６は他の層と同時に作成されることができるが、たとえば１つずつ互いに独立して生成することも可能である。原理的な製造ステップは、同一であり、以下において区別可能なステップのみが説明される。
第２の層１６の第２のセクション１６２を作成するために、ｐ型の第３のイオン１６４は、ウェハ２の第２の主側４に印加される。第２の層１６の第２の部分６２を（たとえば、接合終端の形態で）作成するために、初期的に印加される第３のイオン１６４は、そして第２の層６の第２のセクション１６２が外側領域８に最大厚さ１６２５を有するように、ウェハ２内に拡散される。
そして、ｐ型の第４のイオン１６６は、ウェハ２の第２の主側４上に印加される。第２の層１６の第１のセクション１６１は、（たとえば、アノード層の形態で）第２の層の第１のセクション１６１が内側領域において厚さ１６１５を有するように、内部領域７においてウェハ２へ第４イオン１６６を拡散させることによって、内部領域７において作成される。
例示的に、第１の主側３上のウェハの負のベベル９は、電極３５、４５（複数可）の作成前または後のいずれかに外側領域８において第１の主側３からウェハ材料を部分的に除去することによって、外側領域８において作成されてもよい。ベベル９に対して、ウェハ２の部分は、少なくとも第１の主側３から減少する１つの角度で負のベベル９が形成されるように、たとえば、エッチング、研削、研磨またはレーザ切断することにより第１の主側３内の外側領域８において除去される。厚さは、遷移領域１１に近い外側領域における最大厚さ８５から、デバイスの縁部に向かって低下する。別の例示的な実施形態では、ウェハ表面がその最大厚さ８５を有する領域から、最大で５°の単一の一定角度で低下するように、外側領域８におけるウェハの厚さの減少を作成するためにウェハ材料はだんだんと除去され、このためにウェハ２の縁部まで均一な厚さの減少を生じる。別の実施形態では、外部（終端）領域８におけるウェハの厚さの減少を作成するために、ウェハ側部が第１の主側３（または第２の主側４、それぞれ）の平面から最大５°および１５°の２つの一定の角度によって減少するように、ウェハ材料は、だんだんと除去される。このような２つの減少角度によって二重の負のベベルが形成される。
本発明の例示的実施形態では、ｐｎ接合が達成される内側および外側領域７、８との間に、第１の層６の厚さの増加を作成することによって、デバイス１内の損失は低減され、内部領域７と外側領域８との間には滑らかな遷移を有する。内側領域７と外側領域８との間の遷移領域１１内の厚さは、外側領域８のドリフト層５の厚さ５６２から、内側領域７のドリフト層５の高い厚さ５６１までの、滑らかな遷移が作成されるように変化する。例示的に、外側領域８のドリフト層５の厚さ５６２は一定であり、内部領域７におけるドリフト層５の厚さは一定であるが、内在する遷移領域１１においては変化する。内部領域７におけるドリフト層５の厚さは、外側領域８におけるドリフト層５の厚さよりも大きくてもよい。
また、第１の層６の厚さは、第１の層６の第１のセクション６１の５倍、好ましくは第１の層６の第１のセクション６１の厚さ６１５の１０〜２０倍よりも大きい遷移領域１１の幅の遷移領域１１にわたって直線的に変化する。幅は、内側および外側領域７、８の間の第１の電極に平行な面における遷移領域１１の拡張部であるものであり、このため、遷移領域１１の幅は内側および外側領域７、８の間の距離に対応する。厚さは、第１のおよび第２の主側３、４の間の層の最大拡張部であるものである。
この方法では、プロファイルの遷移は、デバイス１内の任意のピーク電界を低減するのに十分に滑らかであるが、デバイス上で、適切な機能を妥協するまでには伸ばされない。
さらに、デバイスの種類およびたとえば２５００Ｖから９０００Ｖなどの必要なブロッキング電圧に応じて、内部領域７における第１の層６の第１のセクション６１は、３５μｍ〜５５μｍの厚さ６１５を有する。厚さ６１５は、より高いブロッキング電圧が必要とされるにつれて僅かに高くなる。第１のセクション６１の厚さ６１５は、第１の主側３から、すなわちウェハ２の表面から、第１のセクション６１の最大深度の拡張部に、すなわち、第１のセクション６１とドリフト層５との間の接合部まで測定される。しかし、内部領域７におけるドリフト層５はより高いブロッキング電圧が必要とされるにつれて強く増加し、内部領域７のドリフト層５の厚さ５６１は、必要とされるブロッキング電圧に応じて、例示的に第１の層６の第１のセクション６１の厚さ６１５の９〜２４倍までの厚さ５６１を有する。
また、図８において本発明のデバイス１は、第１の主側３上に交互に配置されたｐ＋＋ショート１８およびカソード層２３を有し、そのどちらもが第１の電極３５に接触する。ショート１８およびカソード層２３は、第１の電極３５と第１の層６との間に配置されている。ｐ＋＋チャネルストップ２４は、ｐ＋＋ショート１８およびｎカソード層２３とこれらの層と遷移領域１１との間の同一平面に配置されてもよい。
第２の主側４上に、また、アノード層として作用する第２の層１６と第２の電極４５との間に配置された、ｐ＋＋アノードコンタクト層１４を備えてもよい。第２の層１６は、第１の層６のように第１のセクション１６１と第２のセクション１６２とを備えてもよい。第２の層１６の第１のセクション１６１は、必要な逆ブロッキングを保証する。ｐ＋＋コンタクト層１４は、高い注入レベルが低い順方向電圧降下、すなわち低いオン損失を保証するように、ドリフト層５に正孔を注入し、それは高度にドープされる。さらに、ｐベース層の形態の第１の層６の第１のセクション６１は、必要な順ブロックとトリガー、すなわちデバイスのラッチアップの達成を保証する。ｐ＋＋ショート１８は、第１の主側３の表面上に分散され、スイッチング中の電子−正孔間プラズマの均一な広がりを確保する。ｐ＋＋ショート１８はまた、アノード電圧の急速な変化、すなわち、ｄＶ／ｄｔ、およびアノード電流の変化、すなわちｄＬ／ｄｔ性能、すなわちデバイスが、または用途回路からのアノード電圧または電流速い変化の存在下であってもゼロゲート電流で切り替わらないことを保証する。高い注入レベル、すなわち、低いオン損失が低い順方向電圧降下を保証するように、ｎ＋カソード層２３は、ドリフト層５に電子を注入し、高濃度にドープされる。ｐ＋＋チャネルストップ２４は、高リーク電流と低ブレークダウン電圧を引き起こすであろう、いかなるＭＯＳ効果が発生しないことを保証するために、表面で自由キャリアのためのチャネルを壊すためにある。ｐ＋＋ドープされたいずれかの層、すなわち、コンタクト層１４、ショート１８またはチャネルストップ２４の、最大のドーピング濃度層は、例示的に１＊１０１９ｃｍ−３の１＊１０２１ｃｍ−３範囲内である。
代替的に、ｐ＋＋コンタクト層１４は、第１の主側３およびｐ＋＋ショート１８上に配置されてもよく、カソード層２３およびｐ＋＋チャネルストップ２４は、第２の主側４に配置されてもよい。
さらなる例示的な実施形態では、外側領域８における第１の層６の第２のセクション６２は、外側領域８の表面全体に沿って延びる空間電荷領域を有する。換言すれば、外側領域８の全面に沿う空間電荷領域は、従来のデバイスに比べて長くなる。また、電界の位置は、冷却がより良好となる、ウェハ２に対して側方方向内側に移動される。これは、イオン、すなわちｐ型ドーパントの拡散のために同じサーマルバジェットを使用する負ベベルの遮断能力を向上させる。
図示された実施例では、デバイスは、第１の主側３上の第１の層６および第２の主側４上の第２の層１６を有する対称の設計である。第２の層１６は、上述されたように第１の層６と同様にあるいは同時に作製されてもよいが、本発明の構造はまた、一主側上に当業者によく知られている従来の構造を有するデバイスの他の１つの層のみに、配置されてもよい。
もちろん、ドリフト層５のような第１の導電型の層は、この場合はｐ型であるが全ての層の導電型を逆に、すなわち、第１の層６のような第２の導電型の層をｎ型であるようにすることができる。
符号の一覧
１ デバイス
２ ウェハ
３ 第１の主側
４ 第２の主側
５ ドリフト層
６ 第１の層
６１ 第１の層の第１のセクション
６１５ 第１の層の第１のセクションの深さ
６２ 第１の層の第２のセクション
６２５ 第１の層の第２のセクションの深さ
６４ 第１のイオン
６６ 第２のイオン
７ 内側領域
７５ 内側領域の厚さ
８ 外側領域
８５ 外側領域の最大厚さ
９ 負のベベル
１１ 遷移領域
１４ ｐ＋＋アノードコンタクト層
１６ 第２の層
１６１ 第２の層の第１のセクション
１６１５ 第２の層の第１のセクションの深さ
１６２ 第２の層の第２のセクション
１６２５ 第２の層の第２のセクションの深さ
１６４ 第３のイオン
１６６ 第４のイオン
１８ ｐ＋＋ショート
１９ 負のベベル
２３ カソード層
２４ ｐ＋＋チャネルストップ

Claims (20)

  1. バイポーラノンパンチスルーパワー半導体デバイス（１）であって、半導体ウェハ（２）と前記ウェハ（２）の第１の主側（３）上に形成される第１の電極（３５）および前記第１の主側（３）の反対の前記ウェハ（２）の第２の主側（４）上に形成される第２の電極（４５）とを備え、
    前記半導体ウェハ（２）は、異なる導電型の層を有する少なくとも２つの層構造を備え、
    前記少なくとも２つの層構造は、
    第１の導電型のドリフト層（５）と、
    前記第１の導電型とは異なる第２の導電型の第１の層（６）とを備え、前記第１の層（６）は、前記ドリフト層（５）上に前記第１の主側（３）に向かって配置され、前記第１の電極（３５）に接触し、
    前記半導体ウェハ（２）は、
    厚さ（７５）を有する内側領域（７）と、前記内側領域（７）を囲み、最大厚さ（８５）を有する外側領域（８）とをさらに備え、前記最大厚さ（８５）は、最大ウェハ厚さであり、前記最大厚さ（８５）は前記第１の主側（３）上で前記内側領域（７）における厚さ（７５）より大きく、
    前記ドリフト層（５）は、前記外側領域（８）における前記ドリフト層（５）の厚さ（５６２）よりも大きいまたは等しい前記内側領域（７）における厚さ（５６１）を有し、
    前記第１の層（６）は前記内側領域（７）において第１のセクション（６１）および前記外側領域（８）内の第２のセクション（６２）を有し、
    前記第１の層（６）の厚さは、前記内側領域（７）および前記外側領域（８）の間の遷移領域（１１）において、前記第１の層（６）の前記第１のセクション（６１）の厚さ（６１５）から前記第１の層（６）の前記第２のセクション（６２）の最大厚さ（６２５）まで増加し、
    前記第１の層（６）の前記厚さは前記遷移領域（１１）にわたって線形に増加し、前記遷移領域（１１）の幅は、前記第１の層（６）の前記第１のセクション（６１）の厚さ（６１５）の５倍より大きく、好ましくは前記第１の層（６）の前記第１のセクション（６１）の前記厚さ（６１５）の１０倍から２０倍大きいことを特徴とする、半導体デバイス（１）。
  2. 前記第１の主側（３）上で、前記外側領域（８）は前記内側領域（７）の上方に１００μｍまで、好ましくは前記内側領域（７）の上方に少なくとも１２μｍまたは少なくとも２４μｍ突出する、請求項１に記載の半導体デバイス（１）。
  3. 前記ウェハの厚さは、前記外側領域（８）において特に多くとも５°を有する特に単一の角度を有するか、または特に前記内側領域のより近くで特に多くとも５°の第１の角度および前記ウェハ（２）の縁部のより近くで特に多くとも１５°を有する第２の角度を有する、負のベベル（９、１９）を有する前記最大厚さ（８５）に対して、削減されることを特徴とする、請求項１または２に記載の、半導体デバイス（１）。
  4. 前記第１の層（６）の前記第１のセクション（６１）は、３５μｍから５５μｍの厚さ（６１５）を有するか、または
    前記ドリフト層（５）は、前記内側領域（７）において前記第１の層（６）の前記第１のセクション（６１）の前記厚さ（６１５）の９倍から２４倍の厚さ（５６１）を有するか、の少なくともいずれかである、請求項１から３のいずれか１項に記載の、半導体デバイス（１）。
  5. 前記第１の層（６）の前記第１のセクション（６１）の最大ドーピング濃度は前記第１の層（６）の前記第２のセクション（６２）の最大ドーピング濃度よりも高い、請求項１から４のいずれか１項に記載の、半導体デバイス（１）。
  6. 第２の導電型の第２の層（１６）は、前記ドリフト層（５）の下方に前記第２の主側（４）に向かって配置され、前記第２の電極（４５）に接触し、前記第２の層（１６）は、前記内側領域（７）において第１のセクション（１６１）および前記外側領域（８）において第２のセクション（１６２）を有し、
    前記第２の層（１６）の厚さは、前記遷移領域（１１）において前記第２の層（１６）の前記第１のセクション（１６１）の厚さ（１６１５）から前記第２の層（１６）の前記第２のセクション（１６２）の最大厚さ（１６２５）まで増加し、
    前記第２の層（１６）の前記厚さは前記遷移領域（１１）にわたって線形に増加し、前記遷移領域（１１）の幅は、前記第２の層（１６）の前記第１のセクション（１６１）の前記厚さ（１６１５）の５倍より大きく、好ましくは前記第２の層（１６）の前記第１のセクション（１６１）の前記厚さ（１６１５）の１０倍から２０倍大きい、請求項１から５のいずれか１項に記載の、半導体デバイス（１）。
  7. バイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法であって、半導体ウェハ（２）と前記ウェハ（２）の第１の主側（３）上の第１の電極（３５）および前記第１の主側（３）の反対の前記ウェハ（２）の第２の主側（４）上の第２の電極（４５）とを備え、前記半導体ウェハ（２）は、第１の導電型のドリフト層（５）と前記第１の導電型とは異なる第２の導電型の第１の層（６）とを備える、異なる導電型の層を有する少なくとも２つの層構造を備え、前記第１の層（６）は、前記ドリフト層（５）上に前記第１の主側（３）に向かって配置され、かつ前記第１の電極（３５）に接触し、
    前記方法は、
    前記第１の導電型のウェハ（２）を提供する製造ステップを少なくとも備え、前記ウェハ（２）は、厚さ（７５）を有する内側領域（７）と、前記内側領域（７）を囲み最大厚さ（８５）を有する外側領域（８）とを備え、前記最大厚さ（８５）は、最大ウェハ厚さであり、前記最大厚さ（８５）は前記第１の主側（３）上で前記内側領域（７）における厚さ（７５）より大きく、前記方法はさらに、
    少なくとも前記第１のイオンのより高い濃度が前記内側領域（７）よりも前記外側領域（８）に配置されるように、または前記第１のイオン（６４）が前記外側領域（８）に限定的に配置されるように、前記第１の層（６）を形成するために、前記第１の主側（３）上に前記第２の導電型の第１のイオン（６４）を印加する製造ステップと、
    さらに、前記第１の層（６）の第２のセクション（６２）が前記外側領域（８）において最大厚さ（６２５）を有するように、前記外側領域（８）において前記ウェハ（２）に前記第１のイオン（６４）を拡散することによって、前記外側領域（８）における前記第１の層（６）の第２のセクション（６２）を作成する製造ステップと、
    さらに、少なくとも前記第２のイオンのより高い濃度が前記外側領域（８）よりも前記内側領域（７）に配置されるように、または前記第２のイオンが前記内側領域（７）に限定的に配置されるように、前記第１の主側（３）上に前記第２の導電型の第２のイオン（６６）を印加する製造ステップと、
    さらに、前記第１の層（６）の第１のセクション（６１）が前記内側領域（７）において厚さ（６１５）を有するように、前記内側領域（７）において前記ウェハ（２）に前記第２のイオン（６６）を拡散することによって、前記内側領域（７）における前記第１の層（６）の第１のセクション（６１）を作成する製造ステップとを特徴とし、
    前記第１の層（６）の前記第１のおよび第２のセクション（６１、６２）は、前記第１の層（６）の厚さが、前記第１の主側（３）上で前記内側領域（７）および前記外側領域（８）の間の遷移領域（１１）において、前記第１の層（６）の前記第１のセクション（６１）の厚さ（６１５）から前記第１の層（６）の前記第２のセクション（６２）の最大厚さ（６２５）まで増加するように作成され、
    前記第１の層（６）の前記厚さは、前記遷移領域（１１）にわたって線形に増加し、前記遷移領域（１１）の幅は、前記第１の層（６）の前記第１のセクション（６１）の前記厚さ（６１５）の５倍より大きく、好ましくは前記第１の層（６）の前記第１のセクション（６１）の前記厚さ（６１５）の１０倍から２０倍大きく、
    前記内側領域（７）における前記ドリフト層（５）は、前記外側領域（８）における前記ドリフト層（５）の前記厚さ（５６２）よりも大きいまたは等しい厚さ（５６１）を有し、前記方法は、
    さらに、前記ウェハ（２）上の前記第１のおよび第２の主側（３、４）上に前記第１のおよび第２の電極（３５、４５）を加える製造ステップを備える、バイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
  8. 前記第１の主側（３）上において前記外側領域が前記内側領域（７）の上方に突出し、特に前記外側領域（８）が多くとも１００μｍ、特に少なくとも１２μｍまたは少なくとも２４μｍ前記内側領域（７）の上方に突出するように、前記ウェハ（２）を提供する製造ステップをさらに備える、請求項７に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
  9. 前記第１の主側（３）上の前記内側領域（７）の上方に突出する前記外側領域（８）を作成する製造ステップ、または前記第１のイオン（６４）を印加する製造ステップの後、かつ前記第１の主側（３）上の前記第１の層（６）の前記第２のセクション（６２）を作成する製造ステップの前に、
    前記第１の主側（３）上に前記外側領域（８）を覆うマスクを適用する製造ステップと、
    前記ウェハの前記厚さが前記第１の主側（３）上の前記内側領域（７）において削減されるように、前記第１の主側（３）上の前記内側領域（７）の表面から材料を除去する製造ステップと、
    前記マスクを除去する製造ステップとによって、前記第１の主側（３）上の前記内側領域（７）の上方に突出する前記外側領域（８）の差分を増加させる製造ステップ、をさらに備える、請求項７または８に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
  10. 少なくとも前記第３のイオン（１６４）のより高い濃度が前記内側領域（７）よりも前記外側領域（８）に配置されるように、または前記第３のイオン（１６４）が前記外側領域（８）に限定的に配置されるように、第２の層（１６）を形成するために、前記第２の主側（４）上に前記第２の導電型の第３のイオン（１６４）を印加する製造ステップと、
    さらに、前記第２の層（１６）の前記第２のセクション（１６２）が前記外側領域（８）において最大厚さ（１６２５）を有するように、前記外側領域（８）において前記ウェハ（２）に前記第３のイオン（１６４）を拡散することによって、前記外側領域（８）において前記第２の層（１６）の第２のセクション（１６２）を作成する製造ステップと、
    さらに、少なくとも前記第４のイオンのより高い濃度が前記外側領域（８）よりも前記内側領域（７）に配置されるように、または前記第４のイオンが前記内側領域（７）に限定的に配置されるように、前記第２の主側（４）上に前記第２の導電型の第４のイオン（１６６）を印加する製造ステップと、
    さらに、前記第２の層（１６）の前記第１のセクション（１６１）が前記内側領域（７）において厚さ（１６１５）を有するように、前記内側領域（７）において前記ウェハ（２）に前記第４のイオン（１６６）を拡散することによって、前記第２の層（１６）の第１のセクション（１６１）を前記内側領域（７）に作成する製造ステップをさらに備え、
    前記第２の層（１６）の前記厚さが、前記第２の主側（４）上で前記遷移領域（１１）において、前記第２の層（１６）の前記第１のセクション（１６１）の前記厚さ（１６１５）から前記第２の層（１６）の前記第２のセクション（１６２）の前記最大厚さ（１６２５）まで増加するように、前記第２の層（１６）の第１のおよび第２のセクション（１６１、１６２）は作成され、
    前記第２の層（１６）の前記厚さは、前記遷移領域（１１）にわたって線形に増加する、請求項７から請求項９のいずれか１項に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
  11. 前記外側領域（８）において前記第１の主側（３）または第２の主側（４）からウェハ材料を部分的に除去することによって、少なくとも前記第１の主側（３）または前記第２の主側（４）上に前記外側領域（８）における前記ウェハの負のベベル（９、１９）を作成する製造ステップをさらに備える、請求項７から請求項１０のいずれか１項に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
  12. 少なくとも前記第１のまたは第２のイオン（６４、６６）の１つを前記第１の主側（３）上に０．１μｍから１０μｍ、好ましくは２μｍから４μｍの前記イオンの深さに印加する製造ステップをさらに備える、請求項７から請求項１１のいずれか１項に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
  13. 前記第１のイオン（６４）を前記第１の主側（３）全体にわたって印加し、後に前記内側領域（７）における前記第１のイオン（６４）を完全に除去するか、または前記内側領域（７）において前記第１のイオン（６４）の前記深さが削減されるように、前記第１の主側（３）上の前記内側領域（７）における前記第１のイオン（６４）を除去する製造ステップをさらに備える、請求項７から請求項１２のいずれか１項に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
  14. 前記第２のイオン（６６）を前記第１の主側（３）全体に印加し、後に前記外側領域（８）内の前記第２のイオン（６６）を完全に除去するか、または前記第２のイオン（６６）の前記深さが前記第１の主側（３）上の前記外側領域（８）において削減されるように前記外側領域（８）における前記第２のイオン（６６）を除去する製造ステップをさらに備える、請求項７から請求項１３のいずれか１項に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
  15. 前記外側領域（８）において前記ウェハ（２）に前記第１のイオン（６４）を拡散する製造ステップは、前記第１の主側（３）から１５０μｍまで行われる、請求項７から請求項１４のいずれか１項に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
  16. 前記第２の主側（４）上に前記第３のまたは第４のイオン（１６４、１６６）を０．１μｍから１０μｍまで、好ましくは２μｍから４μｍまでの前記イオンの深さまで印加する製造ステップをさらに備える、請求項１０に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
  17. 前記第２の主側（４）全体にわたって前記第３のイオン（１６４）を印加し、後に前記内側領域（７）において前記第３のイオン（１６４）を完全に除去するか、または前記内側領域（７）において前記第３のイオン（１６４）の深さが前記第２の主側（４）上で削減されるように、前記内側領域（７）における前記第３のイオン（１６４）を除去する製造ステップをさらに備える、請求項１０または１６に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
  18. 前記第２の主側（４）全体にわたって前記第４のイオン（１６６）を印加し、後に前記外側領域（８）において前記第４のイオン（１６６）を完全に除去するか、または前記第４のイオン（１６６）の前記深さが前記外側領域（８）において前記第２の主側（４）上で削減されるように、前記外側領域（８）において前記第４のイオン（１６６）を除去する製造ステップをさらに備える、請求項１０、請求項１６、または請求項１７のいずれか１項に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）製造のための方法。
  19. 前記外側領域（８）において前記ウェハ（２）に前記第３のイオン（１６４）を拡散する製造ステップは、前記第２の主側（３、４）から１５０μｍまで行われる、請求項１０、または請求項１６から請求項１８のいずれか１項に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）製造のための方法。
  20. 前記第２の主側（４）上に前記内側領域（７）上方に突出する前記外側領域（８）を作成するか、または前記第３のイオン（１６４）を印加した後かつ前記第２の層（１６）の前記第２のセクション（１６２）を前記第２の主側（４）上に作成する前に、
    前記第２の主側（４）上に前記外側領域（８）を覆うマスクを適用する製造ステップと、
    前記ウェハの前記厚さが前記内側領域（７）において前記第２の主側（４）上で削減されるように、前記第２の主側（４）上の前記内側領域（７）の前記表面から材料を除去する製造ステップと、
    前記マスクを除去する製造ステップとによって、前記外側領域（８）が前記第２の主側（４）上の前記内側領域（７）上方に突出する差分を増加させる製造ステップをさらに備える、請求項１０、または請求項１６から請求項１９のいずれか１項に記載のバイポーラノンパンチスルーパワー半導体デバイス（１）の製造のための方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3024939C3 (de) * 1979-07-02 1994-08-11 Hitachi Ltd Halbleiteranordnung
DE3867371D1 (en) * 1987-08-11 1992-02-13 Bbc Brown Boveri & Cie Gate-turn-off-thyristor.
DE59203207D1 (de) * 1991-09-20 1995-09-14 Eupec Gmbh & Co Kg Thyristor mit Randstruktur.
JP3211604B2 (ja) * 1995-02-03 2001-09-25 株式会社日立製作所 半導体装置
GB2497245B (en) * 2010-09-27 2015-04-01 Abb Technology Ag Bipolar non-punch-through power semiconductor device
US8987858B2 (en) * 2013-03-18 2015-03-24 General Electric Company Method and system for transient voltage suppression

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