KR101023034B1 - 절연체상 실리콘 구조 및 방법 - Google Patents

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Abstract

본 발명에서는 기판 상에서 단결정 절연체를 형성한 후, 상기 단결정 절연체 상에 반도체층의 헤테로에피택시에 의해 절연체상 반도체(silicon-on-insulator: SOI) 구조가 제공된다. 바람직하게는, 원자층 증착(atomic layer deposition: ALD)이 비정질 절연체를 형성하는데 사용된 후, 이 비정질 절연체층을 단결정 구조로 변환시키기 위한 고상 에피택시(solid phase epitaxy)가 행해진다. 유리하게는, 결정질 절연체는 자신의 상부에 형성되는 반도체의 격자 구조 및 격자 상수와 거의 일치하는 격자 구조 및 격자 상수를 가지며, 3원 절연 재료는 층들의 일치 특성(matching properties)을 촉진시킨다. 변형된 실리콘(strained silicon)은 버퍼층을 사용할 필요 없이 형성될 수 있다. 비정질 SiO2층은 절연체 하부에 선택 사양으로 성장될 수 있다. 또한, 활성 반도체층 내에 원하는 변형(strain)을 생성하도록 버퍼층이 기판과 절연체 사이, 또는 절연체와 반도체층 사이에서 성장될 수 있다.
절연체상 반도체, 원자층 증착, 에피택시, 헤테로에피택시

Description

절연체상 실리콘 구조 및 방법{SILICON-ON-INSULATOR STRUCTURES AND METHODS}
본 발명은 집적회로의 제조에 있어서 절연체상 실리콘(silicon-on-insulator: SOI) 기술에 관한 것이다.
디바이스 성능을 개선하기 위해, 종래 "벌크"형 실리콘 웨이퍼를 소위 절연체상 실리콘(SOI) 웨이퍼로 대체하는 경향이 진행되고 있다. SOI 기술의 장점은 트랜지스터가 제조되는 실리콘이 웨이퍼의 나머지 부분과 전기적 접촉을 하지 않아, 트랜지스터 간 크로스토크(cross-talk)가 발생하지 않는다는 점이다. 트랜지스터들은 서로 전기적으로 절연 상태에 있다.
통상적으로 SOI 기술은, 전체 웨이퍼에 걸쳐 또는 적어도 활성 디바이스가 반도체층 내에 형성되는 영역에서, 활성 반도체층과 웨이퍼 사이에 얇은(예를 들어, 대략 100nm) 절연층을 사용한다.
절연층으로는 통상적으로 실리콘 산화물, 실리콘 질화물, 또는 이들 2가지의 조합이 사용된다. 이들 재료는 비정질로서, 뛰어난 전기적 특성을 가지며, 실리콘 산화물과 실리콘 질화물을 일체화하는 기술은 아주 잘 발달되어 있다.
SOI 구조를 형성하는 2가지 종래 기술이 개발되어 왔다. SIMOX로 알려진 그 중 하나의 기술은 반도체 웨이퍼와 같은 반도체 구조로 시작되며, 실리콘 웨이퍼의 표면 아래에 대략 100nm 이상의 산화물층을 형성하기 위해 산소 원자를 고에너지로 주입(implantation)하는 방법을 사용한다. 그 후 고온 어닐링 처리를 하여 매립된 실리콘 산화물(buried silicon oxide)을 형성하고, 동시에 주입에 의해 실리콘 표면 내에 발생되는 결정 결함(crystal defects)을 복구한다. 표면 실리콘에는 반도체 재료가 남아 있으며, 그 표면 실리콘의 결정 구조는 어닐링 처리에 의해 원상태로 복구된다. 그러나, 이러한 단계들은 상당히 비용이 비싸며, 절연층과 그 절연층 상의 활성 실리콘의 품질이 다소 떨어진다.
SOI 구조를 형성하기 위한 또 다른 방법은 산화된 실리콘 웨이퍼 상으로 희생 실리콘 웨이퍼(sacrificial silicon wafer)를 본딩하는 것에 기초한다. 연마(grinding) 처리 또는 또 다른 박층(thinning) 처리에 의해, 희생 실리콘 웨이퍼는 나머지 다른 기판의 산화물 상에서 매우 얇은, 활성 반도체층이 된다. 그러나, 박층 처리는 SOI 구조에서 고품질을 달성하는데 매우 중요한데, 그 이유는 활성 반도체층의 궁극적으로 요구되는 두께 균일성이 대략 5nm±0.1nm이기 때문이다. 나아가, 본딩 및 박층 처리는 복잡할 뿐만 아니라 비용이 상당히 비싼 편이다.
따라서, SOI 기판에 고품질의 절연층 및 반도체층을 제공하는 개선된 구조 및 방법이 필요하다.
본 발명의 하나의 특징에 따르면, SOI 구조를 형성하는 방법은 기판 상에 에피택셜 절연체(epitaxial insulator)를 형성하는 단계, 및 상기 에피택셜 절연체 상에 에피택셜 반도체(epitaxial semiconductor)를 형성하는 단계를 포함한다.
본 발명의 또 다른 특징에 따르면, 집적회로를 형성하는 방법은 원자층 증착 프로세스(atomic layer deposition process)에 의해 반도체 기판 상에 비정질 절연층(amorphous insulating layer)을 증착하는 단계를 포함한다. 비정질 절연층은 고도의 결정질 재료(highly crystalline material)로 변환된다. 그 후, 반도체 구조는 결정질 절연 재료 상에 증착된다.
본 발명의 또 다른 특징에 따르면, 에피택셜층을 포함하는 기판을 산화 환경에 노출시킴으로써 에피택셜 절연층 아래에서 Si02 층이 성장된다. 하나의 실시예에서, 이러한 Si02 층 성장은 고상 에피택셜 처리(solid phase epitaxy treatment)가 행해지는 동안 주변에 산화성 물질(oxidant)을 첨가함으로써 이루어진다.
본 발명의 또 다른 특징에 따르면, 활성 반도체층 내에 변형(strain)을 생성하도록 버퍼층이 증착된다. 하나의 실시예에 있어서, 바람직하게는 실리콘 게르마늄인 버퍼층은 에피택셜 절연 성장 후에 증착된다. 또 다른 실시예에 있어서, 버퍼층이 에피택셜 절연체의 형성 전에 기판 상에 증착된다. 이 실시예에서, 경사형 실리콘 게르마늄층(graded silicon germanium layer)과 같은 경사형 층이 버퍼층의 증착 전에 증착될 수 있다.
본 발명의 또 다른 특징에 따르면, SOI 구조는 기판, 상기 기판 상에 에피택셜 방식으로 형성된 결정질 절연체; 및 상기 결정질 절연체 상에 헤테로에피택셜 방식으로(heteroepitaxially) 형성된 결정질 반도체층을 포함한다. 하나의 실시예 에 있어서, SOI 구조는 또한 에피택셜 절연체 아래에 Si02 층을 포함한다.
상기 본 발명의 특징 및 기타 다른 특징은 이하의 상세한 설명 및 첨부 도면으로부터 쉽고 명확하게 이해될 수 있으며, 이러한 상세한 설명 및 첨부 도면은 본 발명을 예시하기 위한 것으로 본 발명을 제한하기 위한 것이 아니다.
도 1은 일반적으로 본 발명의 바람직한 실시예에 따른 방법을 예시하는 플로우 차트이다.
도 2는 도 1의 방법에 따른 절연층을 증착하는 특히 바람직한 방법을 예시하는 플로우 차트이다.
도 3은 하나의 실시예에 따른 에피택셜 산화물층 상에서 성장된 변형된 실리콘 게르마늄을 예시한 다이어그램이다.
도 4는 또 다른 실시예에 따른, 실리콘 기판 및 에피택셜 산화물 절연체 사이에 존재하는 실리콘 게르마늄 버퍼층을 예시한 다이어그램이다.
도 5는 또 다른 실시예에 따른, 기판 및 에피택셜 절연체 사이에 형성된 Si02 층을 예시하고 있다.
바람직한 프로세스
바람직한 실시예는 절연체상 실리콘(SOI) 구조에서 절연체로 고도의 결정질(주로 최소 흠결을 갖는 단결정) 재료를 사용한다. 본 명세서에서는 이하에서 "단결 정(single-crystal)" 또는 "에피택셜"은 내부에 허용 가능한 수의 흠결(tolerable number of faults)을 가질 수 있는 주로 큰 결정 구조를 기술하는데 사용된다. 당업자는 층의 결정성(crystallinity)이 일반적으로 비정질에서 다결정질을 거쳐 단결정으로 연속적으로 변한다는 것을 이해할 것이다. 당업자는 결함 밀도가 낮은 경우에도 불구하고, 결정 구조가 단결정 또는 에피택셜로 간주될 수 있는 시점을 용이하게 결정할 수 있다.
유리하게는, 단결정 절연체의 형성은 단순하고, 균일 절연(또는 유전체)층의 상대적으로 저렴한 비용의 증착, 및 후속적으로 활성 결정질 반도체층의 헤테로에피택셜 증착의 사용을 가능하게 해준다. 에피택시는 증착된 층이 하부층의 결정 구조의 연장으로 기능하는 증착을 지칭한다. 헤테로에피택시는 하부층 및 상부의 증착된 층이 상이한 재료로 되어 있는 에피택시의 한 종류이다.
헤테로에피택시 증착 기법은 본 발명의 기술 분야에서 잘 알려져 있으며, 사실상 하부층과 상부층 사이의 격자 불일치(lattice mismatch)에 의한 결정 변형(crystal strain)의 생성에 유리한 것으로 여겨지고 있다. 통상적으로, 이러한 헤테로에피택셜층은, 두 층의 격자 상수(lattice constants)는 정확하게 일치하지 않도록, 실리콘 게르마늄(SiGe)을 단결정 실리콘 구조 상에 에피택셜 방식으로 증착함으로써 형성된다. 이러한 변형은 그 변형이 반도체 구조 내에서 전기적 캐리어 이동도(electrical carrier mobility)를 용이하게 증가시켜 트랜지스터 성능을 증가시키기 때문에 유리한 것으로 간주된다. 헤테로에피택시는 보통 헤테로접합 바이폴라 트랜지스터(heterojunction bipolar transistors: HBTs)의 Si 콜렉터 상에 SiGe 베이스층을 증착하는데 사용된다.
따라서, 본 명세서에 기술되는 본 발명의 바람직한 실시예는 산소 주입 또는 희생 실리콘 웨이퍼의 본딩 및 연마의 복잡성을 피할 수 있을 뿐만 아니라, 변형된 헤테로에피택셜층을 제공함으로써 성능이 또한 개선될 수 있다. 나아가, 절연체 상에 반도체층을 직접 형성함으로써, 원하는 변형(desired strain)을 생성하기 위해 (통상적으로 Si 콜렉터 영역 상에 SiGe 베이스층용으로 사용되는) 추가 버퍼층을 사용할 필요 없이 격자 변형층(lattice strained layer)이 생성될 수 있다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 일반적인 방법이 예시되어 있다. 처음에, 단결정 절연층이 기판 상에 형성된다. 예시된 실시예에 있어서, 이러한 단결정 절연층의 형성은 2가지 단계로 행해지는데, 제 1 단계는 비정질 절연체가 기판 상에 증착되는 단계(100)이고, 제 2 단계는 본 발명 기술 분야에서 고상 에피택시(solid phase epitaxy: SPE)로 알려진 고온 어닐링에 의해 상기 비정질 절연체가 단결정 재료로 변환되는 단계(110)이다. 증착 단계(100) 및 변환 단계(110)는 이하에서 상세히 기술된다. 다른 실시예에서, 절연체는 에피택셜 방식으로 직접 증착된다(미도시).
단결정 절연체층의 형성에 이어서, 직접적인 에피택시 또는 고상 에피택시(SPE)에 의해, 하나 이상의 반도체층에 대한 헤테로에피택시 증착이 단결정 절연체 상에서 행해진다(단계(120)). 앞에서 언급한 바와 같이, 일반적으로 상기 헤테로에피택시를 행하기 위한 공지의 방법이 존재한다. 이러한 프로세스는, 다수의 실리콘 프리커서 중 임의의 프리커서, 캐리어 가스를 사용하며, 다양한 압력, 유속(flow rates) 및 온도 하에서 실행되는, 배치형 노-기반((batch, furnace-based) 저압 화학기상증착(LPCVD)에서부터 단일 웨이퍼용 냉벽 챔버-기반(single-wafer, cold wall chamber-based) 고속 열화학 기상증착(rapid thermal chemical vapor deposition: RTCVD)에 이르는 범위의 프로세스를 포함한다. 일반적으로, 상술한 바와 같이, 이러한 헤테로에피택시 증착 기법은 본 발명 기술 분야에서 Si 상에 SiGe를 증착하기 위해 적용되지만, 본 발명의 개시 내용은 절연체 재료 상에 반도체(예를 들어, SiGe 또는 Si)를 헤테로에피택시하는 증착 기법을 기술한다.
그 후 당업자에게 알려진 임의의 적합한 프로세스에 의해 제조가 계속 이루어질 수 있다(130).
위에서 기술한 바와 같이, 절연체 상에 증착된 반도체층 내에 일부 변형을 갖는 것이 바람직하다. 그러나, 에피택셜 산화물층과 같은 에피택셜 절연체는 하부 기판의 격자 상수와의 불일치에 의해 그 자체가 변형될 수 있는 상황이 발생할 수 있다. 이러한 상황은, 예를 들어, 하부 SiO2층이 형성되지 않는 경우에 발생할 수 있다. 만일, 에피택셜 절연체가 변형되는 경우, 후속적으로 증착된 최종 반도체층이 하부 기판의 격자 파라미터를 가질 수 있으며, 그에 따라 변형이 일어나지 않을 수 있다. 본 발명은 이러한 상황에 대처할 수 있는 몇 가지 방법을 제공한다.
하나의 실시예에 있어서, 에피택셜 산화물과 같은 에피택셜 절연체 성장에 이어서, SiGe로 이루어진 충분히 두꺼운 버퍼층(thick enough buffer layer)이 성장되어, 이완(relaxation) 후에 버퍼층의 격자 파라미터가 증가된다. 그 후, 후속 적으로 증착된 실리콘층이 게르마늄 농도 및 SiGe 버퍼층의 이완 정도에 의해 결정되는 값(level)까지 변형된다. 에피택셜 절연체 상에 성장될 수 있으며, Si 보다 더 큰 격자 파라미터를 갖도록 이완되는, SiGe 이외의 기타 다른 재료가 또한 사용될 수 있다. 버퍼층의 조성은 후속 Si층 내에서 원하는 변형을 달성하도록 제어될 수 있다.
이러한 실시예의 하나의 예가 도 3에 예시되어 있다. 이 예에서, 에피택셜 산화물층(310)은 대략 5.43 옹스트롬(Å)에서 벌크형 실리콘 기판(300)의 격자 파라미터와 정렬되고, 따라서 변형된다. 에피택셜 산화물층(310) 상부의 SiGe 버퍼층(320)은 더 큰 격자 파라미터를 가지고 있기 때문에 압축 상태(compression state)에 있게 된다. SiGe에 대한 격자 파라미터는, SiGe의 정확한 화학량론(stoichiometry)에 따라, 실리콘에 대한 격자 파라미터인 5.43Å 보다 더 크지만 순수한 게르마늄에 대한 격자 파라미터인 5.65Å보다는 작다. 그 후, 후속적으로 증착되는 실리콘층(미도시)은 이완된 버퍼층의 격자 파라미터에 의해 결정되는 값(level)까지 변형된다.
또 다른 실시예(도 4)에서, SiGe 버퍼층(420)은 에피택셜 산화물층과 같은 에피택셜 절연층(430)이 성장하기 전에 성장된다. SiGe층은 격자 파라미터를 증가시킨다. 후속 에피택셜 절연체층(430)은 버퍼층의 더 큰 격자 파라미터와 정렬하게 되고, 후속적으로 증착된 실리콘층(440)이 변형된다. 에피택셜 절연체층이 SiGe와 정렬하도록 성장하기 위해, 바람직하게는 일정한 조성(constant composition)을 갖는 SiGe 버퍼층(420)을 증착하기 전에 경사형 SiGe층(410)이 증착된다. 이전의 실 시예에서와 마찬가지로, 에피택셜 절연체 상에 성장될 수 있으며, 실리콘과 상이한 격자 파라미터를 갖도록 이완되는 기타 다른 재료가 SiGe 대신에 사용될 수 있다. 나아가, SiGe 버퍼층의 정확한 조성은 상부 실리콘층 또는 기타 다른 불일치된(헤테로에피택셜) 반도체층(440) 내의 변형의 크기를 미세 조정하기 위해 가변될 수 있다.
이러한 실시예는 특히 원하는 에피택셜 절연체를 실리콘 기판 상에 직접 성장시키기 어려운 상황에서 유용하다. (SiGe의 화학량론에 따라) 가변적인 격자 파라미터(flexible lattice parameter)를 갖는 SiGe 표면은 원하는 변위 밀도(dislocation density)와 같은 원하는 특성을 갖는 에피택셜 산화물층의 성장을 촉진할 수 있다.
절연체층의 에피택셜 형성이 이루어진 후에 선택 사양으로 에피택셜층 아래에 "얇은" 비정질 Si02층을 성장시키기 위해 기판의 산화가 이루어진다. 낮은 k를 갖는 Si02층은 바람직하게는 Si02층이 전체 스택(stack)의 용량(capacitance)을 결정하기에 충분한 두께를 갖는다. 따라서, Si02층은 에피택셜 절연층의 두께와 관련하여 두꺼운 것이 바람직하다. 도 5는 실리콘 기판(500), 비정질 Si02층(510), Si02 상의 에피택셜 산화물층(520), 및 활성 반도체층(530)을 포함하는 구조를 예시한다.
Si02층은 바람직하게는, 절연층이 바람직하게는 대략 100Å 보다 작은 상태 에서, 기판을 산화 환경에 노출시킴으로써 형성된다. 본 발명 기술 분야에서 공지되어 있으며, 바람직하게는 물 또는 산소인 산화성 물질이 사용될 수 있다. 더욱 바람직하게는, 건조 산소(dry oxygen)가 사용된다. 하나의 실시예에 있어서, 산화는 고온 어닐링이 이루어지는 동안 산소 처리된 여러 종류의 물질(species)을 첨가함으로써 비정질 절연체의 고상 에피택시 처리와 함께 이루어진다. 산소와 함께 사용되는 여러 종류의 물질(oxygen species)은 에피택셜 절연층을 통해 확산되어, 실리콘 기판과의 인터페이스에서 비정질 Si02층을 형성한다.
산화 단계는 바람직하게는 에피택셜 절연체의 결정성을 파괴하지 않으며, 실제로는 고상 에피택시 프로세스를 완료하여 에피택셜층을 안정화하는데 도움을 줄 수 있다. 산화 단계 후에 복구 어닐링이 선택 사양으로 행해질 수 있다.
바람직한 재료
상술한 바와 같이, 하부 절연체 재료와 에피택셜 절연체 상에 헤테로에피택셜 방식으로 증착될 상부 반도체층의 결정 구조는 캐리어 이동도를 개선하기 위해 약간 불일치되어야 한다. 그러나, 이들 양자의 재료에 대한 격자 상수 및 결정질 구조는 바람직하게는 상부 재료의 헤테로에피택시가 가능하도록 서로 거의 비슷하여야 하며, 그렇지 않으면 상부 재료의 헤테로에피택시가 실패하여 불량한 결정 구조 및 그에 따른 불량한 디바이스 성능을 초래할 수 있다. 절연 재료의 격자 상수는 바람직하게는 반도체 재료의 격자 상수의 ±20% 내(완전한 일치 즉, 0% 불일치 포함), 더욱 바람직하게는 ±10% 내, 이보다 더 바람직하게는 ±5% 내, 그리고 가 장 바람직하게는 ±1% 내지 3% 내에 있다.
일반적으로, 단일 결정성(mono-crystalline) 절연 재료가 제공되며, 일치 또는 거의 일치된(약간 불일치된) 격자 구조를 갖는 반도체층이 상기 단일 결정성 절연 재료 상에 제공된다. 이러한 기준을 만족시키는 절연 재료와 반도체 재료의 임의의 적절한 조합이 사용될 수 있다.
몇 가지 유전체 재료는 (체심 입방 구조(body-centered cubic structure) 및 대략 5.43Å의 격자 상수를 갖는) 실리콘의 격자 상수 및 구조와 매우 비슷한 격자 상수 및 구조를 갖는다. 즉, 세슘 산화물(cesium oxide:Ce02), 알루미늄 질화물(AlN) 및 란탄 알루미늄 산화물(LaAlO3)은 모두 적합한 격자 상수 및 결정성 구조를 갖는다. 가장 바람직하게는, (격자 상수가 대략 5.37Å)인 란탄 알루미늄 산화물(LaAlO3)이 사용된다. 란탄 알루미늄 산화물(LaAlO3)은 실리콘(또는 SiGe)의 격자 상수 및 격자 구조와 약간 불일치된 격자 상수 및 비슷한 격자 구조(입방)의 장점을 가질 뿐만 아니라, 3원 구조(ternary structures)를 갖는 추가적인 장점을 갖는다. 이하에서 더욱 자세히 설명되는 바와 같이, 3원 구조는 상부 반도체층의 결정 구조를 일치시키는데 필요한 격자 상수 및 결정 구조를 달성하도록 좀 더 용이하게 조절될 수 있다.
원자층 증착 일반
상술한 기준을 만족하는 재료가 사용 가능한 반면, 이들 재료를 증착하기 위한 종래의 제조 기법은 다소 복잡한 경향이 있어, 반도체 제조의 응용에 대해 생산 성-가치(production-worthiness)의 면에서는 완벽하지 않다. 이들 층의 형성에 관한 특별한 문제는 층 두께의 균일성 및 재료의 조성에 대한 제어이다.
따라서, 바람직한 실시예는 도 1의 단계(100)에 표시된 절연층을 형성하기 위해 원자층 증착(atomic layer deposition: ALD) 프로세스를 사용한다. 활성 반도체층 내의 변형을 보장하는데 사용될 수 있는 버퍼층은 또한 원자층 증착(ALD)에 의해 증착될 수 있다. 본 발명의 기술 분야에서 알려진 바와 같이, 원자층 증착(ALD)은 일반적으로 증착 프로세스 전체에 걸쳐 재료 조성은 물론 층 균일성에 대한 양호한 제어를 제공한다. 이러한 제어는 실리콘 기판 상에서의 절연체의 증착 및 절연층 상에서의 후속 활성 실리콘층의 성장을 위해 중요하다. 나아가, 원자층 증착(ALD)은 화학기상증착(CVD), 기타 다른 종래 증착 기법과 비교해 매우 낮은 온도에서 행해질 수 있으며, 그 결과 절연층이 매우 매끈한 표면을 갖게 된다.
원자층 증착(ALD)은 일반적으로 2개 이상의 상이한 반응물(reactants)의 교대하는 자기-제한적 표면 반응(alternating and self-limiting surface reactions)을 포함한다. 반응 온도는 바람직하게는 선택된 프리커서(precursors)가 열적으로 분해(decompose)되는 온도 이하로, 그리고 선택된 프리커서가 응축되는 온도 이상으로 유지된다.
그 결과 원자층 증착(ALD)을 위한 다소 큰 온도창(temperature window)이 생긴다.
도 2를 참조하면, 플로우 차트는 원자층 증착(ALD)에 대한 일반화된 증착 프로세스를 예시하고 있다. 초기에, 기판은 원자층 증착(ALD) 챔버 내로 적재된다 (200). 원자층 증착(ALD) 챔버는 일반적으로 각 반응물에 대한 개별 유입 경로를 가져서, 기판의 상부에 있는 프리커서의 원하지 않는 혼합을 피하는 것을 특징으로 하고 있다. 이러한 혼합은 CVD 타입의 반응(CVD-type reactions)을 일으키는 불리한 효과를 가져올 수 있다. 그러나, 당업자는 CVD 챔버가 또한 반응물 펄스(reactant pulse) 및 제거 타이밍을 통해 반응물을 조심스럽게 분리하면서 원자층 증착(ALD)을 실행하는데 사용될 수 있다는 것을 이해할 것이다.
적재 후에, 바람직하게는 웨이퍼가 적재되는 게이트 밸브가 닫히고, 원하지 않는 가스는 비활성 분위기만이 챔버 내에 존재할 때까지 세정(purging)과 같은 방법에 의해 제거된다(210). 일부 장치에서는, 제거(210)가 매우 낮은 압력까지 낮추도록 챔버를 펌핑하는 단계를 포함할 수 있지만, 세정이 일반적으로 시간이 덜 들기 때문에 바람직하다.
원자층 증착(ALD) 프로세스는 자기 제한 방식으로 기판 상에 화학적으로 흡수하는(chemisorb) 제 1 반응물을 제공함으로써(220) 적절히 개시된다. 예를 들어, 제 1 반응물 또는 프리커서는 리간드(ligands) 뿐만 아니라 성장 박막 성장으로 일체화될 원소(원소들)를 포함할 수 있으며, 리간드 중 적어도 일부는 증착 도중에 흡수된 층 상에 남아 있다. 리간드는 일단 기판 상의 모든 활성 위치(active sites)가 채워지면, 추가 반응을 방지하는 기능을 할 수 있다. 이것은 또한 포화 프로세스(saturative process)로 알려져 있다. 이론적으로는, 제 1 반응물의 완전한 단분자층(full monolayer)이 기판 상에 흡착될 수 있지만, 실제로는 프리커서 분자의 크기(스테아린 방해: stearic hindrance)와 같은 물리적인 제한이 이론적으 로 사용 가능한 기판 상의 반응물 위치의 완전한 채움을 방지할 수 있다. 따라서, 통상적으로 매 사이클마다 단분자층(monolayer)보다 작은 층이 형성된다.
표면을 포화시키기에 충분히 긴 제 1 반응물 펄스(220)에 이어서, 임의의 초과 제 1 반응물 및 흡착 프로세스의 임의의 부산물이 챔버로부터 제거된다(230). 이러한 제거(230)는 챔버의 압력을 낮추는 펌핑 단계를 포함할 수 있지만, 좀 더 바람직하게는 챔버를 세정하는 단계를 포함한다.
이러한 제거(230) 다음에 제 2 반응물 펄스(240)가 이어진다. 제 2 반응물은 또한 이전 펄스(220)로부터 흡착된 종류(adsorbed species)와 유일하게 반응한다는 점에서 자기 제한 효과를 가지며, 포화 반응 후에는 추가 반응이 발생하지 않는다. 제 2 반응물 펄스(240)는 예를 들어 이전의 흡착된 단일층; 이전의 흡착된 단일층으로부터의 스트립 리간드(strip ligands) 상에서 흡착될 수 있거나; 또는 흡착된 종류의 종단 리간드(terminating ligands)를 형성 중인 층에 대한 원하는 원소 또는 화합물(compounds)로 대체할 수 있다. 제 2 펄스(240)에 이어서 또 다시 제거(250)가 이루어지며, 이러한 제거(250)는 상기 개시한 바와 같은 펌핑 다운 또는 세정일 수 있다.
도 2는 2-반응물 또는 3-반응물 사이클에 대한 일반화된 도표(chart)이다. 따라서, 상술한 2-반응물 사이클을 반복하거나 (단계 220 내지 250) 또는 제 3 반응 펄스(단계 270) 및 제 3 제거 단계(280) 상으로 진행하는 가능성이 주어지는 결정 박스(260)가 예시되어 있다. 당업자라면 3-반응물 프로세스가 다양한 형태로 이루어질 수 있다는 것을 용이하게 이해할 수 있을 것이다. 예를 들어, 제 1 펄스 (220)는 자체 종단 리간드(self-terminating ligands)를 갖는 흡수층을 남길 수 있으며; 제 2 펄스(240)는 제 2 반응물을 리간드와 결합시킴으로써 휘발성 생성물(volatile product)을 형성하여 리간드를 줄일 수 있어서, 휘발성 화합물은 박막 내로 일체화된 제 1 반응물의 일부보다 리간드에 대한 더 큰 전자 친화도(affinity)를 가지며; 제 3 반응물 펄스(270)는 증착된 박막 내로 일체화될 원하는 원소를 남길 수 있다. 대안적으로, 각 펄스(220, 240, 270)는 3원 재료(ternary material)의 원소를 남길 수 있다. 당업자는 일부 사이클에서 또는 매 사이클마다 제 4 반응물 펄스 등을 포함하여 다양한 다른 가능성이 존재한다는 것을 용이하게 이해할 수 있을 것이다.
사이클이 제 3 반응물 펄스, 제 4 반응물 펄스 등을 포함하는지의 여부는, 사이클이 완료된 후에 추가 증착이 요구되는지의 여부로 결정 박스(290)에서 결정된다. 만일 결정이 "예"인 경우, 제 1 반응물 펄스(220)에 의해 시작되는 사이클을 반복함으로써 증착이 계속된다. 반면에, 만일 원하는 두께에 도달하기 위한 충분한 사이클이 행해졌으면, 증착이 종료된다(단계 295). 그 후 프로세스는 고상 에피택시 형태로 변환 단계(110)(도 1 참조)와 함께 계속될 수 있다. 대안적으로, ALD 프로세스는 에피택셜 방식으로 원하는 대상인 절연체를 직접 증착할 수 있다.
도 2의 "결정 박스"는 ALD 프로세스를 설계하는데 여러가지 선택을 예시한 것이며, 실제로는 전체 펄싱 프로세스에 대한 정해진 시퀀스가 미리 프로그램된다는 것이 이해될 것이다.
바람직한 ALD 프로세스
상기 언급한 바와 같이, 원자층 증착(ALD)에 의해 증착될 수 있는 적절한 절연층의 한 예가 LaAlO3이다. 원자층 증착(ALD)에 의해 LaAlO3를 증착하는 방법은 J. Mater. Chem, 2001, Vol.11, pp. 2340-2345에 실린 니미넨(Nieminen) 등의 "원자층 에피택시에 의한 LaAlO3의 표면 제어형 성장"에 개시되어 있으며, 상기 개시 내용은 본 명세서에 참조되어 본 발명의 일부를 이룬다.
니미넨 등은, 중간 세정 단계로 질소 가스(N2)를 사용하면서, La(thd)3, Al(acac)3 및 오존이 교대로 반복되는 펄스에 의한 LaAlO3의 원자층 증착(ALD)을 개시하고 있는데, 여기서 thd는 2,2,6,6-테트라메틸헵탄-3,5-디오네이트를 표시하고, acac는 펜틴-2,4-디오네이트를 표시한다. La(thd)3 및 Al(acac)3에 대한 소스 용기는 각각 170℃ 및 125℃로 유지된다. 반응기 및 기판 온도는 바람직하게는 대략 300℃와 450℃ 사이에서, 좀 더 바람직하게는 대략 350℃와 380℃ 사이에서 유지된다. 통상의 원자층 증착(ALD) 사이클은 다음의 기본 단계:
- La(thd)3 펄스 (0.8초 내지 1.5초)
- N2 세정 (1.0초 내지 3.0초)
- Al(acac)3 펄스 (0.8초 내지 1.5초)
- N2 세정 (1.0초 내지 3.0초)
- O3 펄스 (2.0초)
- N2 세정 (1.0초 내지 3.0초)
를 포함한다.
실제로는, 매 사이클에서 반응물 펄스 각각의 주파수는 통상적인 최적화를 통해 화학량론 상의 LaAlO3의 달성을 보장하도록 가변될 수 있다. 니미넨 등은 대략 La(thd)3 대 Al(acac)3에 대한 1.75 내지 2.00의 펄싱 비율의 결과 높은 증착 속도(예를 들어, 0.36Å/사이클 내지 0.39Å/사이클)의 화학량론 상의 LaAlO3를 얻는다. 대안적으로, 매 사이클에서 반응물 펄스 각각의 주파수는 헤테로에피택셜 방식으로 증착될 반도체층의 격자 상수와 일치(또는 불일치)시키기 위해 결정 격자 상수의 원하는 변화를 얻도록 최적화된 박막 내에서의 La:Al의 기타 다른 비율을 달성하도록 가변될 수 있다. 이러한 재료 조성 및 특성을 조정(tailoring)하는 것이 바람직한 경우, 제 3 반응물의 사용 여부, 및 해당 사이클에서 처음 두개의 반응물 중 하나의 사용을 반복할지의 여부에 대해 단계 260(도 2)에서의 결정이 좀 더 일반적으로 사용될 수 있다. 도 2의 "결정" 박스는 원자층 증착(ALD) 프로세스 설계시의 선택을 예시하기 위한 것으로, 실제로는 전체 펄싱 프로세스에 대한 정해진 시퀀스가 미리 프로그램된다.
좀 더 일반적으로, 원자층 증착(ALD)에 적합한 알루미늄, 란탄족(lanthanide), 산소 및 질소 프리커서가 이하에 열거된다. 열거된 리스트는 제한적 인 것이 아니며, 당업자라면 바람직한 원자층 증착(ALD) 조건하에서 기판을 포화시키에 충분한 증기압이 제공될 수 있는, 열거된 원소에 대한 기타 다른 적합한 프리커서를 식별할 수 있다는 점에 유의하여야 한다. 나아가, 본 발명의 설명에 따른 절연체는, 결정 구조가 상부의 반도체 재료의 헤테로에피택시에 적합한 경우, 열거된 원소 이외의 다양한 다른 재료를 포함할 수 있다.
1.1 알킬 알루미늄 화합물
알킬 알루미늄 화합물은 적어도 하나의 알루미늄-탄소 본드를 갖는다. 소스 화합물의 예로는 트리메틸알루미늄 (CH3)3Al, 트리에틸알루미늄 (CH3CH 2)3Al, 트리-n-부틸알루미늄 (n-C4H9)3Al, 디이소부틸알루미늄 수소화물(hydride) (i-C 4H9)2AlH, 디에틸알루미늄 에톡사이드(diethylaluninum ethoxide) (C2H5)2AlOC2 H5, 에틸알루미늄 이염화물(ethylaluninum dichloride) (C2H5)2AlCl2, 에틸알루미늄 세스퀴염화물(ethylaluninum sesquichloride) (C2H5)3Al2Cl3, 디이소부틸알루미늄 염화물 (i-C4H9)2AlCl, 및 디에틸알루미늄 요오드화물(diethylaluninum iodide) (C 2H5)2Al가 있다. 이들 화합물은 예를 들어 미국 알베마리사(Albemari Corporation)로부터 상업적으로 입수 가능하다.
바람직한 실시예에 있어서, 트리메틸알루미늄 (CH3)3Al이 알루미늄 소스 화학물질로 사용될 수 있다.
1.2 알루미늄 알콕사이드 (Al-O-C 본드)
알루미늄 알콕사이드는 알루미늄-산소-탄소(Al-O-C) 본드를 포함한다. 소스 화합물의 예로는 알루미늄 에톡사이드(aluninum ethoxide) Al(OC2H5)3, 알루미늉 이소프로폭사이드(aluninum isopropoxide) Al[OCH(CH3)2]3, 및 알루미늉 s-부톡사이드(aluninum s-butoxide) Al(OC4H9)3가 있다. 이들 화합물은 예를 들어 미국 스트렘 케미컬즈사(Strem Chemicals, Inc.)로부터 상업적으로 입수 가능하다.
1.3 알루미늄 베타-디케토네이트(Aluminum beta-diketonates)
알루미늄 베타-디케토네이트는 산소 원자를 통해 알루미늄에 연결되는 유기 리간드를 갖는다. 소스 화합물의 예로는 흔히 약어로 Al(acac)3로 표기되는 알루미늄 아세틸아세토네이트(aluninum acetylacetonate) Al(CH3COCHCOCH3)3, 및 통상 약어로 Al(thd)3, Al(TMHD)3 또는 Al(DPM)3로 표기되는 트리s-(2,2,6,6-테트라메틸-3,5-헵탄디오나토)알루미늄(tris-(2,2,6,6-tetramethyl-3,5-heptanedionato)aluminum)이 있다. 휘발성을 갖는 할로겐화된 알루미늄 베타-디케토네이트는 또한 흔히 약어로 Al (hfac)3로 표기되는 알루미늄 헥사훌루오로아세틸아세토네이트(aluminum hexafluoroacetylacetonate) Al(CF3COCHCOCF3)3와 같이 상업적으로 입수 가능하다. 이들 화합물은 예를 들어 미국 스트렘 케미컬즈사로부터 상업적으로 입수 가능하다.
1.4 알루미늄 할로겐 화합물(Aluminum halides)
알루미늄 염화물 AlCl3 또는 Al2Cl6, 알루미늄 브롬화물 AlBr3, 알루미늄 요오드화물(aluminum iodide) AlI3와 같은 휘발성의 순수한 무기질 알루미늄 할로겐 화합물이 프리커서로 사용될 수 있다.
1.5 무수 알루미늄 질화물(Anhydrous Aluminum nitrate)
낮은 기판 온도에서, 무수 알루미늄 질화물이 원자층 증착(ALD)용 알루미늄 소스 화학물질로 사용될 수 있다. 무수 Al(NO3)3의 합성은 Russian Journal of Inorganic Chemistry, vol. 21, 1976, pp. 799-802에 지. 앤. 시로코바(G. N. Shirokova) , 에스.야. 주크(S. Ya. Zhuk), 및 브이. 야. 로솔로프스키(V. Ya. Rosolovskii)에 의해 기술되어 있으며, 개시된 내용은 본 명세서에 참조되어 본 발명의 일부를 이룬다. 알루미늄 질화물 분자는 에테르와 같은 유기 화합물과 접촉하면 알루미늄 산화물로 쪼개진다.
2. 란탄족 프리커서(Lanthanide precursors)
란탄족은 프리커서 또는 소스 내에 란탄족 원자 사이의 상호 작용을 방지하는 선택된 리간드를 갖는 휘발성을 갖도록 만들어질 수 있다. 적합한 리간드의 예로는 thd(thd=2,2,6,6-테트라메틸-3,5-헵탄디온)와 같은 베타-디케토네이트 및 hmds (hmds=N(Si(CH3)3)2)와 같은 알킬디실라잔(alkyldisilazanes)을 포함한다. 이들 프리커서를 형성할 물리적으로 안정한 란탄족은 스칸듐(Sc), 이트륨(Y), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유러퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르 븀(Yb), 및 루테튬(Lu)을 포함한다.
3. 산소 소스 재료
산소를 포함하며, 기판 상에 알루미늄 및/또는 란탄족 소스 화합물과 반응할 수 있는 휘발성 또는 가스상 화합물이 산소 소스 재료로 사용된다. 산소 소스 재료의 선택은 층이 증착될 기판에 의해 영향을 받을 수 있다. 적절한 산소 소스는 과산화수소(hydrogen peroxide), 오존을 포함하되, 이들 과산화수소와 오존은 쌍을 이루지 않는 전자, 물, (메탄올, 에탄올, 및 이소프로판올과 같은) 알콜과 함께 사용될 수 있다. 알콜은 특히 알루미늄 할로겐 화합물과 반응한다.
4. 질소 소스 재료
휘발성 또는 가스상 질소 소스 화학 물질은 암모니아(NH3); 암모니아의 염, 바람직하게는 할로겐 화합물 염, 특히 플루오르화 암모뮴(ammonium fluoride); 아지드화 수소(hydrogen azide: HN3) 및 그 알킬 유도체, CH3N3와 같은 화합물; 히드라진(N2H4) 및 히드라진 염산염(hydrazine hydrochloride)과 같은 히드라진염; 디메틸 히드라진과 같은 히드라진 유기 유도체; 플루오르화 질소(NF3); 메틸아민, 디에틸아민, 트리에틸아민과 같은 1차, 2차, 3차 아민; NH2 *, NH**, 및 N*** (여기서, *는 본드를 형성할 수 있는 자유 전자를 표시한다)과 같은 질소 라디칼; 및 질소(N)를 포함하는 기타 여기된 종류(excited species)를 포함한다.
절연체의 고상 에피택시(Solid Phase Epitaxy of Insulator)
원자층 증착(ALD) 전에 적절히 세정된 기판으로, 하부 기판의 결정 구조 및 격자 상수와 유사한 결정 구조 및 격자 상수를 갖는 비정질 재료를 고온에서 주의깊게 어닐링하면 비정질 재료가 단결정 구조로 변환된다. 위에서 설명한 예시적인 LaAlO3의 경우에, 니미넨 등은 SrTiO3 기판 상에 비정질 절연체를 증착하고 후속적으로 900℃에서 대략 10-30분 동안 어닐링하면, 고품질의 에피택셜 및 매끈한 LaAlO3 절연체를 얻는다. 반도체의 헤테로에피택시가 LaAlO3 절연체 상부에서 지지될 수 있다. 마찬가지로, 원시 상태의(pristine) 실리콘 표면 상에 증착된 LaAlO3는 고상 에피택시에 의해 단결정 구조로 변환될 수 있다.
일반적인 논의
유리하게는, 원자층 증착(ALD)이 절연체층 및/또는 버퍼층 조성을 조정하고 가변시키는 것을 모두 하기에 적합하다는 점이다. 예를 들어, 실리콘 기판과의 하부 인터페이스는 한 세트의 조성상 및 구성상의 요구조건을 가질 수 있는 반면, 활성 반도체층과의 상부 인터페이스는 또한 다른 요구조건을 가질 수 있다. 마찬가지로, 절연체의 벌크 특성은 또한 하나의 인터페이스 또는 양자의 인터페이스와는 상이한 것이 유리할 수 있다.
구성 원소 및 불순물의 비율은 원자층 증착(ALD)의 가변 사이클에서 펄스 구성요소를 가변시킴으로써 쉽게 구체화되어 매우 미세한 레벨로 제어될 수 있다. 본 출원과 함께 계류 중이며, 2001년 3월 6일 출원된, 미국 특허 출원 제 09/800,757호는 예를 들어 여러 주기로부터 특정 펄스를 주기적으로 도입하거나 생략함으로써, 또는 단일 펄스 내에 열역학적으로 경쟁하는 화학 물질의 가변 량을 도입함으로써 ALD 프로세스 중에 박막 내의 원소 농도를 구별하는 방법을 개시하고 있다. 미국 특허 출원 제 09/800,757호의 개시 내용은 본 명세서에 참조되어 본 발명의 일부를 이룬다.
이러한 조정은 절연층으로 3원 화합물을 사용할 때 특히 유리하다. 예를 들어, LaAlO3의 격자 상수를 조정하기 위해 원자층 증착(ALD) 사이클 중에 La와 Al의 상대적인 농도를 가변시키는 것이 바람직하다. (고상 에피택시에 따른) 최종 3원 절연체의 격자 상수가 재료 내의 Al2O3 및 La2O3는 상(phases)의 상대적인 농도들의 곱(product)으로서 계산될 수 있거나 또는 실험적으로 측정될 수 있다.
인터페이스 특성에 대한 벌크 특성을 조정하는 것은 또한 증착의 상이한 상(phases)에서 완전히 상이한 재료를 형성하는 것을 포함한다. 예를 들어, 하나의 재료는 절연체의 원하는 벌크 특성을 달성하기 위해 먼저 증착되는 반면, 제 2 또는 인터페이스 절연 재료는 상부 반도체층에 사용되는 헤테로에피택시 템플릿(heteroepitaxy template)으로 기능하기에 충분한 두께로 절연체 상에 형성될 수 있다. 원자층 증착(ALD)는 인터페이스 절연 재료에 대해서만 사용될 수 있는데, 이 경우 허용 가능한 원자층 증착(ALD)이 아닌 프로세스(non-ALD processes)는 벌크 재료에 대해 용이하게 사용 가능하며, 이 경우 시간 절약이 달성된다.
비록 상술한 본 발명이 바람직한 특정 실시예에 관하여 기술되었지만,기타 다른 실시예가 가능하다는 것은 본 명세서에 기술된 개시 내용에 비추어 당업자에게 명백히 이해될 수 있다. 따라서, 본 발명은 바람직한 실시예에 의해 제한되도록 의도된 것이 아니며, 첨부된 청구범위에 의해서만 정해지도록 의도된다.

Claims (39)

  1. 삭제
  2. 삭제
  3. 절연체상 반도체(semiconductor-on-insulator: SOI) 구조를 형성하는 방법에 있어서,
    기판 상에 에피택셜 절연체를 형성하는 단계; 및
    상기 에피택셜 절연체 상에 직접 에피택셜 반도체를 형성하는 단계
    를 포함하고,
    상기 에피택셜 절연체를 형성하는 단계는
    비정질 절연층을 증착하는 단계; 및
    상기 비정질 절연층을 고상 에피택시(solid phase epitaxy)에 의해 단결정 재료로 변환하는 단계
    를 포함하며,
    상기 비정질 절연층을 증착하는 단계는 원자층 증착 프로세스(atomic layer deposition process)를 포함하는
    SOI 구조 형성 방법.
  4. 제 3항에 있어서,
    상기 비정질 절연층이 3원 산화물(ternary oxide)인 SOI 구조 형성 방법.
  5. 제 3항에 있어서,
    상기 원자층 증착 프로세스가 복수의 사이클에서 소스 화학 물질을 펄싱하는 단계를 포함하는 SOI 구조 형성 방법.
  6. 제 5항에 있어서,
    상기 비정질 절연층의 조성을 조정하도록 상이한 사이클에서 펄스의 주파수가 가변되는 SOI 구조 형성 방법.
  7. 절연체상 반도체(semiconductor-on-insulator: SOI) 구조를 형성하는 방법에 있어서,
    기판 상에 에피택셜 절연체를 형성하는 단계; 및
    상기 에피택셜 절연체 상에 에피택셜 반도체를 형성하는 단계
    를 포함하고,
    상기 에피택셜 절연체를 형성하는 단계는
    비정질 절연층을 증착하는 단계; 및
    상기 비정질 절연층을 고상 에피택시(solid phase epitaxy)에 의해 단결정 재료로 변환하며, 상기 고상 에피택시가 행해지는 동안 상기 기판을 산화시키는 단계
    를 포함하는
    SOI 구조 형성 방법.
  8. 절연체상 반도체(semiconductor-on-insulator: SOI) 구조를 형성하는 방법에 있어서,
    기판 상에 에피택셜 절연체를 형성하는 단계; 및
    상기 에피택셜 절연체 상에 에피택셜 반도체를 형성하는 단계
    를 포함하고,
    상기 에피택셜 절연체를 형성하는 단계는
    비정질 절연층을 증착하는 단계; 및
    상기 비정질 절연층을 고상 에피택시(solid phase epitaxy)에 의해 단결정 재료로 변환하는 단계
    를 포함하며,
    상기 에피택셜 절연체는 2개 보다 많은 원소를 포함하는
    SOI 구조 형성 방법.
  9. 제 8항에 있어서,
    상기 에피택셜 절연체가 란탄 알루미늄 산화물(lanthanum aluminum oxide)을 포함하는 SOI 구조 형성 방법.
  10. 삭제
  11. 삭제
  12. 제 3항에 있어서,
    상기 에피택셜 절연체가 상기 에피택셜 반도체의 격자 상수와 일치하는 격자 상수를 갖는 SOI 구조 형성 방법.
  13. 제 3항에 있어서,
    상기 SOI 구조 형성 방법이 상기 에피택셜 절연체 전체에 걸쳐 상기 기판을 산화시키는 단계를 추가로 포함하는 SOI 구조 형성 방법.
  14. 제 3항에 있어서,
    상기 SOI 구조 형성 방법이 상기 에피택셜 절연체를 형성하기 전에 상기 기판 상에 버퍼층을 형성하는 단계를 추가로 포함하는 SOI 구조 형성 방법.
  15. 제 14항에 있어서,
    상기 버퍼층이 실리콘 게르마늄을 포함하는 SOI 구조 형성 방법.
  16. 제 14항에 있어서,
    상기 버퍼층이 경사형 층(graded layer)인 SOI 구조 형성 방법.
  17. 제 16항에 있어서,
    상기 경사형 층은 실리콘 게르마늄을 포함하며, 게르마늄의 농도는 상기 기판에서 상기 에피택셜 절연체 방향으로 증가하는 SOI 구조 형성 방법.
  18. 제 3항에 있어서,
    상기 SOI 구조 형성 방법이 상기 에피택셜 반도체를 형성하기 전에 상기 에피택셜 절연체 상에 버퍼층을 형성하는 단계를 추가로 포함하는 SOI 구조 형성 방법.
  19. 제 18항에 있어서,
    상기 버퍼층이 실리콘 게르마늄을 포함하는 SOI 구조 형성 방법.
  20. 삭제
  21. 집적 회로를 형성하는 방법에 있어서,
    반도체 기판 상에 비정질 절연층을 증착하는 단계;
    상기 비정질 절연층을 고도의 결정질 재료(highly crystalline material)로 변환하는 단계; 및
    상기 변환 단계 후에 상기 비정질 절연층 상에 반도체 구조를 헤테로에피텍시 방식으로(heteroepitaxially) 증착하는 단계
    를 포함하고,
    상기 비정질 절연층이 원자층 증착 프로세스에 의해 증착되는
    집적 회로 형성 방법.
  22. 제 3항에 있어서,
    상기 원자층 증착 프로세스가 상기 비정질 절연체층의 원하는 조성을 달성하도록 변경되는 SOI 구조 형성 방법.
  23. 집적 회로를 형성하는 방법에 있어서,
    반도체 기판 상에 비정질 절연층을 증착하는 단계;
    상기 비정질 절연층을 고도의 결정질 재료(highly crystalline material)로 변환하는 단계; 및
    상기 변환 단계 후에 상기 비정질 절연층 상에 반도체 구조를 헤테로에피텍시 방식으로(heteroepitaxially) 증착하는 단계
    를 포함하고,
    상기 비정질 절연층을 증착하는 단계가 3개 이상의 원소를 갖는 화합물을 형성하는 단계를 포함하는
    집적 회로 형성 방법.
  24. 절연체상 반도체(semiconductor-on-insulator: SOI) 구조를 형성하는 방법에 있어서,
    기판 상에 에피택셜 절연체를 형성하는 단계; 및
    상기 에피택셜 절연체 상에 에피택셜 반도체를 형성하는 단계
    를 포함하고,
    상기 에피택셜 절연체를 형성하는 단계는
    비정질 절연층을 증착하는 단계; 및
    상기 비정질 절연층을 고상 에피택시(solid phase epitaxy)에 의해 단결정 재료로 변환하는 단계
    를 포함하며,
    상기 비정질 절연층을 증착하는 단계는 3원 산화물(ternary oxide)을 증착하는 단계를 포함하는
    SOI 구조 형성 방법.
  25. 집적 회로를 형성하는 방법에 있어서,
    반도체 기판 상에 비정질 절연층을 증착하는 단계;
    상기 비정질 절연층을 고도의 결정질 재료(highly crystalline material)로 변환하는 단계; 및
    상기 변환 단계 후에 상기 비정질 절연층 상에 반도체 구조를 헤테로에피텍시 방식으로(heteroepitaxially) 증착하는 단계
    를 포함하고,
    상기 비정질 절연층을 증착하는 단계가 실질적으로 원 산화물(native oxide)이 없는 상기 반도체 기판을 유지하는 단계를 포함하는
    집적 회로 형성 방법.
  26. 제 3항에 있어서,
    상기 반도체 구조가 변형된 실리콘(strained silicon)을 포함하는 SOI 구조 형성 방법.
  27. 삭제
  28. 절연체상 반도체(semiconductor-on-insulator: SOI) 구조에 있어서,
    기판;
    상기 기판 상에 에피택셜 방식으로 형성되는 결정질 절연체; 및
    상기 결정질 절연체 상에 헤테로에피택셜 방식으로 형성되는 결정질 반도체층(crystalline semiconductor layer)
    을 포함하고,
    상기 결정질 절연체가 3원 유전체(ternary dielectric)를 포함하며,
    상기 결정질 반도체층이 변형된 실리콘(strained silicon)을 포함하는
    절연체상 반도체 구조.
  29. 제 28항에 있어서,
    상기 결정질 절연체가 란탄 알루미늄 산화물(lanthanum aluminum oxide)을 포함하는 절연체상 반도체 구조.
  30. 삭제
  31. 삭제
  32. 제 28항에 있어서,
    상기 결정질 절연층이 상기 반도체층의 격자 상수와 일치하는 격자 상수를 갖는 절연체상 반도체 구조.
  33. 삭제
  34. 제 28항에 있어서,
    상기 절연체상 반도체 구조가 상기 기판과 상기 절연체 사이에 비정질 실리콘 산화물층을 추가로 포함하는 절연체상 반도체 구조.
  35. 삭제
  36. 절연체상 반도체(semiconductor-on-insulator: SOI) 구조에 있어서,
    기판;
    상기 기판 상에 에피택셜 방식으로 형성되는 결정질 절연체;
    상기 결정질 절연체 상에 헤테로에피택셜 방식으로 형성되는 결정질 반도체층(crystalline semiconductor layer); 및
    상기 기판과 상기 절연체 사이의 버퍼층
    을 포함하고,
    상기 버퍼층이 실리콘 게르마늄을 포함하는
    절연체상 반도체 구조.
  37. 절연체상 반도체(semiconductor-on-insulator: SOI) 구조에 있어서,
    기판;
    상기 기판 상에 에피택셜 방식으로 형성되는 결정질 절연체;
    상기 결정질 절연체 상에 헤테로에피택셜 방식으로 형성되는 결정질 반도체층(crystalline semiconductor layer); 및
    상기 기판과 상기 절연체 사이의 버퍼층
    을 포함하고,
    상기 버퍼층이 경사형 층(graded layer)인
    절연체상 반도체 구조.
  38. 제 37항에 있어서,
    상기 경사형 층은 실리콘 게르마늄을 포함하며, 게르마늄의 농도는 상기 기판에서 상기 절연체의 방향으로 증가하는 절연체상 반도체 구조.
  39. 제 28항에 있어서,
    상기 절연체상 반도체 구조가 상기 절연체와 상기 반도체층 사이에 버퍼층을 추가로 포함하는 절연체상 반도체 구조.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7192888B1 (en) * 2000-08-21 2007-03-20 Micron Technology, Inc. Low selectivity deposition methods
US6921702B2 (en) 2002-07-30 2005-07-26 Micron Technology Inc. Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics
US7238595B2 (en) * 2003-03-13 2007-07-03 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
US7682947B2 (en) * 2003-03-13 2010-03-23 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
EP1647046A2 (en) * 2003-07-23 2006-04-19 ASM America, Inc. DEPOSITION OF SiGE ON SILICON-ON-INSULATOR STRUCTURES AND BULK SUBSTRATES
WO2005013326A2 (en) * 2003-07-30 2005-02-10 Asm America, Inc. Epitaxial growth of relaxed silicon germanium layers
US7601649B2 (en) 2004-08-02 2009-10-13 Micron Technology, Inc. Zirconium-doped tantalum oxide films
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7235501B2 (en) 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
KR100676201B1 (ko) * 2005-05-24 2007-01-30 삼성전자주식회사 원자층 적층법을 이용한 반도체 디바이스 제조방법
US7572695B2 (en) 2005-05-27 2009-08-11 Micron Technology, Inc. Hafnium titanium oxide films
JP2006344865A (ja) * 2005-06-10 2006-12-21 Toyoko Kagaku Co Ltd Ｓｏｉ基板及び該基板の製造方法
US7972974B2 (en) 2006-01-10 2011-07-05 Micron Technology, Inc. Gallium lanthanide oxide films
US7901968B2 (en) * 2006-03-23 2011-03-08 Asm America, Inc. Heteroepitaxial deposition over an oxidized surface
KR100774818B1 (ko) * 2006-08-22 2007-11-07 동부일렉트로닉스 주식회사 Ｓｏｉ기판
EP1975988B1 (en) * 2007-03-28 2015-02-25 Siltronic AG Multilayered semiconductor wafer and process for its production
JP5496540B2 (ja) * 2008-04-24 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
CN102099894B (zh) 2008-08-27 2014-04-16 S.O.I.Tec绝缘体上硅技术公司 制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法
WO2011061580A1 (en) 2009-11-18 2011-05-26 S.O.I.Tec Silicon On Insulator Technologies Methods of fabricating semiconductor structures and devices using glass bonding layers, and semiconductor structures and devices formed by such methods
US8592294B2 (en) 2010-02-22 2013-11-26 Asm International N.V. High temperature atomic layer deposition of dielectric oxides
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US9608119B2 (en) * 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
DE102010035489A1 (de) * 2010-08-26 2012-03-01 Osram Opto Semiconductors Gmbh Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelement
FR2968830B1 (fr) 2010-12-08 2014-03-21 Soitec Silicon On Insulator Couches matricielles ameliorees pour le depot heteroepitaxial de materiaux semiconducteurs de nitrure iii en utilisant des procedes hvpe
FR2968678B1 (fr) 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
US9023721B2 (en) 2010-11-23 2015-05-05 Soitec Methods of forming bulk III-nitride materials on metal-nitride growth template layers, and structures formed by such methods
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
JP5802436B2 (ja) * 2011-05-30 2015-10-28 信越半導体株式会社 貼り合わせウェーハの製造方法
US9105469B2 (en) 2011-06-30 2015-08-11 Piquant Research Llc Defect mitigation structures for semiconductor devices
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
CN102916039B (zh) * 2012-10-19 2016-01-20 清华大学 具有氧化铍的半导体结构
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
MX2017016241A (es) * 2015-07-30 2018-04-20 Halliburton Energy Services Inc Elementos informaticos integrados que incorporan una capa de liberacion de tension.
KR102514785B1 (ko) * 2017-05-19 2023-03-29 상라오 징코 솔라 테크놀러지 디벨롭먼트 컴퍼니, 리미티드 태양 전지 및 이의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159413A (en) * 1990-04-20 1992-10-27 Eaton Corporation Monolithic integrated circuit having compound semiconductor layer epitaxially grown on ceramic substrate
US5478653A (en) * 1994-04-04 1995-12-26 Guenzer; Charles S. Bismuth titanate as a template layer for growth of crystallographically oriented silicon
JP2001102555A (ja) 1999-09-30 2001-04-13 Seiko Epson Corp 半導体装置、薄膜トランジスタ及びそれらの製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4199773A (en) * 1978-08-29 1980-04-22 Rca Corporation Insulated gate field effect silicon-on-sapphire transistor and method of making same
JPS60202952A (ja) * 1984-03-28 1985-10-14 Fujitsu Ltd 半導体装置の製造方法
JPH0618174B2 (ja) * 1986-07-08 1994-03-09 シャープ株式会社 半導体基板
JPS63305529A (ja) * 1987-06-05 1988-12-13 Nippon Telegr & Teleph Corp <Ntt> 基板およびその製造方法
JPS6436046A (en) * 1987-07-31 1989-02-07 Seiko Epson Corp Manufacture of semiconductor device
US4935382A (en) * 1987-10-30 1990-06-19 American Telephone And Telegraph Company Method of making a semiconductor-insulator-semiconductor structure
US5256550A (en) * 1988-11-29 1993-10-26 Hewlett-Packard Company Fabricating a semiconductor device with strained Si1-x Gex layer
US5310696A (en) * 1989-06-16 1994-05-10 Massachusetts Institute Of Technology Chemical method for the modification of a substrate surface to accomplish heteroepitaxial crystal growth
JPH03109299A (ja) * 1989-09-22 1991-05-09 Nippon Telegr & Teleph Corp <Ntt> 多結晶シリコン膜の形成方法
EP0568064B1 (en) * 1992-05-01 1999-07-14 Texas Instruments Incorporated Pb/Bi-containing high-dielectric constant oxides using a non-Pb/Bi-containing perovskite as a buffer layer
JPH10144607A (ja) * 1996-11-13 1998-05-29 Hitachi Ltd 半導体基板およびその製造方法ならびにそれを用いた半導体装置およびその製造方法
JPH10265948A (ja) * 1997-03-25 1998-10-06 Rohm Co Ltd 半導体装置用基板およびその製法
CA2232796C (en) * 1997-03-26 2002-01-22 Canon Kabushiki Kaisha Thin film forming process
JPH11233440A (ja) * 1998-02-13 1999-08-27 Toshiba Corp 半導体装置
JP4439020B2 (ja) * 1998-03-26 2010-03-24 株式会社東芝 半導体記憶装置及びその製造方法
US6346732B1 (en) * 1999-05-14 2002-02-12 Kabushiki Kaisha Toshiba Semiconductor device with oxide mediated epitaxial layer
US6437375B1 (en) * 2000-06-05 2002-08-20 Micron Technology, Inc. PD-SOI substrate with suppressed floating body effect and method for its fabrication
US6583034B2 (en) * 2000-11-22 2003-06-24 Motorola, Inc. Semiconductor structure including a compliant substrate having a graded monocrystalline layer and methods for fabricating the structure and semiconductor devices including the structure
US6933566B2 (en) * 2001-07-05 2005-08-23 International Business Machines Corporation Method of forming lattice-matched structure on silicon and structure formed thereby
US6693298B2 (en) * 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159413A (en) * 1990-04-20 1992-10-27 Eaton Corporation Monolithic integrated circuit having compound semiconductor layer epitaxially grown on ceramic substrate
US5478653A (en) * 1994-04-04 1995-12-26 Guenzer; Charles S. Bismuth titanate as a template layer for growth of crystallographically oriented silicon
JP2001102555A (ja) 1999-09-30 2001-04-13 Seiko Epson Corp 半導体装置、薄膜トランジスタ及びそれらの製造方法

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Publication number Publication date
JP4951202B2 (ja) 2012-06-13
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