JP5455801B2 - 半導体装置 - Google Patents
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Description
このようなDMOS電界効果トランジスタの耐圧を向上させる手段として、一般的に、ドリフト領域の長さ(ドリフト長)を延ばすことで、素子の耐圧を向上させる方策がある。しかし、ドリフト長を長くすると、横型のDMOS電界効果トランジスタの素子面積が増加するという問題があった。
アバランシェ降伏で発生したキャリアをバックゲート領域から効率よく排出するには、全てのソース領域にバックゲート領域を設けることが望ましい。しかし、全てのソース領域にバックゲート領域を設けると、素子長A(ソース・ドレイン間の距離)が長くなり、ソース・ドレイン間のオン抵抗(RonA)が増加したり、素子面積が増加するという問題がある。
(第1の実施の形態)
図1は、第1の実施の形態に係る半導体装置の要部断面図である。
図2は、第1の実施の形態に係る半導体装置の要部平面図である。
図1には、図2のA−A’断面が示されている。なお、図2では、半導体装置1のゲート酸化膜60の下側の構造を説明する都合上、図1に示したソース電極80A、80B、ドレイン電極90および層間絶縁膜95が表示されていない。半導体装置1は、例えば、パワー用デバイス(同期整流回路装置等)の素子として用いられる。半導体の導電形については、例えば、p形を第1導電形、n形を第2導電形とする。
半導体装置1のソース領域31とゲート電極71との電位差を閾値より低い電圧(例えば0V)にし、ソース領域31に対し、ドレイン領域51に正の電圧(逆バイアス電圧)を印加する。すると、ゲート電極71の下側のベース領域21とドリフト領域40との接合部分(pn接合界面)からベース領域21側およびドリフト領域40側に空乏層が延びる。同時に、半導体装置1のソース領域32a、32bとゲート電極72との電位差を閾値より低い電圧(例えば0V)にし、ソース領域32a、32bに対し、ドレイン領域51に正の電圧(逆バイアス電圧)を印加する。すると、ゲート電極72の下側のベース領域22とドリフト領域40との接合部分(pn接合界面)からベース領域22側およびドリフト領域40側に空乏層が延びる。
図3(a)は、ドリフト領域40の不純物のドーズ量を(1):1.0×1012(/cm2)、(2):3.0×1012(/cm2)、(3):5.5×1012(/cm2)、(4):9.0×1012(/cm2)とした場合の距離dとBVdssの関係をシミュレーションした結果である。
このような作用効果によって、半導体装置1が動作する。
図4は、第2の実施の形態に係る半導体装置の要部断面図である。
半導体装置2の基本構成は、半導体装置1の基本構成と同様である。半導体装置2においては、ベース領域21と絶縁体層50aとより挟まれたドリフト領域40の部分が完全空乏化できるような距離(1.8μm以下)であって、ベース領域21と絶縁体層50aとが対向する距離d1がベース領域22と絶縁体層50bとが対向する距離d2よりも短い(d2>d1)。
図5は、第3の実施の形態に係る半導体装置の要部断面図である。
半導体装置3の基本構成は、半導体装置1の基本構成と同様である。半導体装置3においては、ベース領域21と絶縁体層50aとより挟まれたドリフト領域40の部分が完全空乏化できるような距離(1.8μm以下)であって、ベース領域21と絶縁体層50aとが対向する距離d1がベース領域22と絶縁体層50bとが対向する距離d2よりも短い(d2>d1)。
図6は、ソース−ドレイン間耐圧(BVdss)と、ベース領域と絶縁体層とにより挟まれたドリフト領域の部分の不純物濃度との関係を説明する図である。
半導体装置3のソース領域31とゲート電極71との電位差を閾値より低い電圧(例えば0V)にし、ソース領域31に対し、ドレイン領域51に正の電圧(逆バイアス電圧)を印加した場合、ゲート電極71の下側のベース領域21とドリフト領域40との接合部分(pn接合界面)からベース領域21側およびドリフト領域40側に空乏層が延びる。A領域は、この空乏層が完全空乏化する領域である。
同様の現象は、ソース領域32a、32bとドレイン領域51との間においても起こり得る。
図7は、第4の実施の形態に係る半導体装置の要部断面図である。
半導体装置4の基本構成は、半導体装置1の基本構成と同様である。半導体装置4においては、ベース領域21と絶縁体層50aとより挟まれたドリフト領域40の部分が完全空乏化できるような距離(1.8μm以下)であって、ベース領域21と絶縁体層50aとが対向する距離d1がベース領域22と絶縁体層50bとが対向する距離d2よりも短い(d2>d1)。
さらに、半導体装置4では、ゲート酸化膜60上のゲート電極73は、ベース領域21からドレイン領域51の方向において、絶縁体層50a上にまで延在している。あるいは、半導体装置4では、ゲート酸化膜60上のゲート電極74は、ベース領域22からドレイン領域51の方向において、絶縁体層50b上にまで延在している。延在したゲート電極73、74は、フィールドプレート電極として機能する。ゲート電極73およびゲート電極74は、ゲート−ドレイン間の短絡を防止するため、ドレイン領域51の上側にまでは達していない。
図8は、第5の実施の形態に係る半導体装置の要部断面図である。
半導体装置5の基本構成は、半導体装置1の基本構成と同様である。半導体装置5においては、ベース領域21と絶縁体層50aとより挟まれたドリフト領域40の部分が完全空乏化できるような距離(1.8μm以下)であって、ベース領域21と絶縁体層50aとが対向する距離d1がベース領域22と絶縁体層50bとが対向する距離d2よりも短い(d2>d1)。
さらに、半導体装置5では、n−形の半導体層11nに代えて、p−形の半導体層11pが設けられている。半導体層11pは、ウェル領域としてもよい。半導体装置5では、ドリフト層40がリサーフ(RESURF:Reduced Surface Field)層として機能する。
図9は、第6の実施の形態に係る半導体装置の要部断面図である。
図10は、第6の実施の形態に係る半導体装置の要部平面図である。
図9には、図10のA−A’断面が示されている。なお、図9では、半導体装置6のゲート酸化膜60の下側の構造を説明する都合上、図10に示したソース電極80A、80B、ドレイン電極90および層間絶縁膜95が表示されていない。
本実施の形態に係る半導体装置の製造方法について説明する。
図11〜図14は、半導体装置の製造方法を説明するための要部断面図である。
なお、図11以降では、半導体装置の下地として半導体層11nが例示されているが、半導体層11nに代えて、半導体層11pに置き換える製造方法も本実施の形態に含まれる。
上述した距離d1、d2に差をもたせるためには、次に例示する製造方法で半導体装置を形成してもよい。
図15および図16は、半導体装置の別の製造方法を説明するための要部断面図である。
第8の実施の形態では、斜めイオン注入の角度を開口領域α側と開口領域β側の2方向から注入する方法を例示したが、斜めイオン注入の角度を1方向から注入して半導体装置を製造する方法も本実施の形態に含まれる。
例えば、第9の実施の形態で最終的に形成される半導体装置7は、図17(a)に例示される半導体装置のユニット7Uが周期的に複数個配置された構造を有する。それぞれのユニット7Uは、STI55によって素子領域が区分け(画定)されている。このような構造の半導体装置7であれば、斜めイオン注入の角度を1方向から注入することにより、上述した距離d1、d2に差をもたせることができる。
その他、本実施の形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本実施の形態の範囲に属するものと了解される。
7U ユニット
11n、11p 半導体層
21、22 ベース領域
31、32、32a、32b ソース領域
33 バックゲート領域
40 ドリフト領域
50a、50b 絶縁体層(絶縁体領域)
51 ドレイン領域
60 ゲート酸化膜
71、72、73、74 ゲート電極
80A、80B ソース電極
81、82、82a、82b ソースコンタクト領域
83 バックゲートコンタクト領域
85、86、93 コンタクト領域
90 ドレイン電極
91 ドレインコンタクト領域
95 層間絶縁膜
96、98、99、100、101、102、103、104、105A、105B マスク
97 トレンチ
d1、d2 距離
S1、S2 幅
Qd1、Qd2 不純物濃度
α 開口領域
β 開口領域
Claims (4)
- 半導体層と、
前記半導体層の表面に選択的に設けられた第1導電形の第1のベース領域と、
前記第1のベース領域の表面に選択的に設けられた第2導電形の第1のソース領域と、
前記第1のベース領域から離間し、前記半導体層の表面に選択的に設けられた第1導電形の第2のベース領域と、
前記第2のベース領域の表面に選択的に設けられた、第2導電形の第2のソース領域および前記第2のソース領域に近接する第1導電形のバックゲート領域と、
前記第1のベース領域と前記第2のベース領域とにより挟まれ、前記半導体層の表面に選択的に設けられた第2導電形のドリフト領域と、
前記ドリフト領域の表面に選択的に設けられた第2導電形のドレイン領域と、
前記ドリフト領域の表面から内部にかけて設けられ、前記ドリフト領域の一部を介して前記第1のベース領域に対向する第1の絶縁体領域と、
前記第1の絶縁体領域とで前記ドレイン領域を挟むように前記ドリフト領域の表面から内部にかけて設けられ、前記ドリフト領域の一部を介して前記第2のベース領域に対向する第2の絶縁体領域と、
前記第1のベース領域の表面および前記第2のベース領域の表面に設けられたゲート酸化膜と、
前記第1のベース領域および前記ドリフト領域の上に前記ゲート酸化膜を介して設けられた第1のゲート電極と、
前記第2のベース領域および前記ドリフト領域の上に前記ゲート酸化膜を介して設けられた第2のゲート電極と、
前記第1のソース領域、前記第2のソース領域、および前記バックゲート領域に接続された第1の主電極と、
前記ドレイン領域に接続された第2の主電極と、
を備え、
前記ドリフト領域の一部を介して対向する前記第1のベース領域と前記第1の絶縁体領域とのあいだの距離は1.8μm以下であり、
前記ドリフト領域の一部を介して対向する前記第1のベース領域と前記第1の絶縁体領域とのあいだの距離は、前記ドリフト領域の一部を介して対向する前記第2のベース領域と前記第2の絶縁体領域とのあいだの距離よりも短いことを特徴とする半導体装置。 - 前記第1のベース領域に近接する前記ドリフト領域と前記ドレイン領域とのあいだの前記第1の絶縁体領域の距離は、前記第2のベース領域に近接する前記ドリフト領域と前記ドレイン領域とのあいだの前記第2の絶縁体領域の距離よりも長いことを特徴とする請求項1記載の半導体装置。
- 前記第1のベース領域と前記第1の絶縁体層とにより挟まれた前記ドリフト領域の不純物濃度と、前記第2のベース領域と前記第2の絶縁体層とにより挟まれた前記ドリフト領域の不純物濃度とは、濃度が異なることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1のゲート電極は、前記第1のベース領域から前記ドレイン領域に向かう方向において、前記ゲート酸化膜上から前記第1の絶縁体領域上にまで延在していることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
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