JP2007236079A - Charge pump circuit, mobile communication terminal, communication apparatus - Google Patents

Charge pump circuit, mobile communication terminal, communication apparatus Download PDF

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健 吉澤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a charge pump circuit and the like that suppress a consumed current and reduces noises. <P>SOLUTION: In the charge pump circuit having switching transistors M1, M2 controlled by an input voltage and switching transistors M3, M4 controlled by an output voltage, the size of the switching transistors M3, M4 is configured to be comparatively smaller than that of the switching transistors M1, M2. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、いわゆる昇圧回路として機能するチャージポンプ回路に関する発明である。   The present invention relates to a charge pump circuit that functions as a so-called booster circuit.

チャージポンプ回路は外付けに容量２個のみで昇圧回路を構成することができるので、チョッパ型昇圧回路よりも外付け部品の搭載面積が小さく、コストも低くなり使い勝手が良かった。   Since the booster circuit can be configured with only two capacitors externally attached to the charge pump circuit, the mounting area of the external parts is smaller than the chopper type booster circuit, the cost is lower, and the usability is better.

しかし、近年の装置の多機能化により出力電流が増大し、それに伴い、ＬＳＩ(Large Scale Integration)内部のスイッチトランジスタで構成される場合のトランジスタサイズを大きくしなければならなくなった。特に、出力側のトランジスタサイズが大きくなるように構成されるようになった（例えば、特許文献１参照）。しかし、出力側のトランジスタサイズが大きくなることにより、その寄生容量も増大していき、チャージポンプ回路内部の消費電流も増加するようになった。また、スイッチング動作時にチャージポンプ回路の出力波形において大きなノイズが出現するようになった。   However, with the recent increase in the number of functions of devices, the output current has increased, and accordingly, the transistor size in the case of being composed of switch transistors inside an LSI (Large Scale Integration) has to be increased. In particular, the transistor size on the output side is configured to be large (see, for example, Patent Document 1). However, as the transistor size on the output side increases, the parasitic capacitance increases, and the current consumption inside the charge pump circuit also increases. In addition, a large noise appears in the output waveform of the charge pump circuit during the switching operation.

携帯電話機といった移動通信端末の開発分野においてはその消費電流を抑え、電池使用時間を延ばすことが求められている。また、通信装置の開発分野においてはノイズによる障害を嫌うためノイズ低減が求められている。そのため上記の事態を解消する必要がある。
特開２００５−５７８６０号公報（段落００１９など） In the field of development of mobile communication terminals such as mobile phones, it is required to reduce current consumption and extend battery usage time. Further, in the field of communication device development, noise reduction is required in order to dislike failures caused by noise. Therefore, it is necessary to eliminate the above situation.
Japanese Patent Laying-Open No. 2005-57860 (paragraph 0019 and the like)

上記事情を鑑みて、本発明では、消費電流を抑え、ノイズを低減するチャージポンプ回路などを提供することを目的とする。   In view of the above circumstances, an object of the present invention is to provide a charge pump circuit that suppresses current consumption and reduces noise.

上記目的を達成する本発明の態様は、入力電圧で制御される第１、第２のスイッチトランジスタと、出力電圧で制御される第３、第４のスイッチトランジスタと有するチャージポンプ回路において、前記第３、第４のスイッチトランジスタのトランジスタサイズを、前記第１、第２のスイッチトランジスタのトランジスタサイズよりも相対的に小さくするように構成したことを特徴とする。   According to an aspect of the present invention for achieving the above object, there is provided a charge pump circuit including first and second switch transistors controlled by an input voltage and third and fourth switch transistors controlled by an output voltage. 3. The transistor size of the third and fourth switch transistors is configured to be relatively smaller than the transistor size of the first and second switch transistors.

前記構成において、前記第３、第４のスイッチトランジスタのゲート容量を、前記第１、第２のスイッチトランジスタのゲート容量よりも相対的に小さくすることを特徴とし、また、前記第１、第２のスイッチトランジスタのオン抵抗を、前記第３、第４のスイッチトランジスタのオン抵抗よりも相対的に小さくすることを特徴とする。   In the above configuration, the gate capacitances of the third and fourth switch transistors are relatively smaller than the gate capacitances of the first and second switch transistors, and the first and second The on resistance of the switch transistor is made relatively smaller than the on resistance of the third and fourth switch transistors.

そして、前記第１、第２のスイッチトランジスタのトランジスタサイズと、前記第３、第４のスイッチトランジスタのトランジスタサイズの比を８：２とすると良い。   The ratio between the transistor size of the first and second switch transistors and the transistor size of the third and fourth switch transistors may be 8: 2.

本発明の他の態様は、上記チャージポンプ回路を搭載した移動通信端末、または、通信装置に関するものである。   Another aspect of the present invention relates to a mobile communication terminal or a communication device equipped with the charge pump circuit.

本発明のチャージポンプ回路はスイッチトランジスタの入力側と出力側において、トランジスタサイズを調整しているので、消費電流を抑え、ノイズを低減することができる。   In the charge pump circuit of the present invention, the transistor size is adjusted on the input side and output side of the switch transistor, so that current consumption can be suppressed and noise can be reduced.

以下、本発明のチャージポンプ回路を実施するための最良の形態について説明する。説明する際には、本明細書と同時に提出する図面を適宜参照することによる。   The best mode for carrying out the charge pump circuit of the present invention will be described below. In the description, the drawings submitted at the same time as this specification will be referred to as appropriate.

図１は、本形態のチャージポンプ回路と、当該チャージポンプ回路を駆動するクロック制御回路ＣＬＫの構成を図示したものである。このチャージポンプ回路はスイッチトランジスタＭ１〜Ｍ４、スイッチＳＷ１〜ＳＷ４及び容量Ｃ１、Ｃ２といった素子よりなる２倍昇圧回路構成であり、それら素子の接続は周知のものである。   FIG. 1 illustrates a configuration of a charge pump circuit of this embodiment and a clock control circuit CLK that drives the charge pump circuit. This charge pump circuit has a double boosting circuit configuration including elements such as switch transistors M1 to M4, switches SW1 to SW4 and capacitors C1 and C2, and the connection of these elements is well known.

スイッチトランジスタＭ１、Ｍ２は入力電圧レベルでゲート電圧を制御する素子である。そして、スイッチトランジスタＭ１、Ｍ２のゲートにはクロック制御回路ＣＬＫから入力電圧レベルのＯＮ／ＯＦＦ制御信号が接続される。   The switch transistors M1 and M2 are elements that control the gate voltage at the input voltage level. An ON / OFF control signal at an input voltage level is connected to the gates of the switch transistors M1 and M2 from the clock control circuit CLK.

スイッチトランジスタＭ３、Ｍ４は出力から電流が逆流しないように出力電圧レベルでゲート電圧を制御する素子である。そして、スイッチトランジスタＭ３、Ｍ４のゲートにはクロック制御回路ＣＬＫから出力電圧レベルのＯＮ／ＯＦＦ制御信号が接続される。   The switch transistors M3 and M4 are elements that control the gate voltage at the output voltage level so that current does not flow backward from the output. An ON / OFF control signal at an output voltage level is connected to the gates of the switch transistors M3 and M4 from the clock control circuit CLK.

スイッチＳＷ１〜ＳＷ４は、スイッチトランジスタＭ３、Ｍ４のバックゲート電圧を切り替えるためのスイッチであり、通常Ｐｃｈトランジスタで構成される。そのＳＷ１〜ＳＷ４の制御のためにクロック制御回路ＣＬＫから出力電圧レベルのＯＮ／ＯＦＦ制御信号が接続される。   The switches SW1 to SW4 are switches for switching the back gate voltages of the switch transistors M3 and M4, and are normally configured by Pch transistors. An ON / OFF control signal of an output voltage level is connected from the clock control circuit CLK for controlling the SW1 to SW4.

出力側にあるスイッチトランジスタＭ３、Ｍ４は、大きな駆動電流が出力から持ちだされるようにするために、スイッチトランジスタサイズを大きくするのが一般的である。具体的には、チャージポンプ回路の入力電圧レベルで制御するスイッチトランジスタＭ１、Ｍ２のトランジスタサイズと出力電圧レベルで制御するスイッチトランジスタＭ３、Ｍ４のトランジスタサイズ比は５：５である。それゆえ、２倍昇圧回路におけるこのような回路構成から次のような問題が生じる。   Generally, the switch transistors M3 and M4 on the output side have a large switch transistor size so that a large driving current is brought out from the output. Specifically, the transistor size ratio of the switch transistors M1 and M2 controlled by the input voltage level of the charge pump circuit and the switch transistors M3 and M4 controlled by the output voltage level is 5: 5. Therefore, the following problem arises from such a circuit configuration in the double booster circuit.

まず、スイッチングトランジスタＭ３、Ｍ４を駆動するための電圧はスイッチトランジスタＭ１、Ｍ２を駆動する電圧に対して振幅が２倍必要となり、さらに、消費電流を考えると、２倍昇圧回路においては出力電流を入力電流換算させると出力電流の２倍の電流が入力に必要になるので、同じトランジスタサイズで比較するとスイッチトランジスタＭ３、Ｍ４における消費電流ロスはスイッチトランジスタＭ１、Ｍ２の４倍もの消費電流が必要となってしまう点である。また、出力側のトランジスタＭ３、Ｍ４のスイッチトランジスタサイズを大きくしているのでその寄生容量も増大し、消費電流が大きくなってしまう。図２は、スイッチトランジスタＭ４の寄生容量について説明するための図である。この寄生容量は、図のように接続されたＣｋ１〜Ｃｋ４で表現することができ、スイッチトランジスタＭ４のスイッチトランジスタサイズを大きくすることは寄生容量Ｃｋ１〜Ｃｋ４が増大することを意味する。そして、寄生容量Ｃｋ１〜Ｃｋ４に蓄積される電荷が大きくなり、消費電流の増大に繋がってしまう。また、図１、図２のＡ点、Ｂ点では電流がダイナミックに変化するため、このような寄生容量の増大は寄生容量Ｃｋ１〜Ｃｋ４より出力に対して充放電電流が流れてしまい、スイッチング動作によるチャージポンプ回路の出力波形のノイズに大きな影響を及ぼしている。   First, the voltage for driving the switching transistors M3 and M4 needs to have an amplitude twice that of the voltage for driving the switching transistors M1 and M2. Further, considering the current consumption, the output voltage in the double boosting circuit is When the input current is converted, a current twice as large as the output current is required for the input. Therefore, when compared with the same transistor size, the current consumption loss in the switch transistors M3 and M4 requires four times the current consumption of the switch transistors M1 and M2. It is a point that becomes. Further, since the size of the switch transistors of the output side transistors M3 and M4 is increased, the parasitic capacitance is increased and the current consumption is increased. FIG. 2 is a diagram for explaining the parasitic capacitance of the switch transistor M4. This parasitic capacitance can be expressed by Ck1 to Ck4 connected as shown in the figure, and increasing the switch transistor size of the switch transistor M4 means that the parasitic capacitances Ck1 to Ck4 are increased. And the electric charge accumulate | stored in parasitic capacitance Ck1-Ck4 becomes large, and it leads to the increase in consumption current. In addition, since the current dynamically changes at points A and B in FIGS. 1 and 2, the increase in the parasitic capacitance causes a charge / discharge current to flow from the parasitic capacitances Ck1 to Ck4 to the output, and the switching operation. This greatly affects the noise in the output waveform of the charge pump circuit.

出力波形のノイズに影響を与えるもう一つの要因は、スイッチトランジスタＭ４のゲートに流れる駆動電流である。図３は、その駆動電流の駆動電流パスを図示したものである。このようなパスにより出力から電流が持ち出されて、それに伴う電圧降下が出力波形のノイズとして見える。   Another factor that affects the noise of the output waveform is the drive current that flows through the gate of the switch transistor M4. FIG. 3 illustrates a drive current path of the drive current. A current is taken out from the output by such a path, and a voltage drop accompanying the current is seen as noise of the output waveform.

図４は、出力波形のノイズの発生タイミングをタイミングチャートとして図示したものである。図４には、Ａ点における電圧のレベルの時間経過を表示したものと、Ｂ点における電圧のレベルの時間経過を表示したものと、出力波形の時間経過を表示したものを描いている。チャージポンプ回路における昇圧動作によりＡ点、Ｂ点は「入力レベル」、「出力レベル」の２段階のレベルに切り替わる。Ｔ１のタイミングでＡ点が出力レベルに切り替わり、Ｂ点が入力レベル０Ｖに切り替わるとき、スイッチトランジスタＭ３、Ｍ４の寄生容量より充放電電流が流れてしまい、出力波形のノイズとして検出される。また、Ｔ２のタイミングでＡ点が入力レベルに切り替わり、Ｂ点が出力レベルに切り替わるとき、スイッチトランジスタＭ３、Ｍ４の寄生容量より充放電電流が流れてしまい、出力波形のノイズとして検出され、さらに、スイッチトランジスタＭ３、Ｍ４に流れる駆動電流の駆動電流パスにより出力から電流が持ち出されて、それに伴う電圧降下が出力波形のノイズとして検出される。   FIG. 4 is a timing chart showing noise generation timing of the output waveform. FIG. 4 shows a display showing the time lapse of the voltage level at point A, a display showing the lapse of time of the voltage level at point B, and a display showing the time lapse of the output waveform. By the step-up operation in the charge pump circuit, the points A and B are switched to two levels of “input level” and “output level”. When the point A is switched to the output level at the timing of T1 and the point B is switched to the input level 0V, the charge / discharge current flows from the parasitic capacitances of the switch transistors M3 and M4, and is detected as noise of the output waveform. Further, when the point A switches to the input level at the timing of T2 and the point B switches to the output level, the charge / discharge current flows from the parasitic capacitances of the switch transistors M3 and M4, and is detected as noise of the output waveform. A current is taken out from the output by the drive current path of the drive current flowing through the switch transistors M3 and M4, and a voltage drop associated therewith is detected as noise in the output waveform.

そこで、本形態では上記事情を鑑みて、チャージポンプ回路の入力電圧レベルで制御するスイッチトランジスタＭ１、Ｍ２のトランジスタサイズと出力電圧レベルで制御するスイッチトランジスタＭ３、Ｍ４のトランジスタサイズ比を８：２と調整する。このような構成の下で、クロック制御回路ＣＬＫがスイッチトランジスタＭ１〜Ｍ４、スイッチＳＷ１〜ＳＷ４の駆動制御を図５に示すタイミングでＯＮ／ＯＦＦの切り替えを行うことによりチャージポンプ回路を昇圧させていく。   In view of the above circumstances, in this embodiment, the transistor size ratio of the switch transistors M1 and M2 controlled at the input voltage level of the charge pump circuit and the switch transistors M3 and M4 controlled at the output voltage level is 8: 2. adjust. Under such a configuration, the clock control circuit CLK boosts the charge pump circuit by switching ON / OFF the drive control of the switch transistors M1 to M4 and the switches SW1 to SW4 at the timing shown in FIG. .

トランジスタサイズを上記のように調整した結果を図６に示す。図６はスイッチトランジスタＭ１、Ｍ２のトランジスタサイズと出力電圧レベルで制御するスイッチトランジスタＭ３、Ｍ４のトランジスタサイズ比を５：５と調整したときの一覧表（ａ）と、スイッチトランジスタＭ１、Ｍ２のトランジスタサイズと出力電圧レベルで制御するスイッチトランジスタＭ３、Ｍ４のトランジスタサイズ比を８：２と調整したときの一覧表（ｂ）を図示したものである。   The result of adjusting the transistor size as described above is shown in FIG. FIG. 6 shows a list (a) when the transistor size ratio of the switch transistors M3 and M4 controlled by the transistor size and output voltage level of the switch transistors M1 and M2 is adjusted to 5: 5, and the transistors of the switch transistors M1 and M2. The table (b) is shown when the transistor size ratio of the switch transistors M3 and M4 controlled by the size and the output voltage level is adjusted to 8: 2.

スイッチトランジスタＭ１〜Ｍ４のオン抵抗の全成分の合計を２０とする。トランジスタサイズ比の調整において、従来では（ａ）のように各素子のオン抵抗比がすべて５になるが、本形態では（ｂ）のようにスイッチトランジスタＭ１、Ｍ２のオン抵抗比は２とし、スイッチトランジスタＭ３、Ｍ４のオン抵抗比は８となるように振り分ける。   The sum of all the on-resistance components of the switch transistors M1 to M4 is 20. In the conventional adjustment of the transistor size ratio, the on-resistance ratio of each element is 5 as shown in (a), but in this embodiment, the on-resistance ratio of the switch transistors M1 and M2 is 2 as shown in (b). The switch transistors M3 and M4 are distributed so that the on-resistance ratio is 8.

また、スイッチトランジスタＭ１〜Ｍ４におけるゲート容量比もスイッチトランジスタＭ１〜Ｍ４のトランジスタサイズ（＝オン抵抗比）により決まる。図１を見ればわかるように本形態のチャージポンプ回路ではスイッチトランジスタＭ１、Ｍ３、Ｍ４はＰｃｈトランジスタで構成され、スイッチトランジスタＭ２はＮｃｈトランジスタで構成されている。ＮｃｈトランジスタはＰｃｈトランジスタに対して相互コンダクタンスが２倍あるので、同じオン抵抗を実現させるにはトランジスタサイズで表現するときは１／２で済む。従って、従来では（ａ）のようにスイッチトランジスタＭ１、Ｍ３、Ｍ４のゲート容量比は５とし、スイッチトランジスタＭ２のゲート容量比は２．５とするが、本形態では（ｂ）のようにスイッチトランジスタＭ１のゲート容量比は８とし、スイッチトランジスタＭ３、Ｍ４のゲート容量比は２とし、スイッチトランジスタＭ２のゲート容量比は４となるように振り分けられる。   The gate capacitance ratio in the switch transistors M1 to M4 is also determined by the transistor size (= ON resistance ratio) of the switch transistors M1 to M4. As can be seen from FIG. 1, in the charge pump circuit of this embodiment, the switch transistors M1, M3, and M4 are configured by Pch transistors, and the switch transistor M2 is configured by an Nch transistor. Since the Nch transistor has a mutual conductance twice that of the Pch transistor, to achieve the same on-resistance, the transistor size can be halved. Therefore, conventionally, the gate capacitance ratio of the switch transistors M1, M3, and M4 is 5 and the gate capacitance ratio of the switch transistor M2 is 2.5 as shown in (a), but in this embodiment, the switch capacitance is as shown in (b). The gate capacitance ratio of the transistor M1 is set to 8, the gate capacitance ratio of the switch transistors M3 and M4 is set to 2, and the gate capacitance ratio of the switch transistor M2 is set to 4.

チャージポンプ回路における消費電流は主にスイッチトランジスタのゲート容量で決まり、スイッチトランジスタＭ１、Ｍ２に対して振幅が２倍必要となり、また、消費電流を考えると出力電流は入力電流の２倍なので、同じトランジスタサイズで比較するとスイッチトランジスタＭ３、Ｍ４による消費電流ロスはスイッチトランジスタＭ１の４倍もの消費電流が必要となる。このような事情を考慮すると、従来では（ａ）のように駆動電流比がＭ１：Ｍ２：Ｍ３：Ｍ４＝５：２．５：２０：２０で駆動電流の合計は４７．５になるのに対し、本形態では（ｂ）のように駆動電流比がＭ１：Ｍ２：Ｍ３：Ｍ４＝８：４：８：８で駆動電流の合計は２８になるので、約４０％も消費電流が低減されることがわかる。   The current consumption in the charge pump circuit is mainly determined by the gate capacitance of the switch transistor, and the amplitude needs to be twice that of the switch transistors M1 and M2. Also, considering the current consumption, the output current is twice the input current. When compared in terms of transistor size, the current consumption loss due to the switch transistors M3 and M4 requires a current consumption four times that of the switch transistor M1. Considering such circumstances, the conventional drive current ratio is M1: M2: M3: M4 = 5: 2.5: 20: 20 and the total drive current is 47.5 as shown in FIG. On the other hand, in this embodiment, the drive current ratio is M1: M2: M3: M4 = 8: 4: 8: 8 and the total drive current is 28 as shown in (b), so the current consumption is reduced by about 40%. I understand that

出力波形のノイズについては、スイッチトランジスタＭ４のトランジスタサイズで決まる寄生容量が支配的であり、トランジスタサイズと寄生容量値は比例するので、従来では（ａ）のようにＭ４のゲート容量比が５であるのに対し、本形態では（ｂ）のように２になり、２／５ということで６０％のノイズ低減が見込まれる。   As for the noise of the output waveform, the parasitic capacitance determined by the transistor size of the switch transistor M4 is dominant, and the transistor size and the parasitic capacitance value are proportional. Therefore, conventionally, the gate capacitance ratio of M4 is 5 as shown in FIG. On the other hand, in this embodiment, it becomes 2 as shown in (b), and a noise reduction of 60% is expected by 2/5.

本形態を実施することにより以下の効果を奏する。つまり、チャージポンプ回路のスイッチトランジスタの駆動制御について、入力電圧レベル制御側においてはオン抵抗、ゲート容量を大きくし、出力電圧レベル制御側においてはオン抵抗、ゲート容量を小さくするようにトランジスタサイズを振り分ける。これにより、オン抵抗の全成分をあまり変えることがなくとも、出力電圧を電源とするチャージポンプ駆動バッファの消費電流を抑えることができる。また、チャージポンプ回路の出力電圧レベルで制御するスイッチトランジスタを小型化して、出力波形のノイズの要因であるスイッチトランジスタの寄生容量による電流のやりとりを抑え、さらに、スイッチトランジスタのゲート波形を鈍らせて急峻な電荷の充放電を抑えれば、より一層のノイズの低減化を図ることができる。   By implementing this embodiment, the following effects can be obtained. That is, for the drive control of the switch transistor of the charge pump circuit, the transistor size is distributed so that the on-resistance and gate capacitance are increased on the input voltage level control side and the on-resistance and gate capacitance are decreased on the output voltage level control side. . As a result, the current consumption of the charge pump drive buffer using the output voltage as a power source can be suppressed without changing all the components of the on-resistance. In addition, the switch transistor controlled by the output voltage level of the charge pump circuit is downsized to suppress the exchange of current due to the parasitic capacitance of the switch transistor, which is the cause of noise in the output waveform, and further, the gate waveform of the switch transistor is dulled. If charge / discharge of steep charges is suppressed, noise can be further reduced.

なお、上述した形態は本発明のチャージポンプ回路を実施するための最良のものであるが、これに限定する趣旨ではない。従って、本発明の要旨を変更しない範囲においてその実施形式を種々変形することが可能である。   The above-described embodiment is the best one for implementing the charge pump circuit of the present invention, but the present invention is not limited to this. Therefore, various modifications can be made to the implementation form without changing the gist of the present invention.

本発明のチャージポンプ回路を搭載した、移動通信端末としての携帯電話機、通信装置などの開発が望まれる。   Development of a mobile phone, a communication device, etc. as a mobile communication terminal equipped with the charge pump circuit of the present invention is desired.

本形態のチャージポンプ回路と、当該チャージポンプ回路を駆動するクロック制御回路ＣＬＫの構成を図示したものである。2 shows a configuration of a charge pump circuit of this embodiment and a clock control circuit CLK that drives the charge pump circuit. スイッチトランジスタＭ４の寄生容量について説明するための図である。It is a figure for demonstrating the parasitic capacitance of the switch transistor M4. スイッチトランジスタＭ４のゲートに流れる駆動電流の駆動電流パスを図示したものである。The drive current path of the drive current flowing through the gate of the switch transistor M4 is illustrated. 出力波形のノイズの発生タイミングをタイミングチャートとして図示したものである。The timing of occurrence of noise in the output waveform is illustrated as a timing chart. クロック制御回路ＣＬＫがスイッチトランジスタＭ１〜Ｍ４、スイッチＳＷ１〜ＳＷ４の駆動制御するときの各素子の駆動波形を図示したものである。The drive waveforms of each element when the clock control circuit CLK controls the drive of the switch transistors M1 to M4 and the switches SW1 to SW4 are illustrated. スイッチトランジスタＭ１、Ｍ２のトランジスタサイズと出力電圧レベルで制御するスイッチトランジスタＭ３、Ｍ４のトランジスタサイズ比を５：５と調整したときの一覧表（ａ）と、スイッチトランジスタＭ１、Ｍ２のトランジスタサイズと出力電圧レベルで制御するスイッチトランジスタＭ３、Ｍ４のトランジスタサイズ比を８：２と調整したときの一覧表（ｂ）を図示したものである。Table (a) when the transistor size ratio of the switch transistors M3 and M4 controlled by the transistor size and output voltage level of the switch transistors M1 and M2 is adjusted to 5: 5, and the transistor size and output of the switch transistors M1 and M2 FIG. 6B shows a list (b) when the transistor size ratio of the switch transistors M3 and M4 controlled at the voltage level is adjusted to 8: 2.

符号の説明Explanation of symbols

Ｍ１〜Ｍ４ スイッチトランジスタ
ＳＷ１〜ＳＷ４ スイッチ
Ｃ１、Ｃ２ 容量
ＣＬＫ クロック制御回路 M1 to M4 switch transistor SW1 to SW4 switch C1, C2 capacitance CLK clock control circuit

Claims (6)

入力電圧で制御される第１、第２のスイッチトランジスタと、
出力電圧で制御される第３、第４のスイッチトランジスタと有するチャージポンプ回路において、
前記第３、第４のスイッチトランジスタのトランジスタサイズを、前記第１、第２のスイッチトランジスタのトランジスタサイズよりも相対的に小さくするように構成したことを特徴とするチャージポンプ回路。 First and second switch transistors controlled by an input voltage;
In the charge pump circuit having the third and fourth switch transistors controlled by the output voltage,
2. A charge pump circuit comprising: a transistor size of the third and fourth switch transistors that is relatively smaller than a transistor size of the first and second switch transistors. 前記構成において、前記第３、第４のスイッチトランジスタのゲート容量を、前記第１、第２のスイッチトランジスタのゲート容量よりも相対的に小さくすることを特徴とする請求項１に記載のチャージポンプ回路。   2. The charge pump according to claim 1, wherein in the configuration, gate capacities of the third and fourth switch transistors are relatively smaller than gate capacities of the first and second switch transistors. circuit. 前記構成において、前記第１、第２のスイッチトランジスタのオン抵抗を、前記第３、第４のスイッチトランジスタのオン抵抗よりも相対的に小さくすることを特徴とする請求項１に記載のチャージポンプ回路。   2. The charge pump according to claim 1, wherein in the configuration, an on-resistance of the first and second switch transistors is relatively smaller than an on-resistance of the third and fourth switch transistors. circuit. 前記第１、第２のスイッチトランジスタのトランジスタサイズと、前記第３、第４のスイッチトランジスタのトランジスタサイズの比を８：２とすることを特徴とする請求項１に記載のチャージポンプ回路。   2. The charge pump circuit according to claim 1, wherein a ratio of a transistor size of the first and second switch transistors to a transistor size of the third and fourth switch transistors is 8: 2. 請求項１から４の何れかに記載のチャージポンプ回路を搭載した移動通信端末。   A mobile communication terminal equipped with the charge pump circuit according to claim 1. 請求項１から４の何れかに記載のチャージポンプ回路を搭載した通信装置。   The communication apparatus carrying the charge pump circuit in any one of Claim 1 to 4.
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* Cited by examiner, † Cited by third party
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WO2020136820A1 (en) * 2018-12-27 2020-07-02 三菱電機株式会社 Charge pump circuit and semiconductor device
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