JP2012195037A - ワード線電位制御回路 - Google Patents

Abstract

【課題】製造バラツキや動作温度などに応じてワード線電位を適正化する。
【解決手段】複数のメモリセルＭＣがアレイ状に配列されたメモリセルアレイ１において、メモリセルＭＣの特定の特性を制御し、メモリセルＭＣの特定の特性が制御された時の特性の分布に基づいて、ワード線ｗｌ＿０〜ｗｌ＿ｍの電位を調整する。リード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣからデータが読み出される。そして、カウンタ８において、メモリセルＭＣから読み出されたデータの反転数がカウントされ、コンパレータ１１に出力される。また、セレクタ１０において、期待値Ｎ２が選択され、コンパレータ１１に出力される。そして、コンパレータ１１において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ２が比較され、その比較結果がソース電位制御部１３に送られる。
【選択図】図１

Description

本発明の実施形態はワード線電位制御回路に関する。

ＳＲＡＭの低消費電力化を図るために、ＳＲＡＭの電源電圧を低下させることが行われている。ただし、ＳＲＡＭの電源電圧を低下させると、ＳＲＡＭの動作マージンが減少するため、ＳＲＡＭの製造バラツキや動作温度などに応じてワード線電位を適正化することが望まれる。

特開２０１０−２３１８５３号公報

本発明の一つの実施形態の目的は、製造バラツキや動作温度などに応じてワード線電位を適正化することが可能なワード線電位制御回路を提供することである。

実施形態のワード線電位制御回路によれば、メモリセルアレイと、リード回路と、ワード線ドライバと、特性制御部と、ワード線電位調整部とが設けられている。メモリセルアレイは、複数のメモリセルがアレイ状に配列されている。リード回路は、前記メモリセルからデータを読み出す。ワード線ドライバは、前記メモリセルのワード線を駆動する。特性制御部は、前記メモリセルの特定の特性を制御する。ワード線電位調整部は、前記メモリセルの特定の特性が制御された時の前記特性の分布に基づいて、前記ワード線の電位を調整する。

図１は、第１実施形態に係るワード線電位制御回路の概略構成を示すブロック図である。 図２は、図１のメモリセルの回路構成の一例を示す図である。 図３は、図１のワード線ドライバ回路の１ワード線分の構成の一例を示す図である。 図４は、図１のソース電位制御部の概略構成を示すブロック図である。 図５は、図１のワード線電位制御回路の動作を示すフローチャートである。 図６は、図１のワード線電位制御回路のワード線電位調整前後におけるソース電位に対するデータ反転数の分布を示す図である。 図７は、図１のワード線電位制御回路のワード線電位、プロセス条件および温度とＳＮＭデータとの関係を示す図である。 図８は、図１のワード線電位制御回路のワード線電位、プロセス条件および温度を変えた時のμＳＮＭおよびσＳＮＭの変化を示す図である。 図９は、第２実施形態に係るワード線電位制御回路の動作を示すフローチャートである。 図１０は、第３実施形態に係るワード線電位制御回路の概略構成を示すブロック図である。 図１１は、図１０のワード線電位制御回路の動作を示すフローチャートである。

以下、実施形態に係るワード線電位制御回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係るワード線電位制御回路の概略構成を示すブロック図である。
図１において、ワード線電位制御回路には、メモリセルアレイ１、クロック発生部２、ロウデコーダ３、ワード線ドライバ４、カラムデコーダ５、カラムセレクタ６、リード／ライト回路７、カウンタ８、タイミング制御部９、セレクタ１０、コンパレータ１１、ワード線電位調整部１２およびソース電位制御部１３が設けられている。

ここで、メモリセルアレイ１には、メモリセルＭＣがロウ方向およびカラム方向にマトリックス状に配置されている。メモリセルＭＣは、相補的にデータを記憶することができ、例えば、ＳＲＡＭセルを用いることができる。また、メモリセルアレイ１には、メモリセルＭＣのロウ選択を行うワード線ｗｌ_０〜ｗｌ_ｍ（ｍは正の整数）がロウごとに設けられるとともに、メモリセルＭＣのカラム選択を行うビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋ（ｋは正の整数）がカラムごとに設けられている。なお、メモリセルアレイ１のセル数は、例えば、２Ｋビットに設定することができる。

クロック発生部２は、リードおよびライトの基準となるクロックを発生させることができる。ロウデコーダ３は、ロウアドレスに基づいてメモリセルＭＣのロウ選択を行わせるワード線ｗｌ_０〜ｗｌ_ｍを選択することができる。ワード線ドライバ４は、ロウデコーダ３にて選択されたワード線ｗｌ_０〜ｗｌ_ｍを駆動することができる。

カラムデコーダ５は、カラムアドレスに基づいてメモリセルＭＣのカラム選択を行わせるビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋを選択することができる。カラムセレクタ６は、カラムデコーダ５にて選択されたビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋをリード／ライト回路７に接続することができる。なお、リード回路としては、メモリセルＭＣからビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋ上に読み出された信号に基づいて、メモリセルＭＣに記憶されているデータを検知するセンスアンプを用いることができる。ライト回路としては、書き込みデータに応じてビット線ｂｌｔ_０〜ｂｌｔ_ｋとビット線ｂｌｃ_０〜ｂｌｃ_ｋとを互いに相補的に駆動するライトアンプを用いることができる。

カウンタ８は、メモリセルＭＣから読み出されたデータの反転数をカウントすることができる。タイミング制御部９は、コンパレータ１１による比較タイミングおよびワード線電位調整部１２によるワード線電位調整タイミングを制御することができる。セレクタ１０は、期待値Ｎ１〜Ｎ３を切り替えてコンパレータ１１に出力することができる。コンパレータ１１は、カウンタ８によるカウント結果と期待値Ｎ１〜Ｎ３とを比較することができる。

ワード線電位調整部１２は、メモリセルＭＣの特定の特性が制御された時の特性の分布に基づいて、ワード線ｗｌ_０〜ｗｌ_ｍの電位を調整することができる。なお、メモリセルＭＣの特定の特性としては、メモリセルＭＣにデータが保持されている時の安定性を挙げることができる。このメモリセルＭＣの安定性を示す指標として、例えば、スタティックノイズマージンＳＮＭを用いることができる。

ソース電位制御部１３は、ソース線ｓｌを介してメモリセルＭＣのソース電位ＳＣＦＶを制御することができる。また、ソース電位制御部１３は、ソース電位ＳＣＦＶをスイープした時に、メモリセルＭＣから読み出されたデータの反転数が期待値Ｎ１、Ｎ２に一致する２点からソース電位ＳＣＦＶに対するデータ反転数の分布を求めることができる。なお、このソース電位ＳＣＦＶはスタティックノイズマージンＳＮＭと相関性が高い。このため、ソース電位ＳＣＦＶは、メモリセルＭＣのスタティックノイズマージンＳＮＭを制御する制御値として用いることができる。また、ここで言うソース電位ＳＣＦＶのスイープは、ソース電位ＳＣＦＶを変更するという意味である。

図２は、図１のメモリセルの回路構成の一例を示す図である。
図２において、メモリセルＭＣには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。

そして、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ｗｌは、伝送トランジスタＦ１、Ｆ２のゲートに接続されている。

ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードＮｔを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードＮｃを構成することができる。

また、ビット線ｂｌｔは、伝送トランジスタＦ１を介して記憶ノードＮｔに接続されている。また、ビット線ｂｌｃは、伝送トランジスタＦ２を介して記憶ノードＮｃに接続されている。また、負荷トランジスタＬ１、Ｌ２のソースは電源電位に接続され、駆動トランジスタＤ１のソースはソース線ｓｌに接続され、駆動トランジスタＤ２のソースは接地電位に接続されている。ここで、ソース線ｓｌには、図１のソース電位制御部１３を介してソース電位ＳＣＦＶを与えることができる。

図３は、図１のワード線ドライバ回路の１ワード線分の構成の一例を示す図である。
図３において、ワード線ドライバ４には、Ｐチャンネル電界効果トランジスタＰＤ、Ｎチャンネル電界効果トランジスタＮＤおよびワード線電位可変部２０が設けられている。ワード線電位可変部２０には、Ｐチャンネル電界効果トランジスタＰ０〜Ｐｎ（ｎは正の整数）が設けられている。そして、Ｐチャンネル電界効果トランジスタＰＤとＮチャンネル電界効果トランジスタＮＤとは互いに直列接続されることでＣＭＯＳインバータが構成されている。また、Ｐチャンネル電界効果トランジスタＰＤとＮチャンネル電界効果トランジスタＮＤとの接続点には、ワード線ｗｌが接続されるとともに、Ｐチャンネル電界効果トランジスタＰ０〜Ｐｎが並列接続されている。また、Ｐチャンネル電界効果トランジスタＰ０〜Ｐｎのゲートには制御信号Ｓ＜０＞〜Ｓ＜ｎ＞がそれぞれ入力される。

図４は、図１のソース電位制御部の概略構成を示すブロック図である。
図４において、ソース電位制御部１３には、ソース電圧スイープ部２１、外挿演算部２２およびレジスタＲ１、Ｒ２が設けられている。ソース電圧スイープ部２１は、ソース電位ＳＣＦＶをスイープすることができる。レジスタＲ１は、カウンタ８によるカウント結果が期待値Ｎ１と一致した時のソース電位ＳＣＦＶの値を保持することができる。レジスタＲ２は、カウンタ８によるカウント結果が期待値Ｎ２と一致した時のソース電位ＳＣＦＶの値を保持することができる。外挿演算部２２は、各レジスタＲ１、Ｒ２に保持されているソース電位ＳＣＦＶの値に基づいて、ソース電位ＳＣＦＶに対するメモリセルＭＣのデータ反転数の分布を推測することができる。

図５は、図１のワード線電位制御回路の動作を示すフローチャートである。
図５において、図１のリード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣに対してデータ‘０’が書き込まれる（Ｓ０）。この時、図２に示すように、記憶ノードＮｔではデータ‘０’が保持され、記憶ノードＮｃではデータ‘１’が保持される。

次に、ワード線電位調整部１２において、ワード線電位が初期値に設定される（Ｓ１）。なお、ワード線電位の初期値は任意の値でよいが、ワード線電位調整時間を短くするために、ワード線電位制御回路で利用可能な最も高い電圧に設定することが好ましい。

次に、ソース電位制御部１３において、ソース電位ＳＣＦＶが初期値に設定される（Ｓ２）。なお、ソース電位ＳＣＦＶの初期値は任意の値でよく、例えば、接地電位に設定することができる。

次に、図１のリード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣからデータが読み出される。そして、カウンタ８において、メモリセルＭＣから読み出されたデータの反転数がカウントされ（Ｓ３）、コンパレータ１１に出力される。また、図１のセレクタ１０において、期待値Ｎ１が選択され、コンパレータ１１に出力される。そして、コンパレータ１１において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１が比較され（Ｓ４）、その比較結果がソース電位制御部１３に送られる。

そして、ソース電位制御部１３において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１が一致していない場合、図４のソース電圧スイープ部２１を介してソース電位ＳＣＦＶが変更される（Ｓ５）。以後、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１が一致するまでステップＳ３〜Ｓ５までの処理が繰り返される。

そして、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１が一致すると、その時のソース電位ＳＣＦＶが図４のレジスタＲ１に記憶される（Ｓ６）。

次に、図１のリード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣに対してデータ‘０’が書き込まれる（Ｓ７）。次に、ソース電位制御部１３において、ソース電位ＳＣＦＶが初期値に設定される（Ｓ８）。

次に、図１のリード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣからデータが読み出される。そして、カウンタ８において、メモリセルＭＣから読み出されたデータの反転数がカウントされ（Ｓ９）、コンパレータ１１に出力される。また、図１のセレクタ１０において、期待値Ｎ２が選択され、コンパレータ１１に出力される。そして、コンパレータ１１において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ２が比較され（Ｓ１０）、その比較結果がソース電位制御部１３に送られる。

そして、ソース電位制御部１３において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ２が一致していない場合、図４のソース電圧スイープ部２１を介してソース電位ＳＣＦＶが変更される（Ｓ１１）。以後、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ２が一致するまでステップＳ９〜Ｓ１１までの処理が繰り返される。

そして、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ２が一致すると、その時のソース電位ＳＣＦＶが図４のレジスタＲ２に記憶される（Ｓ１２）。

次に、図４の外挿演算部２２において、各レジスタＲ１、Ｒ２に保持されているソース電位ＳＣＦＶの値に基づいて、ソース電位ＳＣＦＶに対するメモリセルＭＣのデータ反転数の分布が推測される。そして、ソース電位ＳＣＦＶに対するメモリセルＭＣのデータ反転数の分布に基づいて、所定のマージンが得られるようにソース電位ＳＣＦＶの目標値が算出される（Ｓ１３）。

次に、図１のリード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣに対してデータ‘０’が書き込まれる（Ｓ１４）。次に、ソース電位制御部１３において、ソース電位ＳＣＦＶが目標値に設定される（Ｓ１５）。

次に、図１のリード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣからデータが読み出される。そして、カウンタ８において、メモリセルＭＣから読み出されたデータの反転数がカウントされ（Ｓ１６）、コンパレータ１１に出力される。また、図１のセレクタ１０において、期待値Ｎ３が選択され、コンパレータ１１に出力される。そして、コンパレータ１１において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ３が比較され（Ｓ１７）、その比較結果がワード線電位調整部１２に送られる。

そして、ワード線電位調整部１２において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ３が一致していない場合、ワード線電位が調整される（Ｓ１８）。この時、ワード線電位調整部１２からワード線ドライバ４に制御信号Ｓ＜０＞〜Ｓ＜ｎ＞が出力される。そして、制御信号Ｓ＜０＞〜Ｓ＜ｎ＞に基づいて図３のＰチャンネル電界効果トランジスタＰ０〜Ｐｎのオンされる個数を変更することで、ワード線ドライバ４の駆動力を変更することができ、ワード線電位を調整することができる。

以後、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ３が一致するまでステップＳ１６〜Ｓ１８までの処理が繰り返される。

そして、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ３が一致すると、その時の制御信号Ｓ＜０＞〜Ｓ＜ｎ＞の値がワード線電位調整部１２に記憶される（Ｓ１９）。そして、その時の制御信号Ｓ＜０＞〜Ｓ＜ｎ＞の値をワード線コードＣＤＥとして外部のＳＲＡＭマクロに出力し、そのＳＲＡＭマクロがワード線コードＣＤＥに基づいて自己のワード線電位を調整することで、ＳＲＡＭの製造バラツキや動作温度などに応じてワード線電位を適正化することができる。

ここで、ソース電位ＳＣＦＶに対するメモリセルＭＣのデータ反転数の分布に基づいて、所定のマージンが得られるようにソース電位ＳＣＦＶの目標値を算出することにより、メモリセルＭＣのスタティックノイズマージンＳＮＭの分布の変化に追従するようにワード線電位を調整することができる。このため、製品出荷のチップ温度の変化や経時劣化などによってメモリセルＭＣのスタティックノイズマージンＳＮＭの分布が変化した場合においても、ワード線電位を適正化することができる。

なお、図１のワード線電位制御回路は、外部のＳＲＡＭマクロとともに同一チップ上に搭載するようにしてもよい。

図６は、図１のワード線電位制御回路のワード線電位調整前後におけるソース電位に対するデータ反転数Ｎの分布を示す図である。なお、図６の例では、メモリセルアレイ１のセル数を２Ｋビットとした時、期待値Ｎ１を０．６σに相当する反転数＝１４８６（＝２０４８（２Ｋ）×０．７２５７（０．６σ）、期待値Ｎ２を−２．０σに相当する反転数＝４６（＝２０４８（２Ｋ）×０．０２２８（−２．０σ）、期待値Ｎ３を０σに相当する反転数＝１０２４（＝２０４８（２Ｋ）×０．５（０σ）とした。
図６において、図１のメモリセルＭＣから読み出されたデータの反転数が０．６σに相当する反転数に達するまでソース電位ＳＣＦＶをスイープすることにより、メモリセルＭＣから読み出されたデータの反転数が０．６σに相当する反転数に達した時のソース電位ＳＣＦＶ_０．６σを求める。また、図１のメモリセルＭＣから読み出されたデータの反転数が−２．０σに相当する反転数に達するまでソース電位ＳＣＦＶをスイープすることにより、メモリセルＭＣから読み出されたデータの反転数が−２．０σに相当する反転数に達した時のソース電位ＳＣＦＶ_−２．０σを求める。

そして、データ反転数Ｎが０．６σの時のソース電位ＳＣＦＶ_０．６σの点Ｐ１と、データ反転数Ｎが−２．０σの時のソース電位ＳＣＦＶ_−２．０σの点Ｐ２とから外挿することより、ワード線電位調整前のソース電位ＳＣＦＶに対するデータ反転数Ｎの分布Ｂ１を求めることができる。

次に、例えば、目標の歩留まりを５．２σとすると、ソース電位ＳＣＦＶ_０．６σ、ＳＣＦＶ_−２．０σから、μＳＣＦＶ_ｔａｒｇｅｔ＝（ＳＣＦＶ_０．６σ−ＳＣＦＶ_−２．０σ）×２＋α＝ＳＣＦＶ＿５．２σを求める。ただし、αはマージンである。

そして、ワード線電位調整後のソース電位ＳＣＦＶに対するデータ反転数Ｎの分布Ｂ２のソース電位の平均値μＳＣＦＶがソース電位μＳＣＦＶ＿ｔａｒｇｅｔとなるようにすると、歩留まり５．２σを満たすことができる。

ここで、２点Ｐ１、Ｐ２の選択方法について説明する。ソース電位ＳＣＦＶの特徴として、反転数Ｎが少ない点だとばらつきが大きくなり、反転数Ｎが多い点だと飽和するので、選択する２点Ｐ１、Ｐ２は分布Ｂ１の中心に近いほうがよい。しかし、この２点Ｐ１、Ｐ２から目標とする歩留まりのソース電位ＳＣＦＶを外挿するので、選択する２点Ｐ１、Ｐ２間の幅を広くとった方がばらつきを抑えられる。このため、２点Ｐ１、Ｐ２は分布Ｂ１の中心に近くかつ幅が広い方がよく、この条件を満たす点Ｐ１、Ｐ２として、例えば、０．６σと−２．０σの２点を選択することができる。

図７は、図１のワード線電位制御回路のワード線電位ＶＷＬ、プロセス条件および温度とＳＮＭデータとの関係を示す図、図８は、図１のワード線電位制御回路のワード線電位ＶＷＬ、プロセス条件および温度を変えた時のμＳＮＭおよびσＳＮＭの変化を示す図である。ただし、ＦＳはＮチャンネル電界効果トランジスタのＶｔｈファースト、ＰＮチャンネル電界効果トランジスタのＶｔｈスローとした場合、ＳＦはＮチャンネル電界効果トランジスタのＶｔｈスロー、ＰＮチャンネル電界効果トランジスタのＶｔｈファーストとした場合を示す。

図７および図８において、ワード線電位ＶＷＬ、プロセス条件および温度条件によらずスタティックノイズマージンＳＮＭの標準化変数Ｚは、スタティックノイズマージンの分散値σＳＮＭよりもスタティックノイズマージンの平均値μＳＮＭの変化によるところが大きく、スタティックノイズマージン分布に分散値σの影響は小さい。

そのため、スタティックノイズマージン分布の形状の変化は小さく、図５のＳ１〜Ｓ１２の処理を１回だけ行えば、スタティックノイズマージン分布の形状を知ることができる。スタティックノイズマージンＳＮＭとソース電圧ＳＣＦＶは相関が高いので、ソース電圧ＳＣＦＶにおいてもスタティックノイズマージンＳＮＭと同様のことが言える。

（第２実施形態）
図９は、第２実施形態に係るワード線電位制御回路の動作を示すフローチャートである。
図９において、Ｓ０〜Ｓ１５は図５の処理と同様である。この時、コンパレータ１１にてカウント対象となるセル数は、例えば、２Ｋビットに設定することができる。
次に、Ｓ１６以降でコンパレータ１１にてカウント対象となるセル数を減らすため、期待値Ｎ３がキャリブレーションされる（Ｓ２０）。このキャリブレーションでは、コンパレータ１１にてカウント対象となるセル数が減らされたことで生じる平均の誤差が補正される。この時、コンパレータ１１にてカウント対象となるセル数は、例えば、１２８ビットに設定することができる。

次に、図１のリード／ライト回路７を介してメモリセルアレイ１の一部のメモリセルＭＣからデータが読み出される。そして、カウンタ８において、メモリセルＭＣから読み出されたデータの反転数がカウントされ（Ｓ１６）、コンパレータ１１に出力される。そして、コンパレータ１１において、メモリセルアレイ１の一部のメモリセルＭＣから読み出されたデータの反転数と、キャリブレーションされた期待値Ｎ３´が比較され（Ｓ１７´）、その比較結果がワード線電位調整部１２に送られる。

そして、ワード線電位調整部１２において、メモリセルアレイ１の一部のメモリセルＭＣから読み出されたデータの反転数と、キャリブレーションされた期待値Ｎ３´が一致していない場合、ワード線電位が調整される（Ｓ１８）。以後、メモリセルアレイ１の一部のメモリセルＭＣから読み出されたデータの反転数と、キャリブレーションされた期待値Ｎ３´が一致するまでステップＳ１６〜Ｓ１８までの処理が繰り返される。

ここで、Ｓ１６以降でコンパレータ１１にてカウント対象となるセル数を減らすことにより、ワード線電位調整時にデータが読み出されるメモリセルＭＣの個数を減らすことができ、ワード線電位調整時間を短くすることができる。

（第３実施形態）
図１０は、第３実施形態に係るワード線電位制御回路の概略構成を示すブロック図である。
図１０において、このワード線電位制御回路では、図１のワード線電位制御回路のセレクタ１０およびソース電位制御部１３の代わりにセレクタ１０´およびソース電位制御部１３´が設けられている。

ここで、セレクタ１０´は、期待値Ｎ１１、Ｎ１２を切り替えてコンパレータ１１に出力することができる。ソース電位制御部１３´は、ソース線ｓｌを介してメモリセルＭＣのソース電位ＳＣＦＶを制御することができる。また、ソース電位制御部１３´は、ソース電位ＳＣＦＶをスイープした時に、メモリセルＭＣから読み出されたデータの反転数が期待値Ｎ１１に一致する１点からソース電位ＳＣＦＶに対するデータ反転数の分布を求めることができる。

図１１は、図１０のワード線電位制御回路の動作を示すフローチャートである。
図１１において、図１０のリード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣに対してデータ‘０’が書き込まれる（Ｓ３０）。次に、ワード線電位調整部１２において、ワード線電位が初期値に設定される（Ｓ３１）。次に、ソース電位制御部１３において、ソース電位ＳＣＦＶが初期値に設定される（Ｓ３２）。

次に、図１０のリード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣからデータが読み出される。そして、カウンタ８において、メモリセルＭＣから読み出されたデータの反転数がカウントされ（Ｓ３３）、コンパレータ１１に出力される。また、図１０のセレクタ１０´において、期待値Ｎ１１が選択され、コンパレータ１１に出力される。そして、コンパレータ１１において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１１が比較され（Ｓ３４）、その比較結果がソース電位制御部１３´に送られる。

そして、ソース電位制御部１３´において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１１が一致していない場合、ソース電位ＳＣＦＶが変更される（Ｓ３５）。以後、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１１が一致するまでステップＳ３３〜Ｓ３５までの処理が繰り返される。

そして、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１１が一致すると、その時のソース電位ＳＣＦＶが記憶される（Ｓ３６）。

次に、ステップＳ３６で記憶されたソース電位ＳＣＦＶの値に基づいて、ソース電位ＳＣＦＶに対するメモリセルＭＣのデータ反転数の分布が推測される。そして、ソース電位ＳＣＦＶに対するメモリセルＭＣのデータ反転数の分布に基づいて、所定のマージンが得られるようにソース電位ＳＣＦＶの目標値が算出される（Ｓ３７）。

次に、図１のリード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣに対してデータ‘０’が書き込まれる（Ｓ３８）。次に、ソース電位制御部１３´において、ソース電位ＳＣＦＶが目標値に設定される（Ｓ３９）。

次に、図１のリード／ライト回路７を介してメモリセルアレイ１の全てのメモリセルＭＣからデータが読み出される。そして、カウンタ８において、メモリセルＭＣから読み出されたデータの反転数がカウントされ（Ｓ４０）、コンパレータ１１に出力される。また、図１０のセレクタ１０´において、期待値Ｎ１２が選択され、コンパレータ１１に出力される。そして、コンパレータ１１において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１２が比較され（Ｓ４１）、その比較結果がワード線電位調整部１２に送られる。

そして、ワード線電位調整部１２において、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１２が一致していない場合、ワード線電位が調整される（Ｓ４２）。以後、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１２が一致するまでステップＳ４０〜Ｓ４２までの処理が繰り返される。

そして、メモリセルＭＣから読み出されたデータの反転数と期待値Ｎ１２が一致すると、その時の制御信号Ｓ＜０＞〜Ｓ＜ｎ＞の値がワード線電位調整部１２に記憶される（Ｓ４３）。そして、その時の制御信号Ｓ＜０＞〜Ｓ＜ｎ＞の値をワード線コードＣＤＥとして外部のＳＲＡＭマクロに出力し、そのＳＲＡＭマクロがワード線コードＣＤＥに基づいて自己のワード線電位を調整することで、ＳＲＡＭの製造バラツキや動作温度などに応じてワード線電位を適正化することができる。

例えば、メモリセルアレイ１のセル数を２Ｋビットとした時、期待値Ｎ１１を０σに相当する反転数＝１０２４（＝２０４８（２Ｋ）×０．５（０σ）、期待値Ｎ１２を−１．７４σに相当する反転数＝８３（＝２０４８（２Ｋ）×０．０４０９（−１．７４σ）とすることができる。

そして、図１０のメモリセルＭＣから読み出されたデータの反転数が０σに相当する反転数に達するまでソース電位ＳＣＦＶをスイープすることにより、メモリセルＭＣから読み出されたデータの反転数が０σに相当する反転数に達した時のソース電位ＳＣＦＶ_０σを求める。

次に、例えば、目標の歩留まりを５．２σとすると、ソース電位ＳＣＦＶ_０σから、ＳＣＦＶ_ｃｏｍｐ＝（ＳＣＦＶ_０σ×２／３＋α）を求める。ただし、αはマージンである。

この時、目標の歩留まりが５．２σを満たすには、ソース電位ＳＣＦＶ_ｃｏｍｐが−１．７４σのソース電位ＳＣＦＶである必要がある。従って、ソース電位ＳＣＦＶをＳＣＦＶ_ｃｏｍｐに設定し、−１．７４σの反転数が得られるようにワード線電位を調整することで、歩留まり５．２σを満たすことができる。

なお、０σをモニターするのに０σの反転数をカウントする以外の方法もある。例えば、数Ｋｂの並列レプリカセルを用意し、内部ノードをショートさせる。その後、ソース電位ＳＣＦＶをスイープさせ、反転が得られたときのソース電位ＳＣＦＶをＳＣＦＶ＿０σとする方法である。

また、上述した実施形態では、ソース電位ＳＣＦＶに対するデータ反転数Ｎの分布に基づいてワード線電位を調整する方法について説明したが、例えば、ウェルバイアスの制御や、セル用電源の制御に用いるようにしてもよい。

また、本発明の実施形態では、以下の態様を含んでいても良い。すなわち、特性制御部は、第１の制御値と第２の制御値とに基づいて第３の制御値を設定し、前記ワード線電位調整部は、前記第３の制御値に基づいて前記メモリセルの特性が制御された時に前記カウント結果が第３の期待値と一致するように前記ワード線の電位を調整する。あるいは、前記ワード線電位調整部は、前記メモリセルの特定の特性が制御される時にカウント対象となるメモリセルの個数と異なるように、前記ワード線の電位を調整する時にカウント対象となるメモリセルの個数を設定し、特性制御部は、前記メモリセルの個数の変更に対応して前記第３の期待値を補正する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＭＣ メモリセル、１ メモリセルアレイ、２ クロック発生部、３ ロウデコーダ、４ ワード線ドライバ、５ カラムデコーダ、６ カラムセレクタ、７ リード／ライト回路、８ カウンタ、９ タイミング制御部、１０、１０´ セレクタ、１１ コンパレータ、１２ ワード線電位調整部、１３、１３´ ソース電位制御部、ｂｌｔ、ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ、ｂｌｃ_０〜ｂｌｃ_ｋ ビット線、ｗｌ、ｗｌ_０〜ｗｌ_ｍ ワード線、ｓｌ ソース線、Ｌ１、Ｌ２ 負荷トランジスタ、Ｄ１、Ｄ２ 駆動トランジスタ、Ｆ１、Ｆ２ 伝送トランジスタ、ＰＤ、Ｐ０〜Ｐｎ Ｐチャンネル電界効果トランジスタ、ＮＤ Ｎチャンネル電界効果トランジスタ、２０ ワード線電位可変部、２１ ソース電圧スイープ部、２２ 外挿演算部、Ｒ１、Ｒ２ レジスタ

Claims (5)

1. 複数のメモリセルがアレイ状に配列されたメモリセルアレイと、
   前記メモリセルからデータを読み出すリード回路と、
   前記メモリセルのワード線を駆動するワード線ドライバと、
   前記メモリセルの特定の特性を制御する特性制御部と、
   前記メモリセルの特定の特性が制御された時の前記特性の分布に基づいて、前記ワード線の電位を調整するワード線電位調整部と、
   前記メモリセルの特定の特性が制御された時に前記メモリセルから読み出されたデータの反転数をカウントするカウンタと、
   前記カウンタによるカウント結果を期待値と比較するコンパレータとを備え、
   前記特性制御部は、前記カウント結果が前記期待値と一致した時の前記メモリセルの特性に基づいて前記特性の分布を推測することを特徴とするワード線電位制御回路。
2. 前記メモリセルの特定の特性は、前記メモリセルにデータが保持されている時の安定性であることを特徴とする請求項１に記載のワード線電位制御回路。
3. 前記メモリセルはＳＲＡＭセルであり、
   前記特性制御部は、前記ＳＲＡＭセルのソース電位を制御するソース電位制御部であることを特徴とする請求項２に記載のワード線電位制御回路。
4. 前記期待値として第１の期待値と第２の期待値が設けられ、前記特性制御部は、前記カウント結果が前記第１の期待値と一致した時の前記メモリセルの特性の第１の制御値と、前記カウント結果が前記第２の期待値と一致した時の前記メモリセルの特性の第２の制御値に基づいて前記特性の分布を推測することを特徴とする請求項１から３のいずれか１項に記載のワード線電位制御回路。
5. 前記第１の制御値と前記第２の制御値との平均値が前記特性の分布の平均値以下になるように、第１の期待値と前記第２の期待値が設定されることを特徴とする請求項４に記載のワード線電位制御回路。

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