JP4936749B2 - 半導体記憶装置 - Google Patents
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Description
図1は、本発明の第1の実施形態に係るSRAM10の概略図である。SRAM10は、セルアレイ領域と周辺回路領域とを有している。セルアレイ領域には、それぞれがスタティック型の複数のメモリセルMCを含む複数のメモリセルアレイ11が配置される。周辺回路領域には、メモリセルアレイ11にデータを書き込み、或いはメモリセルアレイ11からデータを読み出す動作に必要な周辺回路が配置される。
第2の実施形態は、メモリセルMCの電源電位VDD側のソース電位のレベルを制御することでリーク電流を低減するようにしている。なお、クランプ回路23をバイアス生成回路22の近傍に配置し、スイッチ素子群21をメモリセルアレイ11端に沿って分散配置する構成は、上記第1の実施形態と同様である。
Claims (4)
- 複数のメモリセルが行列状に配置されて構成され、前記複数のメモリセルの各々は、第1及び第2の端子間に直列に接続された第1の負荷用MISトランジスタ及び第1の駆動用MISトランジスタと、前記第1及び第2の端子間に直列に接続された第2の負荷用MISトランジスタ及び第2の駆動用MISトランジスタとを有し、前記第1の負荷用MISトランジスタ及び前記第1の駆動用MISトランジスタのゲートは、前記第2の負荷用MISトランジスタと前記第2の駆動用MISトランジスタとの接続ノードに接続され、前記第2の負荷用MISトランジスタ及び前記第2の駆動用MISトランジスタのゲートは、前記第1の負荷用MISトランジスタと前記第1の駆動用MISトランジスタとの接続ノードに接続され、前記第1及び第2の負荷用MISトランジスタのソースは、前記第1の端子に接続され、前記第1及び第2の駆動用MISトランジスタのソースは、前記第2の端子に接続された、メモリセルアレイと、
前記第2の端子に接続されたソース線と、
複数のスイッチ素子を含み、かつ前記メモリセルの動作状態時に前記ソース線と接地電位とを電気的に接続し、前記メモリセルのスリープ状態時に前記ソース線と接地電位とを電気的に非接続にするスイッチ素子群と、
前記ソース線と接地電位との間に接続され、かつ前記メモリセルのスリープ状態時に前記ソース線を接地電位と電源電位との間のクランプ電位にクランプするP型の第1のMISトランジスタと、
前記第1のMISトランジスタのゲートにバイアス電位を供給するバイアス生成回路と
を具備し、
前記メモリセルアレイは、セルアレイ領域に配置され、
前記スイッチ素子群は、前記セルアレイ領域内に前記メモリセルアレイ端に沿って分散配置され、
前記バイアス生成回路は、前記セルアレイ領域の周囲に設けられた周辺回路領域に配置され、
前記第1のMISトランジスタは、前記周辺回路領域内かつ前記メモリセルアレイと前記バイアス生成回路との間に配置されることを特徴とする半導体記憶装置。 - 複数のメモリセルが行列状に配置されて構成され、前記複数のメモリセルの各々は、第1及び第2の端子間に直列に接続された第1の負荷用MISトランジスタ及び第1の駆動用MISトランジスタと、前記第1及び第2の端子間に直列に接続された第2の負荷用MISトランジスタ及び第2の駆動用MISトランジスタとを有し、前記第1の負荷用MISトランジスタ及び前記第1の駆動用MISトランジスタのゲートは、前記第2の負荷用MISトランジスタと前記第2の駆動用MISトランジスタとの接続ノードに接続され、前記第2の負荷用MISトランジスタ及び前記第2の駆動用MISトランジスタのゲートは、前記第1の負荷用MISトランジスタと前記第1の駆動用MISトランジスタとの接続ノードに接続され、前記第1及び第2の負荷用MISトランジスタのソースは、前記第1の端子に接続され、前記第1及び第2の駆動用MISトランジスタのソースは、前記第2の端子に接続された、メモリセルアレイと、
前記第1の端子に接続されたソース線と、
複数のスイッチ素子を含み、かつ前記メモリセルの動作状態時に前記ソース線と電源電位とを電気的に接続し、前記メモリセルのスリープ状態時に前記ソース線と電源電位とを電気的に非接続にするスイッチ素子群と、
前記ソース線と電源電位との間に接続され、かつ前記メモリセルのスリープ状態時に前記ソース線を接地電位と電源電位との間のクランプ電位にクランプするN型の第1のMISトランジスタと、
前記第1のMISトランジスタのゲートにバイアス電位を供給するバイアス生成回路と
を具備し、
前記メモリセルアレイは、セルアレイ領域に配置され、
前記スイッチ素子群は、前記セルアレイ領域内に前記メモリセルアレイ端に沿って分散配置され、
前記バイアス生成回路は、前記セルアレイ領域の周囲に設けられた周辺回路領域に配置され、
前記第1のMISトランジスタは、前記周辺回路領域内かつ前記メモリセルアレイと前記バイアス生成回路との間に配置されることを特徴とする半導体記憶装置。 - 前記バイアス生成回路は、前記駆動用MISトランジスタ或いは前記負荷用MISトランジスタと同じ閾値電圧を有する第1のレプリカトランジスタを含み、かつ前記駆動用MISトランジスタ或いは前記負荷用MISトランジスタの閾値電圧の変動を反映するように前記バイアス電位を生成することを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記スイッチ素子は、第2のMISトランジスタからなり、
前記第1のMISトランジスタのゲート長は、前記第2のMISトランジスタのゲート長より大きいことを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。
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