CN117279383A

CN117279383A - 半导体存储装置及其制造方法

Info

Publication number: CN117279383A
Application number: CN202310646399.XA
Authority: CN
Inventors: 加藤久词
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2022-06-22
Filing date: 2023-06-02
Publication date: 2023-12-22

Abstract

本实施方式的半导体存储装置具备第一芯片以及第二芯片。第一芯片包含：包含多个第一存储单元的第一存储单元阵列以及与第一存储单元阵列电连接的第一布线层。第二芯片包含：与第一布线层电连接且包含多个第二存储单元的第二存储单元阵列。第一芯片和第二芯片在第一接合面被接合。第二芯片与第一存储单元阵列共用第一布线层。

Description

半导体存储装置及其制造方法

相关申请的引用

本申请以2022年6月22日申请的在先的日本专利申请第2022－100704号带来的优先权的权益为基础并且主张该权益，其内容整体通过引用而包含在本申请中。

技术领域

本实施方式涉及半导体存储装置及其制造方法。

背景技术

NAND型闪存等半导体存储装置有时将多个存储器芯片贴合而构成。多个存储器芯片分别具有存储单元阵列和与该存储单元阵列连接的位线。在对存储单元阵列进行控制的CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)电路相对于多个存储芯片而被共享的情况下，由于多个存储芯片的位线与CMOS电路连接，因此位线的寄生电容变大。另外，为了将多个存储器芯片的位线选择性地与CMOS电路连接，需要在各位线设置开关。在该情况下，会妨碍半导体存储装置的微细化。

发明内容

一个实施方式提供一种抑制位线的电容且适于微细化的半导体存储装置及其制造方法。

根据上述结构，能够提供抑制位线的电容且适于微细化的半导体存储装置及其制造方法。

附图说明

图1是表示第一实施方式的半导体存储装置的结构例的剖视图。

图2是表示第一实施方式的第一存储单元阵列或第二存储单元阵列的俯视图。

图3是例示第一实施方式的三维结构的存储单元的示意剖视图。

图4是例示第一实施方式的三维结构的存储单元的示意剖视图。

图5是将图2的区域A放大表示的示意俯视图。

图6是图示第一实施方式的半导体存储装置的制造方法的示意剖视图。

图7是接着图6的、图示第一实施方式的半导体存储装置的制造方法的示意剖视图。

图8是接着图7的、图示第一实施方式的半导体存储装置的制造方法的示意剖视图。

图9是接着图8的、图示第一实施方式的半导体存储装置的制造方法的示意剖视图。

图10是接着图9的、图示第一实施方式的半导体存储装置的制造方法的示意剖视图。

图11是接着图10的、图示第一实施方式的半导体存储装置的制造方法的示意剖视图。

图12是接着图11的、图示第一实施方式的半导体存储装置的制造方法的示意剖视图。

图13是表示第二实施方式的半导体存储装置的结构例的剖视图。

图14是表示第三实施方式的半导体存储装置的结构例的剖视图。

图15是表示应用了上述实施方式中的任一个的半导体存储装置的结构例的框图。

图16是表示存储单元阵列的电路结构的一例的电路图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。附图是示意性或概念性的，各部分的比率等未必与现实的相同。在说明书和附图中，对于已出现的附图，对与上述相同的要素标注相同的附图标记并适当省略详细的说明。

(第一实施方式)

(半导体存储装置100的结构)

图1是表示第一实施方式的半导体存储装置100的结构例的剖视图。以下，将第一阵列芯片CH1及第二阵列芯片CH2的层叠方向设为Z方向。将与Z方向交叉例如正交的1个方向设为Y方向。将与Z方向及Y方向交叉例如正交的1个方向设为X方向。

半导体存储装置100具备：具有存储单元阵列的第一阵列芯片CH1及第二阵列芯片CH2；以及具有CMOS电路的CMOS芯片CH3。第一阵列芯片CH1是第一芯片的例子，第二阵列芯片CH2是第二芯片的例子，CMOS芯片CH3是第三芯片的例子。

第一阵列芯片CH1和第二阵列芯片CH2在贴合面B1贴合。贴合面B1是第一接合面的例子。第一阵列芯片CH1和CMOS芯片CH3在贴合面B2贴合。贴合面B2是第二接合面的例子。在图1中，示出了在CMOS芯片CH3之上贴合第一阵列芯片CH1，在第一阵列芯片CH1之上贴合第二阵列芯片CH2的状态。

CMOS芯片CH3包括基板30、晶体管31、通孔32、布线33、层间绝缘膜35、焊盘CT3和焊盘34。

基板30例如是硅基板等半导体基板。晶体管31是设置在基板30之上的NMOS或PMOS晶体管。晶体管31例如构成对第一阵列芯片CH1及第二阵列芯片CH2的存储单元阵列进行控制的CMOS电路。也可以在基板30上形成晶体管31以外的电阻元件、电容元件等半导体元件。

通孔32将晶体管31与布线33之间、或者布线33与焊盘CT3、34之间电连接。布线33及焊盘CT3、34在层间绝缘膜35内构成多层布线结构。焊盘CT3、34被埋入层间绝缘膜35内，与层间绝缘膜35的表面大致齐平地露出。布线33以及焊盘CT3、34与晶体管31等电连接。焊盘CT3、34是第三焊盘的例子。通孔32、布线33以及焊盘CT3、34例如使用铜、钨等低电阻金属。焊盘CT3、34分别与第一阵列芯片CH1的焊盘CT4以及焊盘17在贴合面B2电连接。第一阵列芯片CH1的焊盘CT4、17是第四焊盘的例子。层间绝缘膜35覆盖并保护晶体管31、通孔32、布线33以及焊盘CT3、34。层间绝缘膜35使用例如硅氧化膜等绝缘膜。

第一阵列芯片CH1具备层叠体10、第一柱状体CL1、源极层BSL1、接触插塞18、19、45、位线BL、焊盘CT1、CT4、17、44、46、层间绝缘膜15。

层叠体10设置于基板30以及晶体管31的上方(Z方向)。层叠体10通过沿着Z方向交替层叠多个电极膜11和多个绝缘膜12而构成。电极膜11例如使用钨等导电性金属。绝缘膜12例如使用硅氧化膜等绝缘膜。绝缘膜12使电极膜11彼此绝缘。即，多个电极膜11相互以绝缘状态层叠。电极膜11和绝缘膜12各自的层叠数量是任意的。绝缘膜12例如也可以是多孔绝缘膜或气隙。

如图16所示，层叠体10的Z方向的上端以及下端的1个或者多个电极膜11分别作为源极侧选择栅极SGS以及漏极侧选择栅极SGD发挥功能。源极侧选择栅极SGS与漏极侧选择栅极SGD之间的电极膜11作为字线WL发挥功能。字线WL是第一存储单元阵列MCA1的栅极电极。漏极侧选择栅极SGD是漏极侧选择晶体管ST的栅极电极。源极侧选择栅极SGS是源极侧选择晶体管ST的栅极电极。

图1的半导体存储装置100具有在源极侧选择晶体管和漏极侧选择晶体管(图1中未图示)之间串联连接的多个存储单元MC1。多个存储单元MC1构成第一存储单元阵列MCA1。源极侧选择晶体管、存储单元MC1和漏极侧选择晶体管串联连接而成的结构被称为“存储串”或“NAND串”。存储串与位线BL电连接。位线BL设置于层叠体10的上方，沿Y方向延伸。位线BL是第一布线层的例子。在本实施方式中，如后所述，将位线BL在第一存储单元阵列MCA1和第二存储单元阵列MCA2间共用。

在层叠体10内设置有多个柱状体CL1。柱状体CL1在层叠体10内以在电极膜11与绝缘膜12的层叠方向(Z方向)上贯通层叠体10的方式延伸，并从位线BL设置至源极层BSL1。在柱状体CL1与电极膜11的交叉部设置有存储单元MC1。通过将多个存储单元MC1三维地立体配置，构成第一存储单元阵列MCA1。柱状体CL1的内部结构将在后面叙述。另外，在本实施方式中，柱状体CL1为高纵横比，因此沿Z方向分为2段而形成。但是，柱状体CL1即使为1级也没有问题。

另外，在层叠体10内设置有多个狭缝ST。狭缝ST沿X方向延伸，且沿Z方向贯通层叠体10。在狭缝ST内填充有硅氧化膜等绝缘膜，绝缘膜构成为板状。狭缝ST将层叠体10的电极膜11电分离。也可以在狭缝ST内的绝缘膜的内部设置布线。该布线可以在维持与电极膜11的电绝缘的状态下与源极层BSL1连接。

在层叠体10的上方设置有位线BL。多个柱状体CL1经由通孔VY与位线BL的下侧(CMOS芯片CH3侧)电连接。在位线BL的上侧(第二阵列芯片CH2侧)电连接有焊盘CT1。焊盘CT1是第一焊盘的例子。焊盘CT1经由位线BL与第一存储单元阵列MCA1电连接。焊盘CT1被埋入层间绝缘膜15内，与层间绝缘膜15的表面大致齐平地露出。另外，焊盘CT1与第二阵列芯片CH2的焊盘CT2电连接。位线BL也与接触插塞18电连接。接触插塞18经由焊盘CT4与CMOS芯片CH3连接。位线BL经由接触插塞18也与CMOS芯片CH3电连接。

在层叠体10的下方设置有源极层BSL1。源极层BSL1与层叠体10对应地设置。在源极层BSL1的上侧(第一存储单元阵列MCA1侧)共同连接有多个柱状体CL1的一端。由此，源极层BSL1对位于第一存储单元阵列MCA1的多个柱状体CL1赋予共同的源极电位，作为第一存储单元阵列MCA1的共同的源极电极发挥功能。源极层BSL1例如使用掺杂多晶硅等导电性材料。另外，第一存储单元阵列MCA1的部分1m是存储单元阵列的部分，第一存储单元阵列MCA1的部分1s是为了将触点连接于各电极膜11而设置的电极膜11的阶梯部分。关于部分1m和部分1s，在后面参照图2进行说明。

接触插塞19以在层间绝缘膜15上沿Z方向延伸的方式设置。接触插塞19的一端经由焊盘17与CMOS芯片CH3的焊盘34电连接。接触插塞19的另一端经由焊盘13与第二阵列芯片CH2的焊盘23电连接。

第二阵列芯片CH2具备层叠体20、第二柱状体CL2、源极层BSL2、接触插塞29、41、导电体42、焊盘CT2、43、金属层40、焊盘50、层间绝缘膜25。

此外，层叠体20、第二柱状体CL2、源极层BSL2的结构分别可以与层叠体10、第一柱状体CL1、源极层BSL1的结构相同。因此，省略层叠体20、第二柱状体CL2、源极层BSL2的详细的说明。

在层叠体20的上方设置有源极层BSL2，在源极层BSL2的上方设置有金属层40。金属层40例如包含源极线或电源线，使用铜、钨、铝等金属材料。源极层BSL2与金属层40电连接。在源极层BSL2的上方还设置有接合焊盘50。接合焊盘50也可以从半导体存储装置100的外部接受电力供给。接合焊盘50经由接触插塞29、19和焊盘13、23、17等与CMOS芯片CH3的焊盘34连接。由此，从接合焊盘50供给的外部电力被供给至CMOS芯片CH3。

在层叠体20的下方设置有焊盘CT2。焊盘CT2是第二焊盘的例子。焊盘CT2与多个第二柱状体CL2连接。由此，焊盘CT2与第二存储单元阵列MCA2电连接。焊盘CT2被埋入层间绝缘膜25内，与层间绝缘膜25的表面大致齐平地露出。如上所述，焊盘CT2在贴合面B1与第一阵列芯片CH1的焊盘CT1电连接。

在第二阵列芯片CH2的下方，焊盘43与焊盘44的上表面电连接。焊盘43经由导电体42以及接触插塞41与设置于源极层BSL2的上表面的金属层40电连接。在第一阵列芯片CH1中，焊盘44经由接触插塞45和焊盘46与CMOS芯片CH3电连接。虽然未详细图示，但焊盘46经由触点或导电体而与晶体管31电连接。由此，设置于源极层BSL2的上表面的金属层40与晶体管31电连接。

在此，对基于第一存储单元阵列MCA1和第二存储单元阵列MCA2的位线BL的共用进行详细叙述。

第一存储单元阵列MCA1的多个柱状体CL1经由通孔VY与位线BL电连接。另外，第二存储单元阵列MCA2的多个第二柱状体CL2经由焊盘CT2以及焊盘CT1而与位线BL连接。即，位线BL与第一存储单元阵列MCA1以及第二存储单元阵列MCA2共同地连接，并被共用。相对于2个存储单元阵列设置有1层位线BL。在第一阵列芯片CH1设置有位线BL，但在第二阵列芯片CH2中未设置位线BL。另外，如图1所示，1层位线BL在从X方向观察的情况下看起来为1条布线，但在从Z方向观察的俯视观察中，多个位线BL在X方向上排列。

如本实施方式那样，在2个阵列芯片CH1、CH2间共用位线BL的情况下，与不共用位线BL的情况相比，位线BL的总延长或总堆积缩短或减小1层量。由此，能够降低位线BL的寄生电容。另外，通过在2个阵列芯片CH1、CH2间共用位线BL，还导致半导体存储装置100的微细化。

在本实施方式中，第一阵列芯片CH1、第二阵列芯片CH2、CMOS芯片CH3分别独立地形成并相互贴合。CMOS芯片CH3作为控制存储单元阵列MCA1、MCA2的存储器控制器，被阵列芯片CH1、CH2共用。

图2是表示第一存储单元阵列MCA1或第二存储单元阵列MCA2的示意俯视图。在图2中，对第一存储单元阵列MCA1的结构进行说明，但第二存储单元阵列MCA2也可以是同样的结构。

第一存储单元阵列MCA1包含部分1s和部分1m。部分1s在第一存储单元阵列MCA1的边缘部呈阶梯状设置。部分1m被部分1s夹持或被包围。狭缝ST从第一存储单元阵列MCA1的一端的部分1s经由部分1m设置到第一存储单元阵列MCA1的另一端的部分1s。狭缝SHE至少设置于部分1m。狭缝SHE比狭缝ST浅，与狭缝ST大致平行地延伸。狭缝SHE是为了按每个漏极侧选择栅极SGD将电极膜11电分离而设置的。

图2所示的2个狭缝ST所夹着的第一存储单元阵列MCA1的部分被称为块(BLOCK)。块例如构成数据擦除的最小单位。狭缝SHE设置在块内。狭缝ST与狭缝SHE之间的第一存储单元阵列MCA1被称为指状件。漏极侧选择栅极SGD按每个指状件被划分。因此，在数据的写入及读出时，通过漏极侧选择栅极SGD，能够使块内的1个指状件成为选择状态。

图3以及图4分别是例示三维结构的存储单元的示意剖视图。在图3及图4中，对柱状体CL1的结构进行说明，但柱状体CL2也可以是同样的结构。

如图3所示，多个柱状体CL1分别设置在设置于层叠体10内的存储器孔MH内。各柱状体CL1沿着Z方向从层叠体10的上端贯通到下端、并设置到层叠体10内以及源极层BSL1。多个柱状体CL1分别包含半导体主体110、存储器膜120以及芯层130。柱状体CL1包含设置于其中心部的芯层130、设置于该芯层130的周围的半导体主体(半导体部件)110、以及设置于该半导体主体110的周围的存储器膜(电荷蓄积部件)120。半导体主体110在层叠体10内沿层叠方向(Z方向)延伸。半导体主体110与源极层BSL1电连接。存储器膜120设置在半导体主体110与电极膜11之间，具有电荷捕获部。从各指状件分别各选择了1个的多个柱状体CL1共同地连接于位线BL。柱状体CL1分别例如设置于部分1m的区域。

如图4所示，X-Y平面中的存储器孔MH的形状例如为圆或椭圆。也可以在电极膜11与绝缘膜12之间设置构成存储器膜120的一部分的阻挡绝缘膜11a。阻挡绝缘膜11a例如是硅氧化物膜或金属氧化物膜。金属氧化物的1个例子是铝氧化物。可以在电极膜11与绝缘膜12之间以及电极膜11与存储器膜120之间设置阻挡膜11b。阻挡膜11b例如在电极膜11为钨的情况下，例如选择氮化钛(TiN)与钛(Ti)的层叠结构膜。阻挡绝缘膜11a抑制电荷从电极膜11向存储器膜120侧的隧穿。阻挡膜11b提高电极膜11与阻挡绝缘膜11a的紧贴性。

作为半导体部件的半导体主体110的形状例如是具有底的筒状。半导体主体110例如使用多晶硅。半导体主体110例如为掺杂硅。另外，半导体主体110也可以是p型硅。半导体主体110成为漏极侧选择晶体管STD、存储单元MC1以及源极侧选择晶体管STS各自的沟道。同一部分1m内的多个半导体主体110的一端与源极层BSL1共通地电连接。

在存储器膜120中，阻挡绝缘膜11a以外的部分设置在存储器孔MH的内壁与半导体主体110之间。存储器膜120的形状例如为筒状。多个存储单元MC1在半导体主体110与成为字线WL的电极膜11之间具有存储区域，在Z方向上层叠。存储器膜120包括例如覆盖绝缘膜121、电荷捕获膜122和隧道绝缘膜123。半导体主体110、电荷捕获膜122以及隧道绝缘膜123分别沿Z方向延伸。

覆盖绝缘膜121设置在绝缘膜12与电荷捕获膜122之间。覆盖绝缘膜121例如包含硅氧化物。覆盖绝缘膜121在将牺牲膜(未图示)替换为电极膜11时(替换工序)，保护电荷捕获膜122以免于被蚀刻。覆盖绝缘膜121可以在替换工序中从电极膜11和存储器膜120之间被去除。在该情况下，如图3及图4所示，在电极膜11与电荷捕获膜122之间，例如不再设置阻挡绝缘膜11a。另外，在电极膜11的形成中不利用替换工序的情况下，也可以不设置覆盖绝缘膜121。

电荷捕获膜122设置在阻挡绝缘膜11a及覆盖绝缘膜121与隧道绝缘膜123之间。电荷捕获膜122例如包含硅氮化物(SiN)，在膜中具有捕获电荷的捕获位点。电荷捕获膜122中的被夹在成为字线WL的电极膜11与半导体主体110之间的部分作为电荷捕获部而构成存储单元MC1的存储区域。存储单元MC1的阈值电压根据电荷捕获部中的电荷的有无、或者电荷捕获部中捕获的电荷的量而变化。由此，存储单元MC1保持信息。

隧道绝缘膜123设置在半导体主体110与电荷捕获膜122之间。隧道绝缘膜123例如包含硅氧化物、或包含硅氧化物和硅氮化物。隧道绝缘膜123是半导体主体110与电荷捕获膜122之间的电位势垒。例如，在从半导体主体110向电荷捕获部注入电子时(写入动作)、以及从半导体主体110向电荷捕获部注入空穴时(擦除动作)，电子及空穴分别通过(隧穿)隧道绝缘膜123的电位势垒。

芯层130埋入筒状的半导体主体110的内部空间。芯层130的形状例如为柱状。芯层130例如包含硅氧化物，是绝缘性的。

图5是表示第一阵列芯片CH1的结构例的示意俯视图。图5放大示出了图2的区域A。在图5中，除了狭缝ST以及狭缝SHE之外，还图示了位线BL、通孔VY以及焊盘CT1(柱状体CL1)。另外，第一阵列芯片CH1具备位线BL，但第二阵列芯片CH2在不具备位线BL这一点上与第一阵列芯片CH1不同。第二阵列芯片CH2的其他结构可以与第一阵列芯片CH1的结构相同。

多个柱状体CL1在相邻的狭缝ST之间的区域例如排列成交错状。另外，相邻的狭缝ST间的柱状体CL1的个数、排列并不限定于此，也可以适当变更。如上所述，柱状体CL1分别作为1个存储串的一部分发挥功能。多个位线BL分别沿Y方向延伸，并沿X方向排列。位线BL以与柱状体CL1重叠的方式排列。在本实施方式中，在各柱状体CL1上重叠地排列有2根位线BL。

在狭缝ST与狭缝SHE之间或者相邻的狭缝SHE间的各指状件中，各柱状体CL1经由通路VY与1个位线BL连接。即，在各指状件中，柱状体CL1和位线BL以1对1的方式对应。由此，在选择了1个指状件时，多个位线BL能够分别传递从该指状件所包含的全部柱状体CL1读出的数据。

焊盘CT1设置在位线BL之上(Z方向)，与位线BL电连接。因此，在从Z方向俯视观察时，焊盘CT1在与柱状体CL1大致相同的部位重复。

另外，在第二阵列芯片CH2中，多个柱状体CL2的排列可以与多个柱状体CL1的排列相同。即，在从Z方向俯视观察时，焊盘CT2在与柱状体CL2大致相同的部位重复。另外，第二阵列芯片CH2与第一阵列芯片CH1共用位线BL。因此，在从Z方向俯视观察时，柱状体CL2或者焊盘CT2与位线BL的配置关系也与图5的柱状体CL1或者焊盘CT1与位线BL的配置关系相同。因此，在从Z方向俯视时，第二阵列芯片CH2的焊盘CT2及柱状体CL2位于与第一阵列芯片CH1的焊盘CT1及柱状体CL1大致相同的部位，并重复。

由此，在图5中，柱状体CL1、焊盘CT1、柱状体CL2以及焊盘CT2均为大致相同的部位。由此，位线BL共同地连接于多个柱状体CL1和多个柱状体CL2。即，第一存储单元阵列MCA1和第二存储单元阵列MCA2共用位线BL。

(半导体存储装置100的制造方法)

参照图6至图12，对半导体存储装置100的制造方法进行说明。图6至图12是表示本实施方式的半导体存储装置100的制造方法的一例的示意剖视图。

首先，如图6和图7所示，通过半导体存储芯片制造工序，制造第一阵列芯片CH1及第二阵列芯片CH2。

第一阵列芯片CH1通过在基板60的上方形成源极层BSL1、第一存储单元阵列MCA1(第一存储单元MC1)、位线BL、焊盘CT1、13及接触插塞19等，并利用层间绝缘膜15覆盖它们而制造。同样地，第二阵列芯片CH2通过在基板70的上方形成源极层BSL2、第二存储单元阵列MCA2(第二存储单元MC2)、焊盘CT2、23以及接触插塞29等，并利用层间绝缘膜25覆盖它们来制造。

此时，在第一阵列芯片CH1的表面F1，焊盘CT1、13大致齐平地露出。另外，在第二阵列芯片CH2的表面F2，焊盘CT2、23大致齐平地露出。由此，在将第一阵列芯片CH1和第二阵列芯片CH2贴合时，焊盘CT1和焊盘CT2电连接，焊盘13和焊盘23电连接。

图7表示将第一阵列芯片CH1和第二阵列芯片CH2贴合后的状态。第一阵列芯片CH1和第二阵列芯片CH2在贴合面B1贴合。在贴合面B1上，焊盘CT1与焊盘CT2电连接，焊盘13与焊盘23电连接。另外，位线BL经由柱状体CL1与第一存储单元阵列MCA1连接。另外，位线BL经由焊盘CT1及焊盘CT2与第二存储单元阵列MCA2连接。这样，位线BL共同地连接于第一存储单元阵列MCA1和第二存储单元阵列MCA2。

接下来，如图8所示，使用划片刀去除(修整)基板60、基板70、层间绝缘膜15和层间绝缘膜25的边缘部分的剩余部分。在本实施方式中，在将第一阵列芯片CH1和第二阵列芯片CH2贴合之后进行修整。由此，通过1次修整，能够去除第一阵列芯片CH1以及第二阵列芯片CH2的双方的剩余部分，能够简化制造工序。

接着，如图9所示，剥离基板60使表面F3露出。此外，使用光刻技术和蚀刻技术在层间绝缘膜15中形成接触孔。接触孔形成至到达第一存储单元阵列MCA1的源极层BSL1的深度。接着，在该接触孔中埋入铜等金属材料，形成焊盘CT4、17。

接着，也可以使用CMP(Chemical Mechanical Polishing，化学机械研磨)法，以使焊盘CT4、17在表面F3大致齐平地露出的方式对层间绝缘膜15进行研磨。

接下来，如图10和图11所示，使用半导体制造工艺来制造CMOS芯片CH3。CMOS芯片CH3通过在基板30的上方形成晶体管31、通孔32、布线33以及焊盘CT3、34，并利用层间绝缘膜35对它们进行保护来制造。另外，在表面F4，焊盘CT3、34大致齐平地露出。接着，使阵列芯片CH1、CH2上下反转，将第一阵列芯片CH1的表面F3与CMOS芯片CH3的表面F4贴合。

图11表示将第一阵列芯片CH1和CMOS芯片CH3贴合后的状态。第一阵列芯片CH1和CMOS芯片CH3在贴合面B2贴合。在贴合面B2，焊盘CT4与焊盘CT3电连接，焊盘17与焊盘34电连接。另外，位线BL不经由晶体管而与CMOS芯片CH3的基板30电连接。

接着，如图12所示，剥离基板70。接着，在层间绝缘膜25内埋入铝等金属材料，形成金属层40及接合焊盘50。接合焊盘50形成为与接触插塞29连接。由此，焊盘50与CMOS芯片CH3电连接。之后，虽未图示，但经过切割工序而单片化为半导体存储装置100的各芯片。通过以上的工序，完成本实施方式的半导体存储装置100。

如上所述，根据本实施方式，位线BL共同地连接(共用)于第一存储单元阵列MCA1及第二存储单元阵列MCA2。由此，相对于2个存储单元阵列设置1层位线BL即可，能够抑制位线BL的多层化。在共用位线BL的情况下，位线BL的总延长变短，能够降低其寄生电容。由此，能够使半导体存储装置100的动作速度高速化，并且能够降低半导体存储装置100的消耗电力。另外，由于对2个存储单元阵列MCA1、MCA2共用位线BL，因此导致半导体存储装置100的微细化。

另外，由于对2个存储单元阵列MCA1、MCA2共用位线BL，因此用于选择位线BL的开关(晶体管)并不需要。因此，能够省略位线BL的选择用的晶体管。因此，导致半导体存储装置100的微细化。

另外，根据本实施方式的制造工序，在将第一阵列芯片CH1和第二阵列芯片CH2贴合之后进行修整。因此，通过1次修整，能够去除第一阵列芯片CH1和第二阵列芯片CH2的剩余部分，能够简化制造工序。

(第二实施方式)

图13是表示第二实施方式的半导体存储装置100的结构例的剖视图。在第二实施方式中，与第一实施方式的不同点在于，在未设置位线BL的第二阵列芯片CH2上贴合有CMOS芯片CH3。伴随于此，金属层40以及焊盘50设置于第一阵列芯片CH1。第二实施方式的其他结构可以与第一实施方式相同。

第二阵列芯片CH2在与贴合面B1相反侧的面具备焊盘CT5。焊盘CT5被埋入层间绝缘膜25内，与层间绝缘膜25的表面大致齐平地露出。焊盘CT5是第五焊盘的例子。焊盘CT5与CMOS芯片CH3的焊盘CT3在贴合面B3上电连接。贴合面B3是第三接合面的例子。由此，第二存储单元阵列MCA2和CMOS芯片CH3经由焊盘CT5和焊盘CT3电连接。接触插塞28与位线BL电连接。另外，接触插塞28经由焊盘CT5及CT3与CMOS芯片CH3连接。由此，位线BL与CMOS芯片CH3的CMOS电路电连接。

第二实施方式的其他结构可以与第一实施方式相同。因此，在第二实施方式中，第一存储单元阵列MCA1以及第二存储单元阵列MCA2也共同地连接于位线BL。因此，第二实施方式能够得到与第一实施方式相同的效果。另外，第二实施方式的制造方法能够从第一实施方式的制造方法容易地类推，因此省略其详细的说明。第二实施方式的制造方法能够得到与第一实施方式相同的效果。

(第三实施方式)

图14是表示第三实施方式的半导体存储装置100的结构例的剖视图。在第三实施方式中，不是将CMOS芯片CH3与第一阵列芯片CH1贴合，而是将CMOS电路装入到第一阵列芯片CH1内。第一阵列芯片CH1在存储单元阵列MCA1的下方具备CMOS电路。因此，CMOS电路的晶体管31形成在基板30上，在该CMOS电路的上方形成有存储单元阵列MCA1。这样，第三实施方式的第一阵列芯片CH1具有第一实施方式的第一阵列芯片CH1及CMOS芯片CH3双方的结构。晶体管31经由通孔32、37以及布线33、36而与源极层BSL1电连接。

第三实施方式的其他结构可以与第一实施方式相同。因此，第三实施方式能够得到与第一实施方式相同的效果。

在第三实施方式的制造方法中，在制造第一阵列芯片CH1时，在基板30的上方形成晶体管31之后，用层间绝缘膜15覆盖，进而，在晶体管31的上方形成源极层BSL1、第一存储单元阵列MCA1、位线BL等即可。

第三实施方式的其他制造工序与第一实施方式相同。因此，第三实施方式能够得到与第一实施方式相同的效果。另外，在第三实施方式中，能够省略使CMOS芯片CH3贴合于第一阵列芯片CH1的工序。第三实施方式也可以与第二实施方式组合。即，也可以将CMOS电路组装于第二阵列芯片CH2内。

图15是表示应用了上述实施方式中的任一个的半导体存储装置100的结构例的框图。半导体存储装置100例如是能够非易失性地存储数据的NAND型闪存等，由外部的存储器控制器1002来控制。半导体存储装置100与存储器控制器1002之间的通信例如支持NAND接口标准。

如图15所示，半导体存储装置100例如具备存储单元阵列MCA、指令寄存器1011、地址寄存器1012、序列发生器1013、驱动器模块1014、行解码器模块1015以及读出放大器模块1016。

存储单元阵列MCA包含多个块BLK(0)～BLK(n)(n为1以上的整数)。块BLK是能够非易失性地存储数据的多个存储单元的集合，例如被用作数据的擦除单位。另外，在存储单元阵列MCA中设置有多个位线及多条字线。各存储单元例如与1条位线和1条字线建立关联。存储单元阵列MCA的详细结构后述。

指令寄存器1011保持半导体存储装置100从存储器控制器1002接收到的指令CMD。指令CMD例如包含使序列发生器1013执行读出动作、写入动作、擦除动作等的指令。

地址寄存器1012保持半导体存储装置100从存储器控制器1002接收到的地址信息ADD。地址信息ADD例如包括块地址BA、页地址PA以及列地址CA。例如，块地址BA、页地址PA及列地址CA分别用于块BLK、字线及位线的选择。

序列发生器1013控制半导体存储装置100整体的动作。例如，序列发生器1013基于保持于指令寄存器1011的指令CMD，控制驱动器模块1014、行解码器模块1015、及读出放大器模块1016等，执行读出动作、写入动作、擦除动作等。

驱动器模块1014生成在读出动作、写入动作、擦除动作等中使用的电压。然后，驱动器模块1014例如基于由地址寄存器1012保持的页地址PA，向与所选择的字线对应的信号线施加所生成的电压。

行解码器模块1015具备多个行解码器。行解码器基于由地址寄存器1012保持的块地址BA，选择对应的存储单元阵列MCA内的1个块BLK。而且，行解码器例如将对与所选择的字线对应的信号线施加的电压传输至所选择的块BLK内的所选择的字线。

读出放大器模块1016在写入动作中，根据从存储器控制器1002接收到的写入数据DAT，对各位线施加期望的电压。另外，读出放大器模块1016在读出动作中，基于位线的电压判定存储于存储单元的数据，将判定结果作为读出数据DAT传输至存储器控制器1002。

以上说明的半导体存储装置100以及存储器控制器1002也可以通过它们的组合来构成1个半导体装置。作为这样的半导体装置，例如可举出SDTM卡那样的存储卡、SSD(solidstate drive：固态驱动器)等。

图16是表示存储单元阵列MCA的电路结构的一例的电路图。在存储单元阵列MCA中包含的多个块BLK中提取1个块BLK。如图16所示，块BLK包含多个串单元SU(0)～SU(k)(k为1以上的整数)。

各串单元SU包含分别与位线BL(0)～BL(m)(m为1以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT(0)～MT(15)、以及选择晶体管ST(1)及ST(2)。存储单元晶体管MT包含控制栅极及电荷蓄积层，非易失性地保持数据。选择晶体管ST(1)及ST(2)分别用于各种动作时的串单元SU的选择。

在各NAND串NS中，存储单元晶体管MT(0)～MT(15)串联连接。选择晶体管ST(1)的漏极连接于已被建立关联的位线BL，选择晶体管ST(1)的源极连接于被串联连接的存储单元晶体管MT(0)～MT(15)的一端。选择晶体管ST(2)的漏极连接于被串联连接的存储单元晶体管MT(0)～MT(15)的另一端。选择晶体管ST(2)的源极与源极线SL连接。

在同一块BLK中，存储单元晶体管MT(0)～MT(15)的控制栅极分别共同连接于字线WL(0)～WL(7)。串单元SU(0)～SU(k)内的各个选择晶体管ST(1)的栅极分别共同连接于选择栅极SGD(0)～SGD(k)。选择晶体管ST(2)的栅极共同连接于选择栅极线SGS。

在以上说明的存储单元阵列MCA的电路结构中，位线BL由在各串单元SU中被分配了同一列地址的NAND串NS共享。源极线SL例如在多个块BLK间共享。

在1个串单元SU内与共同的字线WL连接的多个存储单元晶体管MT的集合例如被称为单体(cell)单元(unit)CU。例如，包含分别存储1比特数据的存储单元晶体管MT的单体单元CU的存储容量被定义为“1页数据”。单体单元CU能够根据存储单元晶体管MT所存储的数据的比特数，具有2页数据以上的存储容量。

此外，本实施方式的半导体存储装置100所具备的存储单元阵列MCA并不限定于以上说明的电路结构。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST(1)及ST(2)的个数可分别设计为任意个数。各块BLK所包含的串单元SU的个数可设计为任意的个数。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims

1.一种半导体存储装置，其中，具备：

第一芯片，包含：包含多个第一存储单元的第一存储单元阵列、以及与所述第一存储单元阵列电连接的第一布线层；以及

第二芯片，包含与所述第一布线层电连接且包含多个第二存储单元的第二存储单元阵列，在第一接合面与所述第一芯片接合，所述第二芯片与所述第一芯片共用所述第一布线层。

2.根据权利要求1所述的半导体存储装置，其中，

所述第一芯片还包含与所述第一布线层电连接的第一焊盘，

所述第二芯片还包含与所述第一焊盘和所述第二存储单元阵列电连接的第二焊盘。

3.根据权利要求2所述的半导体存储装置，其中，

在从所述第一芯片和所述第二芯片被层叠的方向观察的俯视图中，所述第一焊盘和所述第二焊盘位于大致相同的部位。

4.根据权利要求3所述的半导体存储装置，其中，

所述第一焊盘与所述第二焊盘在所述第一接合面接合。

5.根据权利要求4所述的半导体存储装置，其中，

还具备第三芯片，该第三芯片包含多个晶体管以及与该多个晶体管电连接的第三焊盘，该第三焊盘与第四焊盘在第二接合面接合，所述第四焊盘与所述第一芯片的所述第一存储单元阵列电连接。

6.根据权利要求5所述的半导体存储装置，其中，

还具备第三芯片，该第三芯片包含多个晶体管以及与所述多个晶体管电连接的第三焊盘，该第三焊盘与第五焊盘在第三接合面接合，所述第五焊盘与所述第二芯片的所述第二存储单元阵列电连接。

7.根据权利要求1所述的半导体存储装置，其中，

所述第一芯片还具备在所述第一存储单元阵列的下方设置的多个晶体管。

8.根据权利要求1所述的半导体存储装置，其中，

所述第一布线层作为所述第一存储单元阵列及所述第二存储单元阵列的位线而被共用。

9.根据权利要求8所述的半导体存储装置，其中，

所述第一布线层不设置于所述第二芯片。

10.一种半导体存储装置的制造方法，具备如下工序：

形成包含第一存储单元阵列以及与所述第一存储单元阵列电连接的第一布线层的第一芯片，所述第一存储单元阵列包含多个第一存储单元；

形成包含第二存储单元阵列的第二芯片，所述第二存储单元阵列与所述第一布线层电连接且包含多个第二存储单元；

以所述第一布线层与所述第二存储单元阵列电连接的方式，将所述第一芯片与所述第二芯片贴合。