CN112447212B - 包括高速缓存锁存电路的半导体存储器装置 - Google Patents

包括高速缓存锁存电路的半导体存储器装置 Download PDF

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Abstract

包括高速缓存锁存电路的半导体存储器装置。一种半导体存储器装置包括：存储器单元阵列；页缓冲器电路，该页缓冲器电路包括多个页缓冲器，所述多个页缓冲器通过在与第一方向相交的第二方向上延伸的多个位线联接到存储器单元阵列；以及高速缓存锁存电路，该高速缓存锁存电路包括联接到多个页缓冲器的多个高速缓存锁存器。多个高速缓存锁存器可以具有在第一方向和第二方向上的二维布置。在多个高速缓存锁存器中，共享数据线和反相数据线的偶数高速缓存锁存器和奇数高速缓存锁存器可以设置为在第一方向上彼此相邻。

Description

包括高速缓存锁存电路的半导体存储器装置
技术领域
各个实施方式总体上涉及一种半导体存储器装置，并且特别地，涉及一种包括高速缓存锁存电路的半导体存储器装置。
背景技术
在易失性存储器装置中，写入和读取速度很高，但是如果电源中断，则存储的数据可能会丢失。在非易失性存储器装置中，写入和读取速度相对较低，但是即使电源中断也可以保留存储的数据。因此，为了存储无论电源如何都应保留的数据，使用非易失性存储器装置。非易失性存储器装置包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存存储器可以被分类为NOR类型和NAND类型。
在非易失性存储器装置中，NAND闪存存储器装置被广泛用作数据存储装置。NAND闪存存储器装置可以通过使用页缓冲器电路和高速缓存锁存电路来执行读取和输出存储在存储器单元中的数据所需的操作。
发明内容
各种实施方式针对能够提高数据输出速度的半导体存储器装置。
在一种实施方式中，半导体存储器装置可以包括：存储器单元阵列；页缓冲器电路，该页缓冲器电路包括多个页缓冲器，所述页缓冲器通过在与第一方向相交的第二方向上延伸的多个位线联接到存储器单元阵列；以及高速缓存锁存电路，该高速缓存锁存电路包括联接到多个页缓冲器的多个高速缓存锁存器。多个高速缓存锁存器可以具有在第一方向和第二方向上的二维布置。在多个高速缓存锁存器中，共享数据线和反相数据线的偶数高速缓存锁存器和奇数高速缓存锁存器可以设置为在第一方向上彼此相邻。
在一种实施方式中，半导体存储器装置可以包括：多个高速缓存锁存器，该多个高速缓存锁存器通过在与第一方向相交的第二方向上延伸的多个位线接入存储器单元阵列，并且包括沿着第二方向设置的第一高速缓存锁存器和第二高速缓存锁存器；局部感测放大器，该局部感测放大器设置在第一高速缓存锁存器和第二高速缓存锁存器之间；以及多个列选择部分，该多个列选择部分包括第一列选择部分和第二列选择部分，该第一列选择部分设置在局部感测放大器和第一高速缓存锁存器之间，并且通过第一布线联接到第一高速缓存锁存器，该第二列选择部分设置在局部感测放大器和第二高速缓存锁存器之间，并且通过第二布线联接到第二高速缓存锁存器。第一布线和第二布线可以在垂直于与第一方向和第二方向的垂直方向上不与局部感测放大器交叠。
附图说明
图1是示出根据本公开的实施方式的存储器装置的示例的框图。
图2是示出图1所示的存储器块中的一个的示例的等效电路图。
图3是示出根据本公开的一种实施方式的页缓冲器和高速缓存锁存器的布局的示例的俯视图。
图4是示出根据本公开的一种实施方式的半导体存储器装置的高速缓存锁存器的布局的示例的俯视图。
图5是示出根据本公开的一种实施方式的半导体存储器装置的高速缓存锁存电路的一部分的示例的电路图。
图6是示出根据本公开的一种实施方式的半导体存储器装置的一部分的示例的俯视图。
图7是示出与本公开相关的半导体存储器装置的高速缓存锁存器的布局的示例的俯视图。
图8是示出与本公开相关的半导体存储器装置的一部分的示例的俯视图。
图9是示出根据本公开的一种实施方式的半导体存储器装置的一部分的示例的截面图。
图10是用于帮助说明根据本公开的一种实施方式的半导体存储器装置的截面图的示例。
图11是示意性地示出根据本公开的一种实施方式的包括半导体存储器装置的存储器***的示例的框图。
图12是示意性地示出根据本公开的一种实施方式的包括半导体存储器装置的计算***的示例的框图。
具体实施方式
通过下面参照附图进行的对本文示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可以以各种不同的方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
描述本公开的实施方式的附图中给出的数字、尺寸、比率、角度、元件的数量仅是示例性的，而不是限制性的。贯穿整个说明书，相同的附图标记指代相同的元件。在描述本公开时，当确定对已知的现有技术的详细描述可能使本公开的要旨或清晰性变得模糊时，将省略其详细描述。应当理解，除非另有明确说明，否则说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的项目。当在提及单数名词时使用不定冠词或定冠词(例如，“一”、“一个”、“该”)时，除非另有明确说明，否则该冠词可以包括该名词的复数形式。
即使没有明确的陈述，本公开的实施方式中的元件应该被解释为包括误差容限。
而且，在描述本公开的组件时，可能使用诸如第一、第二、A、B、(a)和(b)之类的术语。这些仅是为了将一个组件与另一组件区分开，而不是暗示或指示组件的实质、顺序、次序或数量。而且，本公开的实施方式中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。因此，当在本文中使用时，在本公开的技术构思内，第一元件可以是第二元件。
如果一个组件被描述为“连接”、“联接”或“链接”到另一个组件，则可以意味着该组件不仅可以直接“连接”、“联接”或“链接”，而且可以经由第三组件间接“连接”、“联接”或“链接”。在描述位置关系时，诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B旁边的元件A”等，除非明确使用术语“直接”或“立即”，否则另一元件C可以设置在元件A和元件B之间。
本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作都是可能的。可以单独地或组合地实践各种示例性实施方式。
在下文中，将参照附图详细描述本公开的实施方式的各种示例。
图1是示出根据本公开的实施方式的存储器装置的示例的代表的框图。
参照图1，根据本公开的一种实施方式的存储器装置可以包括核心块100和***电路块200。核心块100可以包括存储器单元阵列110、行解码器120、页缓冲器电路130和高速缓存锁存电路(cache latch circuit)140。***电路块200可以包括控制逻辑210、电压生成器220、列解码器230、感测放大器组240和输入/输出电路250。
存储器单元阵列110可以通过字线WL和选择线DSL和SSL联接到行解码器120。选择线DSL和SSL可以包括漏极选择线DSL和源极选择线SSL。存储器单元阵列110可以通过位线BL联接到页缓冲器电路130。存储器单元阵列110可以在编程操作中存储通过页缓冲器电路130接收的数据，并且可以在读取操作中将存储的数据发送到页缓冲器电路130。
存储器单元阵列110可以包括多个存储器块BLK。存储器块BLK可以与擦除单元相对应。字线WL和选择线DSL和SSL可以联接到存储器块BLK中的每一个。位线BL可以共同联接到多个存储器块BLK。下面将参照图2描述存储器块BLK的电路配置。
响应于来自控制逻辑210的行地址信号RADD，行解码器120可以选择存储器单元阵列110的存储器块BLK中的一个。行解码器120可以将来自电压生成器220的操作电压Vop传送到联接到所选择的存储器块BLK的字线WL以及选择线DSL和SSL。
页缓冲器电路130可以包括通过位线BL联接到存储器单元阵列110的多个页缓冲器PB。页缓冲器PB中的每一个可以响应于页缓冲器控制信号PBCON，通过感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可以通过页线PL将取决于检测到的数据的信号发送到高速缓存锁存电路140。页缓冲器PB可以响应于页缓冲器控制信号PBCON，基于通过高速缓存锁存电路140接收的数据将信号施加到位线BL，从而可以将数据写入存储器单元阵列110的存储器单元。页缓冲器PB可以向与由行解码器120激活的字线联接的存储器单元写入数据或从其中读取数据。
高速缓存锁存电路140可以包括多个高速缓存锁存器Cache，其通过页线PL与页缓冲器PB联接。稍后将参照图3至图6描述高速缓存锁存器Cache。
控制逻辑210可以响应于通过输入/输出电路250输入的命令CMD而输出用于生成存储器装置的操作所必需的电压的电压控制信号VCON。控制逻辑210可以响应于命令CMD而输出用于控制页缓冲器电路130和高速缓存锁存电路140的页缓冲器控制信号PBCON。控制逻辑210可以响应于通过输入/输出电路250输入的地址信号ADD来生成行地址信号RADD和列地址信号CADD。
电压生成器220可以响应于来自控制逻辑210的电压控制信号VCON而生成将在编程、读取或擦除操作中使用的各种操作电压Vop。例如，电压生成器220可以响应于电压控制信号VCON而生成编程电压、通过电压、读取电压和擦除电压。
列解码器230可以响应于来自控制逻辑210的列地址信号CADD而生成用于选择高速缓存锁存电路140中所包括的高速缓存锁存器Cache的列选择信号CS。例如，列解码器230可以响应于列地址信号CADD而生成列选择信号CS，以使得可以将通过列地址信号CADD从高速缓存锁存器Cache中选择的在某些高速缓存锁存器Cache中锁存的数据输出到感测放大器组240。
感测放大器组240可以包括多个局部感测放大器(local sense amplifier)SA。局部感测放大器SA中的每一个可以通过一对数据线DL和反相(inverted)数据线DLb联接到高速缓存锁存电路140，并且可以将通过对数据线DL和反相数据线DLb之间的电压差进行放大而获得的数据输出到输入/输出引脚IO。输入/输出电路250可以将从感测放大器组240提供的数据输出到外部。
因为局部感测放大器SA通过对数据线DL和反相数据线DLb之间的电压差进行放大来输出数据，所以数据线DL和反相数据线DLb的显现(develope)的速度越快，则数据输出速度可以提高得更多。为了提高数据线DL和反相数据线DLb的显现的速度，需要减小数据线DL和反相数据线DLb的负载。本公开的实施方式可以提出一种能够减小数据线DL和反相数据线DLb的负载的方法。
图2是示出图1所示的存储器块BLK中的一个的示例的等效电路图。
参照图2，存储器块BLK可以包括联接在多个位线BL和公共源极线CSL之间的多个单元串CSTR。
单元串CSTR中的每一个可以联接在对应的位线BL和公共源极线CSL之间。单元串CSTR中的每一个可以包括联接到公共源极线CSL的源极选择晶体管SST，联接到位线BL的漏极选择晶体管DST，以及联接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC。源极选择晶体管SST的栅极可以联接到源极选择线SSL。存储器单元MC的栅极可以分别联接到对应的字线WL。漏极选择晶体管DST的栅极可以联接到漏极选择线DSL。
源极选择线SSL、字线WL和漏极选择线DSL可以在垂直于或基本垂直于位线BL的方向上设置。源极选择线SSL、字线WL和漏极选择线DSL可以通过沿垂直方向堆叠在基板的顶表面上而形成三维结构。
可以将被包括在存储器块BLK中的存储器单元MC划分为物理页单元或逻辑页单元。例如，共享一个字线WL并联接到不同单元串CSTR的存储器单元MC可以被配置一个物理页PG。
图3是示出根据本公开的一种实施方式的页缓冲器和高速缓存锁存器的布局的示例的俯视图。
参照图3，页缓冲器电路130(见图1)可以包括多个位线选择部分HV和多个感测锁存器LV。位线选择部分HV可以通过位线联接到存储器单元阵列110(见图1)。感测锁存器LV可以通过位线选择部分HV联接到位线，并且可以与联接到位线的多个单元串交换数据。每个页缓冲器可以配置有位线选择部分HV中的一个和感测锁存器LV中的一个。
高速缓存锁存器Cache可以通过页线联接到感测锁存器LV，并且可以与感测锁存器LV交换数据。如果接收到读取命令，则可以由感测锁存器LV读取并临时存储被存储在存储器单元阵列110中的数据，并且然后可以通过页线将所述数据发送到并存储在高速缓存锁存器Cache中。被存储在高速缓存锁存器Cache中的数据可以通过数据线被传送到局部感测放大器组，并且然后可以通过输入/输出电路被输出到外部。
由于可归因于工艺小型化的位线间距(pitch)的减小，位线选择部分HV可以在第一方向FD和第二方向SD上二维地布置，并且可以在第二方向SD上以多级的方式布置。此外，感测锁存器LV和高速缓存锁存器Cache可以在第一方向FD和第二方向SD上二维地布置，并且可以沿第二方向SD以多级的方式布置。例如，位线选择部分HV可以在第二方向SD上以24级的方式布置，感测锁存器LV可以沿第二方向SD以12级的方式布置，并且高速缓存锁存器Cache可以沿第二方向SD以12级的方式布置。
为了简化结构并缩短联接位线选择部分HV和感测锁存器LV的布线以及联接感测锁存器LV和高速缓存锁存器Cache的布线的长度，位线选择部分HV的级(以下称为“位线选择部分级”)、感测锁存器LV的级和(以下称为“感测锁存器级”)以及高速缓存锁存器Cache的级(以下称为“高速缓存锁存器级”)可以通过被分成多个组来设置。例如，四个高速缓存锁存器级、四个感测锁存器级和八个位线选择部分级可以配置一组。高速缓存锁存器级、感测锁存器级和位线选择部分级可以以组为单位设置在沿第二方向SD设置的多个区域R1至R3中。四个高速缓存锁存器级可以设置在区域R1至R3中的每一个的中央部分处，四个感测锁存器级可以在第二方向SD上在高速缓存锁存器级的两侧两个两个地(two by two)设置，并且八个位线选择部分级可以在第二方向SD上在感测锁存器级的两侧四个四个地(fourby four)设置。
图4是示出根据本公开的一种实施方式的半导体存储器装置的高速缓存锁存器的布局的示例的俯视图。
输入/输出路径IO(见图1)可以由2k(其中，k是自然数)个(例如，八个)输入/输出引脚配置。在输入/输出路径由八个输入/输出引脚配置的情况下，可以将输入/输出路径定义为IO<0>至IO<7>。
图4示出了在八个输入/输出引脚中，各个高速缓存锁存器Cache交换数据所经由的输入/输出引脚。当联接到偶数位线的偶数高速缓存锁存器被指定为“Even#”(其中，#是等于或大于0的整数)并且联接到奇数位线的奇数高速缓存锁存器被指定为“Odd#”时，偶数高速缓存锁存器Even#可以通过按照编号#增加的顺序分别联接到输入/输出路径IO<0>至IO<7>来交换数据。此外，奇数高速缓存锁存器Odd#可以通过按照编号#增加的顺序分别联接到输入/输出路径IO<0>至IO<7>来交换数据。
在将八个偶数高速缓存锁存器Even0到Even7或八个奇数高速缓存锁存器Odd0到Odd7分配给八个输入/输出引脚的情况下，八个偶数高速缓存锁存器Even0至Even7或八个奇数高速缓存锁存器Odd0至Odd7可以配置一个列选择编码。当输出数据时，可以同时并行输出存储在一个列选择编码中所包括的八个高速缓存锁存器中的数据。一个列选择编码中所包括的八个高速缓存锁存器可以配置一个输入/输出高速缓存锁存器组。
当假定第一高速缓存锁存器组251中包括16个高速缓存锁存器时，可以在第一高速缓存锁存器组251中包括八个偶数高速缓存锁存器Even0至Even7和八个奇数高速缓存锁存器Odd0至Odd7。在第一高速缓存锁存器组251中，八个偶数高速缓存锁存器Even0至Even7可以配置一个输入/输出高速缓存锁存器组，并且八个奇数高速缓存锁存器Odd0至Odd7可以配置一个输入/输出高速缓存锁存器组。也就是说，第一高速缓存锁存器组251可以配置两个输入/输出高速缓存锁存器组。
被包括在相同高速缓存锁存器组中并且具有相同编号#的偶数高速缓存锁存器Even#和奇数高速缓存锁存器Odd#可以彼此配对，并且可以在第一方向FD上彼此相邻地设置。尽管未示出，但是彼此配对的偶数高速缓存锁存器Even#和奇数高速缓存锁存器Odd#可以共享数据线和反相数据线。下面将参照图5描述其中共享数据线和反相数据线的结构。
图5是示出根据本公开的一种实施方式的半导体存储器装置的高速缓存锁存电路的一部分的示例的电路图。
参照图5，高速缓存锁存电路可以包括高速缓存锁存器Even2、Odd2、Even0和Odd0以及列选择部分SW1至SW4。高速缓存锁存器Even2、Odd2、Even0和Odd0可基于从感测锁存器传送的数据来执行锁存。
偶数高速缓存锁存器Even2的非反相节点QC_Even2和反相节点QCN_Even2可以通过列选择部分SW1分别联接到数据线DL<2>和反相数据线DLb<2>。奇数高速缓存锁存器Odd2的非反相节点QC_Odd2和反相节点QCN_Odd2可以通过列选择部分SW2分别联接到数据线DL<2>和反相数据线DLb<2>。偶数高速缓存锁存器Even2和奇数高速缓存锁存器Odd2可以彼此配对，并且可以共享数据线DL<2>和反相数据线DLb<2>。
列选择部分SW1可以包括第一晶体管N1和第二晶体管N2。第一晶体管N1可以联接在偶数高速缓存锁存器Even2的非反相节点QC_Even2和数据线DL<2>之间，并且可以响应于列选择信号CS_Even而操作。第二晶体管N2可以联接在偶数高速缓存锁存器Even2的反相节点QCN_Even2和反相数据线DLb<2>之间，并且可以响应于列选择信号CS_Even而操作。
列选择部分SW2可以包括第三晶体管N3和第四晶体管N4。第三晶体管N3可以联接在奇数高速缓存锁存器Odd2的非反相节点QC_Odd2和数据线DL<2>之间，并且可以响应于列选择信号CS_Odd而操作。第四晶体管N4可以联接在奇数高速缓存锁存器Odd2的反相节点QCN_Odd2和反相数据线DLb<2>之间，并且可以响应于列选择信号CS_Odd而操作。
偶数高速缓存锁存器Even0的非反相节点QC_Even0和反相节点QCN_Even0可以通过列选择部分SW3分别联接到数据线DL<0>和反相数据线DLb<0>。奇数高速缓存锁存器Odd0的非反相节点QC_Odd0和反相节点QCN_Odd0可以通过列选择部分SW4分别联接到数据线DL<0>和反相数据线DLb<0>。偶数高速缓存锁存器Even0和奇数高速缓存锁存器Odd0可以彼此配对，并且可以共享数据线DL<0>和反相数据线DLb<0>。
列选择部分SW3可以包括第五晶体管N5和第六晶体管N6。第五晶体管N5可以联接在偶数高速缓存锁存器Even0的非反相节点QC_Even0和数据线DL<0>之间，并且可以响应于列选择信号CS_Even而操作。第六晶体管N6可以联接在偶数高速缓存锁存器Even0的反相节点QCN_Even0和反相数据线DLb<0>之间，并且可以响应于列选择信号CS_Even而操作。
列选择部分SW4可以包括第七晶体管N7和第八晶体管N8。第七晶体管N7可以联接在奇数高速缓存锁存器Odd0的非反相节点QC_Odd0和数据线DL<0>之间，并且可以响应于列选择信号CS_Odd而操作。第八晶体管N8可以联接在奇数高速缓存锁存器Odd0的反相节点QCN_Odd0和反相数据线DLb<0>之间，并且可以响应于列选择信号CS_Odd而操作。
如果列选择信号CS_Even被激活，则第一晶体管N1可以将偶数高速缓存锁存器Even2的非反相节点QC_Even2的数据输出到数据线DL<2>，并且第二晶体管N2可以将偶数高速缓存锁存器Even2的反相节点QCN_Even2的数据输出到反相数据线DLb<2>。第五晶体管N5可以将偶数高速缓存锁存器Even0的非反相节点QC_Even0的数据输出到数据线DL<0>，并且第六晶体管N6可以将偶数高速缓存锁存器Even0的反相节点QCN_Even0的数据输出到反相数据线DLb<0>。
如果列选择信号CS_Odd被激活，则第三晶体管N3可以将奇数高速缓存锁存器Odd2的非反相节点QC_Odd2的数据输出到数据线DL<2>，并且第四晶体管N4可以将奇数高速缓存锁存器Odd2的反相节点QCN_Odd2的数据输出到反相数据线DLb<2>。第七晶体管N7可以将奇数高速缓存锁存器Odd0的非反相节点QC_Odd0的数据输出到数据线DL<0>，并且第八晶体管N8可以将奇数高速缓存锁存器Odd0的反相节点QCN_Odd0的数据输出到反相数据线DLb<0>。根据输出数据的特性，可以将配置列选择部分SW1至SW4的晶体管N1至N8定义为非反相数据输出晶体管和反相数据输出晶体管。例如，第一晶体管N1、第三晶体管N3、第五晶体管N5和第七晶体管N7可以被定义为非反相数据输出晶体管，而第二晶体管N2、第四晶体管N4、第六晶体管N6和第八晶体管N8可以被定义为反相数据输出晶体管。
图6是示出根据本公开的实施方式的半导体存储器装置的一部分的示例的俯视图。图6示出了包括图5中的高速缓存锁存器和列选择部分的配置。
参照图5和图6，半导体存储器装置或基板可以包括第一高速缓存锁存器区域CLR1和第二高速缓存锁存器区域CLR2以及间隔区域SAR。第一高速缓存锁存器区域CLR1和第二高速缓存锁存器区域CLR2可以沿第二方向SD设置。间隔区域SAR可以设置在第一高速缓存锁存器区域CLR1和第二高速缓存锁存器区域CLR2之间。换句话说，第一高速缓存锁存器区域CLR1、间隔区域SAR和第二高速缓存锁存器区域CLR2可以在第二方向SD上依次设置。
在第一高速缓存锁存器区域CLR1中，偶数高速缓存锁存器Even2和奇数高速缓存锁存器Odd2可以在第一方向FD上彼此相邻地设置。第一有源区域ACT1和第二有源区域ACT2可以设置在第一高速缓存锁存器区域CLR1中。第一有源区域ACT1可以与奇数高速缓存锁存器Odd2设置在同一列中，并且第二有源区域ACT2可以与偶数高速缓存锁存器Even2设置在同一列中，其中，列在基本平行于第二方向的方向上延伸。第一有源区域ACT1和第二有源区域ACT2可以设置为在第一方向FD上彼此相邻。
可以在第一高速缓存锁存器区域CLR1中限定在第一方向FD上延伸并且与第一有源区域ACT1和第二有源区域ACT2相交的第一栅极线(gate line)G1和第二栅极线G2。可以在第一栅极线G1和第二栅极线G2的每一个的两侧将杂质离子掺杂到第一有源区域ACT1和第二有源区域ACT2中，从而可以限定漏极区域和源极区域。杂质离子可包括砷(As)或磷(P)等。另一方面，杂质离子可以包括镓(Ga)或铟(In)等。
第一栅极线G1与在第一栅极线G1的两侧限定在第一有源区域ACT1中的源极区域和漏极区域可以配置第一晶体管N1。第二栅极线G2与在第二栅极线G2的两侧限定在第一有源区域ACT1中的源极区域和漏极区域可以配置第三晶体管N3。第一晶体管N1和第三晶体管N3可以共享源极区域。数据线DL<2>可以联接到第一晶体管N1和第三晶体管N3的公共源极区域。
第一栅极线G1与在第一栅极线G1的两侧限定在第二有源区域ACT2中的源极区域和漏极区域的可以配置第二晶体管N2。第二栅极线G2与在第二栅极线G2的两侧限定在第二有源区域ACT2中的源极区域和漏极区域可以配置第四晶体管N4。第二晶体管N2和第四晶体管N4可以共享源极区域。反相数据线DLb<2>可以联接到第二晶体管N2和第四晶体管N4的公共源极区域。
在第二高速缓存锁存器区域CLR2中，偶数高速缓存锁存器Even0和奇数高速缓存锁存器Odd0可以在第一方向FD上彼此相邻地设置。第三有源区域ACT3和第四有源区域ACT4可以被限定在第二高速缓存锁存器区域CLR2中。第三有源区域ACT3可以与奇数高速缓存锁存器Odd0设置在同一列上，并且第四有源区域ACT4可以与偶数高速缓存锁存器Even0设置在同一列上。第三有源区域ACT3和第四有源区域ACT4可以设置为在第一方向FD上彼此相邻。
可以在第二高速缓存锁存器区域CLR2中限定在第一方向FD上延伸并且与第三有源区域ACT3和第四有源区域ACT4相交的第三栅极线G3和第四栅极线G4。可以在第三栅极线G3和第四栅极线G4中的每一个的两侧将杂质离子掺杂到第三有源区域ACT3和第四有源区域ACT4中，从而可以限定漏极区域和源极区域。
第三栅极线G3与在第三栅极线G3的两侧限定在第三有源区域ACT3中的源极区域和漏极区域可以配置第五晶体管N5。第四栅极线G4与在第四栅极线G4的两侧限定在第三有源区域ACT3中的源极区域和漏极区域可以配置第七晶体管N7。第五晶体管N5和第七晶体管N7可以共享源极区域。数据线DL<0>可以联接到第五晶体管N5和第七晶体管N7的公共源极区域。
第三栅极线G3与在第三栅极线G3的两侧限定在第四有源区域ACT4中的源极区域和漏极区域可以配置第六晶体管N6。第四栅极线G4与在第四栅极线G4的两侧限定在第四有源区域ACT4中的源极区域和漏极区域可以配置第八晶体管N8。第六晶体管N6和第八晶体管N8可以共享源极区域。反相数据线DLb<0>可以联接到第六晶体管N6和第八晶体管N8的公共源极区域。
联接到偶数高速缓存锁存器Even2和奇数高速缓存锁存器Odd2的所有晶体管N1至N4可以设置在第一高速缓存锁存器区域CLR1中。类似地，联接到偶数高速缓存锁存器Even0和奇数高速缓存锁存器Odd0的所有晶体管N5至N8可以设置在第二高速缓存锁存器区域CLR2中。
第一布线至第四布线W1、W2、W3和W4可以设置在高速缓存锁存器Even2、Odd2、Even0和Odd0以及晶体管N1至N8上方的布线层中。在布线层中，可以限定在第二方向SD上延伸并且在第一方向FD上布置的多个布线轨迹(wiring line track)PT。布线轨迹PT可以是用于在布线层中布置布线的虚拟线。布线轨迹PT可以在第一方向FD上以预定间隔L1布置。布线轨迹PT的间距可以等于间隔L1。
第一布线至第四布线W1、W2、W3和W4可以与布线轨迹PT对齐。各个第一布线至第四布线W1、W2、W3和W4的中心线中的每一个可以与任何一个布线轨迹PT交叠。第一布线W1可以提供以下电路径：该电路径将设置在第一高速缓存锁存器区域CLR1中的晶体管N1至N4与高速缓存锁存器Even2和Odd2的非反相节点QC_Even2和QC_Odd2以及反相节点QCN_Even2和QCN_Odd2联接。第二布线W2可以配置以下电路径：该电路径将设置在第二高速缓存锁存器区域CLR2中的晶体管N5至N8与高速缓存锁存器Even0和Odd0的非反相节点QC_Even0和QC_Odd0以及反相节点QCN_Even0和QCN_Odd0联接。第三布线W3可以配置用于将列选择信号CS_Even和CS_Odd传送到晶体管N1至N8的栅极G1至G4的电路径。
由于高速缓存锁存器Even2和Odd2以及晶体管N1至N4设置在第一高速缓存锁存器区域CLR1中，所以将高速缓存锁存器Even2和Odd2与晶体管N1至N4联接的第一布线W1可以仅设置在第一高速缓存锁存区域CLR1的内部。第一布线W1设置在第一高速缓存锁存器区域CLR1中，并且不设置在间隔区域SAR中或第二高速缓存锁存器区域CLR2中。
类似地，由于高速缓存锁存器Even0和Odd0以及晶体管N5至N8设置在第二高速缓存锁存器区域CLR2中，所以将高速缓存锁存器Even0和Odd0与晶体管N5至N8联接的第二布线W2可以仅设置在第二高速缓存锁存器区域CLR2的内部。第二布线W2设置在第二高速缓存锁存器区域CLR2中，并且不设置在间隔区域SAR中或第一高速缓存锁存器区域CLR1中。
联接到高速缓存锁存器中的每一个的晶体管可以沿第一方向FD设置。例如，联接到高速缓存锁存器Even2的第一晶体管N1和第二晶体管N2可以沿第一方向FD设置。
在联接到高速缓存锁存器中的每一个的晶体管沿第一方向FD设置的情况下，联接到高速缓存锁存器中的每一个的晶体管中的至少一个晶体管可以不与与其联接的对应的高速缓存锁存器设置在同一列中。因此，至少一个晶体管可以不与与其联接的布线(W1和W2中的任一个)交叠。例如，第一晶体管N1可以不与高速缓存锁存器Even2设置在同一列，并且联接到高速缓存锁存器Even2的第一布线W1可以不与第一晶体管N1交叠。
不与应该与其联接的布线交叠的晶体管需要使用另外的手段联接到该布线。不与应该与其联接的布线交叠的晶体管可以通过联接线CW联接到该布线。在这方面，在配置另外的布线以形成联接线CW的情况下，可能添加布线层。因此，可以不使用另外的布线，而是利用高速缓存锁存电路中已经存在的配置来形成联接线CW。例如，联接线CW可以被配置在半导体层或栅极层中。图6示出了使用栅极层配置联接线CW的情况。未说明的附图标记C1表示第一接触件，其将第一布线W1和第二布线W2与联接线CW联接，并且将第一布线W1、第二布线W2和第三布线W3与晶体管N1至N8联接。
局部感测放大器可以设置在间隔区域SAR中。图6示出了配置局部感测放大器的晶体管SAT中的一些。晶体管SAT可以通过第二接触件C2联接到第四布线W4。晶体管SAT可以由比配置高速缓存锁存电路的晶体管具有更大的尺寸的晶体管来配置。为了匹配接触电阻，联接到晶体管SAT的第二接触件C2可以比第一接触件C1具有更大的临界尺寸(CD)。
众所周知，在接触件的CD较大的情况下，由于多个布线一起联接到接触件，因此可能导致布线非期望地被短路的故障。因此，为了在间隔区域SAR中设置需要较大尺寸的第二接触件C2的晶体管SAT，需要减小在垂直方向VD上与晶体管SAT交叠的布线当中不应与晶体管SAT联接的布线的数量。
根据本实施方式，由于不应与配置局部感测放大器的晶体管SAT联接的第一布线W1和第二布线W2不与局部感测放大器交叠，所以可以将需要较大尺寸的第二接触件C2的局部感测放大器的晶体管SAT设置在间隔区域SAR中。
图7是示出与本公开相关的半导体存储器装置的高速缓存锁存器的布局的示例的俯视图，并且图8是示出与本公开相关的半导体存储器装置的一部分的示例的俯视图。
参照图7和图8，共享数据线和反相数据线的偶数高速缓存锁存器和奇数高速缓存锁存器可以沿作为列方向的第二方向SD设置。例如，可以在第二方向SD上设置共享数据线DL<2>和反相数据线DLb<2>的偶数高速缓存锁存器Even2和奇数高速缓存锁存器Odd2。
为了共享数据线DL<2>，需要在一个有源区域中设置联接到偶数高速缓存锁存器Even2的晶体管N1和联接到奇数高速缓存锁存器Odd2的晶体管N3。为了共享反相数据线DLb<2>，需要在一个有源区域中设置联接到偶数高速缓存锁存器Even2的晶体管N2和联接到奇数高速缓存锁存器Odd2的晶体管N4。在这种情况下，联接到偶数高速缓存锁存器Even2的晶体管N1和N2中的某一晶体管N2可以被设置在与偶数高速缓存锁存器Even2不同的高速缓存锁存器区域中。例如，偶数高速缓存锁存器Even2可以设置在第一高速缓存锁存器区域CLR1中，但是晶体管N2可以设置在第二高速缓存锁存器区域CLR2中。类似地，联接到奇数高速缓存锁存器Odd2的晶体管N3和N4中的某一晶体管N3可以被设置在与奇数高速缓存锁存器Odd2不同的高速缓存锁存器区域中。例如，奇数高速缓存锁存器Odd2可以设置在第二高速缓存锁存器区域CLR2中，但是晶体管N3可以设置在第一高速缓存锁存器区域CLR1中。
因此，与偶数高速缓存锁存器Even2和晶体管N2联接的布线W1’需要从第一高速缓存锁存器区域CLR1通过间隔区域SAR延伸到第二高速缓存锁存器区域CLR2。此外，与奇数高速缓存锁存器Odd2和晶体管N3的联接布线W2’需要从第二高速缓存锁存器区域CLR2通过间隔区域SAR延伸到第一高速缓存锁存器区域CLR1。
由于这个事实，不应与局部感测放大器的晶体管SAT联接的多个布线W1’、W2’和W3将在垂直方向VD上与晶体管SAT交叠。
为了提高数据输出速度，有必要在间隔区域SAR中设置配置局部感测放大器的晶体管SAT，从而减小数据线和反相数据线的长度。然而，如图8所示，如果不应与局部感测放大器的晶体管SAT联接的多个布线在垂直方向VD上与局部感测放大器的晶体管SAT交叠，那么将难以或不可能通过避开布线来设置较大尺寸的接触件C2，结果，可能无法将需要接触件C2的局部感测放大器设置在间隔区域SAR中。
如上所述，根据本公开的一种实施方式，由于第一布线W1和第二布线W2不与局部感测放大器所在的间隔区域SAR在垂直方向VD上交叠，所以可以将较大尺寸的第二接触件C2设置在间隔区域SAR中，因此可以将局部感测放大器设置在间隔区域SAR中。
图9是示出根据本公开的一种实施方式的半导体存储器装置的一部分的示例的截面图。
参照图9，半导体存储器装置可以具有PUC(单元下***，peri under cell)结构。逻辑结构LS可以设置在存储器结构CS下方。
逻辑结构LS可以设置在基板10上，并且存储器结构CS可以设置在源板(sourceplate)11上。基板10可以包括选自包括单晶硅层、SOI(绝缘体上硅)、在硅锗(SiGe)层上形成的硅层、在电介质层上形成的单晶硅层和在电介质层上形成的多晶硅层的组中的至少一个。源板11可以由多晶硅层构成。与可以使用单晶硅层的基板10不同，由于源板11应该形成在逻辑结构LS上，所以源板11可以由多晶硅层构成。
逻辑结构LS可以包括逻辑电路20。逻辑电路20可以包括设置在基板10的由隔离层10A限定的有源区域上的晶体管TR。尽管未示出，但是逻辑电路20还可以包括电容器和电感器等。逻辑电路20可以包括以上参照图1描述的行解码器120、页缓冲器电路130、高速缓存锁存电路140、控制逻辑210、电压生成器220、列解码器230、局部感测放大器组240和输入/输出电路250。图9示出了在存储器结构CS中限定的位线BL与在逻辑结构LS中限定的页缓冲器电路130联接的情况。
可以在基板10上限定电介质层30以覆盖逻辑电路20。电介质层30可以包括氧化硅，例如，HDP(高密度等离子体)氧化物或TEOS(原硅酸四乙酯)氧化物。可以在电介质层30中限定多个布线M1和M2。布线M1和M2可以包括在逻辑电路20上方的第一布线层中限定的第一布线M1和在第一布线层上方的第二布线层中限定的第二布线M2。第一布线M1可以通过第一接触件CNT1联接到逻辑电路20。第二布线M2可以通过第二接触件CNT2联接到第一布线M1。
存储器结构CS可以包括：设置在源板11上的多个垂直沟道CH，以及沿着或围绕垂直沟道CH交替地堆叠的多个电极层40和多个层间电介质层42。
在电极层40当中，从最下层起的至少一层可以构成源极选择线，并且从最上层起的至少一层可以构成漏极选择线。源极选择线和漏极选择线之间的电极层40可以构成字线。电极层40可以包括导电材料。例如，电极层40可以包括从掺杂的半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电的金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中选择的至少一种。层间电介质层42可以包括氧化硅。
垂直沟道CH可以穿过电极层40和层间电介质层42而联接到源板11。每一个垂直沟道CH可以包括沟道层50和栅极电介质层52。沟道层50可以包括多晶硅或单晶硅，并且可以在一些区域中包括诸如硼(B)的P型杂质。栅极电介质层52可以包括从沟道层50的外侧壁沿向内方向依次堆叠的隧道电介质层、电荷存储层和阻挡层。在一些实施方式中，栅极电介质层52可以具有ONO(氧化物-氮化物-氧化物)堆叠结构，其中氧化物层、氮化物层和氧化物层依次堆叠。源极选择晶体管、存储器单元和漏极选择晶体管可以被配置为其中电极层40围绕垂直沟道CH。可以限定电介质层60以覆盖源板11、垂直沟道CH以及多个电极层40和多个层间电介质层41的堆叠。电介质层60可以包括氧化硅，例如，HDP(高密度等离子体)氧化物或TEOS(原硅酸四乙酯)氧化物。
可以在电介质层60中限定位线BL和布线M3。位线BL可以设置在垂直沟道CH上方。位线BL可以通过位线接触件BLC联接到垂直沟道CH的沟道层50。布线M3可以设置在位线BL上方。布线M3可以通过接触件CNT3联接到位线BL，并且可以通过接触件CNT4联接到逻辑结构LS的第二布线M2。通过此事实，可以配置联接位线BL和逻辑结构LS的页缓冲器电路的电路径。
图10是对用于帮助说明根据本公开的实施方式的半导体存储器装置的截面图的示例的表示。
参照图10，半导体存储器装置可以具有POC(单元上***，peri over cell)结构。换句话说，逻辑结构LS可以设置在存储器结构CS上方。
存储器结构CS和逻辑结构LS可以分别制造，然后彼此结合。存储器结构CS可以被制造在源板11上。逻辑结构LS可以被制造在基板10上。基板10和源板11可以由相同的材料形成。基板10和源板11可各自包括选自包括单晶硅层、SOI(绝缘体上硅)、在硅锗(SiGe)层上形成的硅层、在电介质层上形成的单晶硅层和在电介质层上形成的多晶硅层的组中的至少一个。
第一焊盘PAD1可以被限定在逻辑结构LS的一个表面上。第一焊盘PAD1可以通过接触件CNT5、第二布线M2、接触件CNT2、第一布线M1和接触件CNT1联接到逻辑电路20。第二焊盘PAD2可以被限定在存储器结构CS的一个表面上。第二焊盘PAD2可以通过接触件CNT6联接到位线BL。
当逻辑结构LS的所述一个表面和存储器结构CS的所述一个表面彼此结合时，第一焊盘PAD1和第二焊盘PAD2可以彼此联接。因此，可以配置联接存储器结构CS的存储器单元和逻辑结构LS的逻辑电路20的电路径。
图11是示意性地示出根据本公开的一种实施方式的包括半导体存储器装置的存储器***的示例的框图。
参照图11，根据一种实施方式的存储器***600可以包括非易失性存储器装置610和存储器控制器620。
非易失性存储器装置610可以由上文所述的半导体存储器装置构成并且可以以上文所述的方式操作。存储器控制器620可以被配置为控制非易失性存储器装置610。非易失性存储器装置610和存储器控制器620的组合可以被配置为存储卡或固态盘(SSD)。SRAM621用作处理单元622的工作存储器。主机接口623包括主机的与存储器***600联接的数据交换协议。
纠错码块624检测并纠正从非易失性存储器装置610读取的数据中所包括的错误。
存储器接口625与本实施方式的非易失性存储器装置610接口连接。处理单元622执行用于存储器控制器620的数据交换的一般控制操作。
尽管附图中未示出，对于实施方式所属领域的技术人员显而易见的是，根据实施方式的存储器***600可以另外设置有存储用于与主机接口连接的代码数据的ROM。非易失性存储器装置610可以被设置为由多个闪存存储器芯片构成的多芯片封装。
上述根据本实施方式的存储系器统600可以被设置为具有低的发生错误的可能性的高可靠性的存储介质。特别地，本实施方式的非易失性存储器装置可以被包括在诸如最近正在被积极地研究的固态盘(SSD)的存储器***中。在这种情况下，存储器控制器620可以被配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(***组件互连快速)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机***接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成装置电子设备)协议的各种接口协议中的一种与外部(例如，主机)进行通信。
图12是示意性地示出根据本公开的一种实施方式的包括半导体存储器装置的计算***的示例的框图。
参照图12，根据一种实施方式的计算***700可以包括电联接到***总线760的存储器***710、微处理器720、RAM 730、用户接口740和诸如基带芯片组的调制解调器750。在根据实施方式的计算***700是移动装置的情况下，可以另外设置用于供应计算***700的操作电压的电池(未示出)。尽管附图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算***700可以另外设置有应用芯片组、相机图像处理器(CIS)和移动DRAM等。存储器***710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，可以将存储器***710设置为融合闪存存储器(例如，OneNAND闪存存储器)。
尽管已经出于说明性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、增加和替换。因此，以上和附图中公开的实施方式应被认为是仅描述性的，并不用于限制技术范围。本公开的技术范围不受实施方式和附图的限制。可以结合所附权利要求来解释本公开的精神和范围，并且本公开的精神和范围涵盖落入所附权利要求的范围内的所有等同形式。
相关申请的交叉引用
本申请要求于2019年9月5日在韩国知识产权局提交的韩国专利申请第10-2019-0109995号的优先权，其全部内容通过引用合并于此。

Claims (17)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列；
页缓冲器电路，该页缓冲器电路包括多个页缓冲器，所述多个页缓冲器通过在与第一方向相交的第二方向上延伸的多个位线联接到所述存储器单元阵列；
高速缓存锁存电路，该高速缓存锁存电路包括联接到所述多个页缓冲器的多个高速缓存锁存器；以及
局部感测放大器，该局部感测放大器被设置于在所述第二方向上彼此相邻的一对高速缓存锁存器之间，并且对数据线和反相数据线之间的电压差进行放大，
其中，所述多个高速缓存锁存器具有在所述第一方向和所述第二方向上的二维布置，并且
其中，在所述多个高速缓存锁存器中，共享所述数据线和所述反相数据线的偶数高速缓存锁存器和奇数高速缓存锁存器被设置为在所述第一方向上彼此相邻。
2.根据权利要求1所述的半导体存储器装置，
其中，所述高速缓存锁存器还包括分别联接到所述多个高速缓存锁存器的多个列选择部分，并且
其中，所述多个列选择部分中的每一个包括：
非反相数据输出晶体管，该非反相数据输出晶体管联接在所述多个高速缓存锁存器中的一个高速缓存锁存器的非反相节点与所述数据线之间，以响应于列选择信号而将所述非反相节点的信号输出到所述数据线；以及
反相数据输出晶体管，该反相数据输出晶体管联接在所述一个高速缓存锁存器的反相节点和所述反相数据线之间，以响应于所述列选择信号而将所述一个高速缓存锁存器的所述反相节点的信号输出到所述反相数据线。
3.根据权利要求2所述的半导体存储器装置，
其中，联接到所述偶数高速缓存锁存器的非反相数据输出晶体管和联接到所述奇数高速缓存锁存器的非反相数据输出晶体管被设置在第一有源区域中并且共享源极区域，
其中，联接到所述偶数高速缓存锁存器的反相数据输出晶体管和联接到所述奇数高速缓存锁存器的反相数据输出晶体管被设置在第二有源区域中并且共享源极区域，并且
其中，所述数据线联接到由与所述偶数高速缓存锁存器和所述奇数高速缓存锁存器联接的非反相数据输出晶体管共享的源极区域，并且所述反相数据线联接到由与所述偶数高速缓存锁存器和所述奇数高速缓存锁存器联接的反相数据输出晶体管共享的源极区域。
4.根据权利要求2所述的半导体存储器装置，其中，被包括在所述多个列选择部分中的一个中的非反相数据输出晶体管和反相数据输出晶体管被设置为在所述第一方向上彼此相邻。
5.根据权利要求2所述的半导体存储器装置，其中，与所述多个高速缓存锁存器中的一个高速缓存锁存器联接的非反相数据输出晶体管和反相数据输出晶体管中的一个与所述一个高速缓存锁存器设置在同一列中，并且所述非反相数据输出晶体管和所述反相数据输出晶体管中的另一个与所述一个高速缓存锁存器设置在不同列中。
6.根据权利要求5所述的半导体存储器装置，其中，与所述一个高速缓存锁存器设置在同一列中的晶体管通过在所述第二方向上延伸的布线而联接到所述一个高速缓存锁存器。
7.根据权利要求5所述的半导体存储器装置，其中，与所述一个高速缓存锁存器设置在不同列中的晶体管通过在所述第一方向上延伸的联接线和在所述第二方向上延伸的布线而联接到所述一个高速缓存锁存器。
8.根据权利要求7所述的半导体存储器装置，其中，所述联接线被配置在用于所述非反相数据输出晶体管和所述反相数据输出晶体管的构造的半导体层或栅极层中。
9.根据权利要求1所述的半导体存储器装置，
其中，所述存储器单元阵列设置在源板上，并且
其中，所述页缓冲器电路和所述高速缓存锁存电路设置在所述源板下方的基板上。
10.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
存储器芯片，该存储器芯片包括所述存储器单元阵列，并且在所述存储器芯片的一个表面上限定有与所述存储器单元阵列联接的第一焊盘；以及
电路芯片，该电路芯片包括逻辑电路，该逻辑电路包括所述页缓冲器电路和所述高速缓存锁存电路，并且在所述电路芯片的一个表面上限定有与所述逻辑电路联接的第二焊盘，
其中，所述存储器芯片的所述一个表面和所述电路芯片的所述一个表面彼此结合，以使得所述第一焊盘和所述第二焊盘彼此联接。
11.一种半导体存储器装置，该半导体存储器装置包括：
多个高速缓存锁存器，该多个高速缓存锁存器通过在与第一方向相交的第二方向上延伸的多个位线接入存储器单元阵列，并且包括沿着所述第二方向设置的第一高速缓存锁存器和第二高速缓存锁存器；
局部感测放大器，该局部感测放大器设置在所述第一高速缓存锁存器和所述第二高速缓存锁存器之间；以及
多个列选择部分，该多个列选择部分包括第一列选择部分和第二列选择部分，所述第一列选择部分设置在所述局部感测放大器和所述第一高速缓存锁存器之间，并且通过第一布线联接到所述第一高速缓存锁存器，所述第二列选择部分设置在所述局部感测放大器和所述第二高速缓存锁存器之间，并且通过第二布线联接到所述第二高速缓存锁存器，
其中，所述第一布线和所述第二布线在垂直于所述第一方向和所述第二方向的垂直方向上不与所述局部感测放大器交叠。
12.根据权利要求11所述的半导体存储器装置，其中，所述多个列选择部分中的每一个包括：
非反相数据输出晶体管，该非反相数据输出晶体管联接在所述多个高速缓存锁存器中的一个高速缓存锁存器的非反相节点和数据线之间，以响应于列选择信号而将所述非反相节点的信号输出到所述数据线；以及
反相数据输出晶体管，该反相数据输出晶体管联接在所述一个高速缓存锁存器的反相节点和反相数据线之间，以响应于所述列选择信号而将所述一个高速缓存锁存器的所述反相节点的信号输出到所述反相数据线。
13.根据权利要求12所述的半导体存储器装置，其中，被包括在所述多个列选择部分中的一个中的数据输出晶体管和反相数据输出晶体管被设置为在所述第一方向上彼此相邻。
14.根据权利要求12所述的半导体存储器装置，其中，与所述多个高速缓存锁存器中的一个高速缓存锁存器联接的非反相数据输出晶体管和反相数据输出晶体管中的一个与所述一个高速缓存锁存器设置在同一列中，并且所述非反相数据输出晶体管和所述反相数据输出晶体管中的另一个与所述一个高速缓存锁存器设置在不同列中。
15.根据权利要求14所述的半导体存储器装置，其中，与所述一个高速缓存锁存器设置在同一列中的晶体管通过在所述第二方向上延伸的布线而联接到所述一个高速缓存锁存器。
16.根据权利要求14所述的半导体存储器装置，其中，与所述一个高速缓存锁存器设置在不同列中的晶体管通过在所述第一方向上延伸的联接线和在所述第二方向上延伸的布线而联接到所述一个高速缓存锁存器。
17.根据权利要求16所述的半导体存储器装置，其中，所述联接线被配置在用于实现所述列选择部分的半导体层或栅极层中。
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