TW202209630A - 半導體記憶裝置 - Google Patents

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Abstract

本發明之半導體記憶裝置具備：基板；記憶胞陣列，其在第1方向上與基板相隔；及複數個第1焊墊電極，其等沿第2方向排列，在第3方向上遠離記憶胞陣列，且能用於資料之輸入輸出。基板具備沿第2方向交替排列之複數個第1區域及複數個第2區域。記憶胞陣列具備：複數個導電層，其等遍及複數個第1區域及複數個第2區域沿第2方向延伸，且沿第1方向排列；複數個半導體層，其等設置於複數個第1區域中；及複數個第1接點，其等設置於複數個第2區域中，且沿第1方向延伸。將第1焊墊電極之中心位置與最靠近該第1焊墊電極之第1接點之中心位置的距離設為第1距離時，複數個第1距離中之最大距離與最小距離之差為400 nm以下。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備：基板；複數個導電層，其沿與該基板之表面交叉之方向積層；及半導體層，其與該等複數個導電層對向。
一實施方式提供一種容易高集成化之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：基板；記憶胞陣列，其在與基板之表面交叉之第1方向上與基板相隔設置；以及複數個第1焊墊電極，其等沿與第1方向交叉之第2方向排列，設置於與第1方向及第2方向交叉之第3方向上遠離記憶胞陣列之位置上，且能用於輸入向記憶胞陣列寫入之資料、及輸出從記憶胞陣列讀出之資料。基板具備沿第2方向交替排列之複數個第1區域及複數個第2區域。記憶胞陣列具備：複數個導電層，其等遍及複數個第1區域及複數個第2區域沿第2方向延伸，且沿第1方向排列；複數個半導體層，其等設置於複數個第1區域中，沿第1方向延伸，且與複數個導電層對向；以及複數個第1接點，其等設置於複數個第2區域中，沿第1方向延伸，第1方向之一端較複數個導電層更靠近基板，且第1方向之另一端較複數個導電層更遠離基板。將複數個第1焊墊電極之中之一個第1焊墊電極在第2方向及第3方向上之中心位置、和最靠近該第1焊墊電極之第1接點在第2方向及第3方向上之中心位置，在第2方向及第3方向上之距離設為第1距離時，與複數個第1焊墊電極對應之複數個第1距離中之最大距離與最小距離之差為400 nm以下。
一實施方式之半導體記憶裝置具備：基板；記憶胞陣列，其在與基板之表面交叉之第1方向上與基板相隔設置；複數個第1焊墊電極，其等沿與第1方向交叉之第2方向排列，設置於與第1方向及第2方向交叉之第3方向上遠離記憶胞陣列之位置上，且能用於輸入向記憶胞陣列寫入之資料、及輸出從記憶胞陣列讀出之資料；複數個第1驅動電路，其等分別與複數個第1焊墊電極連接，且包含並聯連接在第1焊墊電極與電壓供給線之間之複數個第1電晶體；以及複數個第2驅動電路，其等分別與複數個第1焊墊電極連接，且包含與第1焊墊電極連接之比較器。基板具備：複數個第1區域及複數個第2區域，其等沿第2方向交替地排列；以及複數個第3區域，其等設置於第3方向上遠離複數個第1區域及複數個第2區域之位置上，且沿第2方向排列。記憶胞陣列具備：複數個導電層，其等遍及複數個第1區域及複數個第2區域沿第2方向延伸，且沿第1方向排列；複數個半導體層，其等設置於複數個第1區域中，沿第1方向延伸，且與複數個導電層對向；以及複數個第1接點，其等設置於複數個第2區域中，沿第1方向延伸，第1方向之一端較複數個導電層更靠近基板，且第1方向之另一端較複數個導電層更遠離基板。複數個第3區域分別包含構成複數個第1驅動電路中之一個之複數個電晶體、及構成複數個第2驅動電路中之一個之複數個電晶體。將複數個第3區域中之一個第3區域在第2方向及第3方向上之中心位置、和最靠近該第3區域之第1接點在第2方向及第3方向上之中心位置，在第2方向及第3方向上之距離設為第1距離時，與複數個第3區域對應之複數個第1距離中之最大距離與最小距離之差為400 nm以下。
根據上述構成，能夠提供一種容易高集成化之半導體記憶裝置。
參照圖式詳細說明實施方式之半導體記憶裝置。再者，以下實施方式僅為一例，並不帶有限定本發明之意圖。再者，以下圖式係模式性圖，為了便於說明，有時會省略一部分構成等。又，有時對複數個實施方式共通之部分標註相同之符號，並省略說明。
又，在本說明書中，當採用「半導體記憶裝置」這種表述時，有時意指記憶體裸晶，有時亦指記憶體晶片、記憶卡、SSD(Solid State Drive，固態硬碟)等包含控制器裸晶之記憶體系統。進而，有時還指智慧型手機、平板終端、個人電腦等包含主機之構成。
又，在本說明書中，當採用「控制電路」這種表述時，有時意指設置於記憶體裸晶上之定序器等周邊電路，有時亦指與記憶體裸晶連接之控制器裸晶或控制器晶片等，有時還指包含以上兩種之構成。
又，在本說明書中，當採用第1構成與第2構成「電性連接」這種表述時，第1構成可與第2構成直接連接，第1構成亦可經由配線、半導體構件或電晶體等與第2構成連接。例如，於將3個電晶體串聯連接之情形時，即使第2個電晶體為斷開(OFF)狀態，第1個電晶體亦與第3個電晶體「電性連接」。
又，在本說明書中，當採用第2構成與第3構成之「間連接有」第1構成這種表述時，有時意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成與第3構成連接。
又，在本說明書中，當採用電路等使2個配線等「導通」這種表述時，有時例如意指該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑上，且該電晶體等為導通(ON)狀態。
又，在本說明書中，將與基板之上表面平行之特定方向稱為X方向，將與基板之上表面平行且與X方向垂直之方向稱為Y方向，將與基板之上表面垂直之方向稱為Z方向。
又，在本說明書中，有時將沿著特定面之方向稱為第1方向，將沿該特定面且與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可對應於X方向、Y方向及Z方向中之任一方向，亦可不對應。
又，在本說明書中，「上」或「下」等表述係以基板為基準。例如，將沿上述Z方向遠離基板之方向稱為上，將沿Z方向靠近基板之方向稱為下。又，當針對某一構成採用下表面或下端這種表述時，意指該構成之基板側之面或端部，當採用上表面或上端這種表述時，意指該構成之與基板相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，在本說明書中，當針對構成、構件等採用特定方向之「寬度」、「長度」或「厚度」、或者構成、構件間之「距離」等表述時，有時意指藉由SEM(Scanning electron microscopy，掃描式電子顯微鏡)或TEM(Transmission electron microscopy，穿透式電子顯微鏡)等所觀察到之剖面等上之寬度、長度或厚度、或者距離等。
[第1實施方式] [記憶體系統10] 圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據由主機20發送之信號來進行用戶資料之讀出、寫入、抹除等。記憶體系統10例如為記憶體晶片、記憶卡、SSD或其他能夠記憶用戶資料之系統。記憶體系統10具備記憶用戶資料之複數個記憶體裸晶MD、以及與該等複數個記憶體裸晶MD及主機20連接之控制器裸晶CD。控制器裸晶CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等，進行邏輯位址與物理位址之轉換、位元錯誤檢測/糾正、垃圾回收(壓縮)、耗損平均等處理。
圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。圖3係表示本實施方式之記憶體系統10之構成例之模式性俯視圖。為了便於說明，在圖2及圖3中，省略一部分構成。
如圖2所示，本實施方式之記憶體系統10具備安裝基板MSB、積層在安裝基板MSB上之複數個記憶體裸晶MD、及積層在記憶體裸晶MD上之控制器裸晶CD。在安裝基板MSB之上表面中，Y方向之端部區域設置有焊墊電極P，另有一部分區域經由接著劑等接著在記憶體裸晶MD之下表面上。在記憶體裸晶MD之上表面中，Y方向之端部區域設置有焊墊電極P，其他區域經由接著劑等接著在另一記憶體裸晶MD或控制器裸晶CD之下表面上。在控制器裸晶CD之上表面中，Y方向之端部區域設置有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體裸晶MD及控制器裸晶CD分別具備沿X方向排列之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體裸晶MD及控制器裸晶CD上之複數個焊墊電極P分別經由焊線B而相互連接。
再者，圖2及圖3所示之構成僅為示例，具體構成可適當進行調整。例如，在圖2及圖3所示之例子中，複數個記憶體裸晶MD上積層有控制器裸晶CD，該等構成由焊線B連接。在此種構成中，複數個記憶體裸晶MD與控制器裸晶CD包含在同一個封裝內。但控制器裸晶CD亦可與記憶體裸晶MD包含在不同之封裝內。
[記憶體裸晶MD之電路構成] 圖4係表示第1實施方式之記憶體裸晶MD之構成之模式性方塊圖。圖5～圖8係表示記憶體裸晶MD之一部分構成之模式性電路圖。
再者，圖4中示出了複數個控制端子等。該等複數個控制端子有的是與高位準信號(正邏輯信號)對應之控制端子，有的是與低位準信號(負邏輯信號)對應之控制端子，有的是與高位準信號及低位準信號兩者對應之控制端子。在圖4中，與低位準信號對應之控制端子之符號包含上劃線(overline)。在本說明書中，與低位準信號對應之控制端子之符號包含斜線(「/」)。再者，圖4之記載為示例，具體形態可適當進行調整。例如，亦可使一部分或全部高位準信號為低位準信號，或者使一部分或全部低位準信號為高位準信號。
如圖4所示，記憶體裸晶MD具備記憶資料之記憶胞陣列MCA、及與記憶胞陣列MCA連接之周邊電路PC。周邊電路PC具備電壓產生電路VG、列解碼器RD、感測放大器模組SAM、及定序器SQC。又，周邊電路PC具備快取記憶體CM、位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O、及邏輯電路CTR。
如圖5所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL與周邊電路PC連接。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL與周邊電路PC連接。
記憶體串MS具備串聯連接在位元線BL與源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶體電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS、及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係具備作為通道區域發揮功能之半導體層、包含電荷儲存膜之閘極絕緣膜、及閘極電極之場效型電晶體。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而發生變化。記憶胞MC記憶1位元或多位元資料。再者，在與1個記憶體串MS對應之複數個記憶胞MC之閘極電極上分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之全部記憶體串MS。
選擇電晶體(STD、STS、STSb)係具備作為通道區域發揮功能之半導體層、閘極絕緣膜及閘極電極之場效型電晶體。在選擇電晶體(STD、STS、STSb)之閘極電極上分別連接有選擇閘極線(SGD、SGS、SGSb)。汲極側選擇閘極線SGD與串單元SU對應設置，共通連接於1個串單元SU中之全部記憶體串MS。源極側選擇閘極線SGS共通連接於複數個串單元SU中之全部記憶體串MS。源極側選擇閘極線SGSb共通連接於複數個串單元SU中之全部記憶體串MS。
電壓產生電路VG(圖4)例如包含調節器等降壓電路及電荷泵電路等升壓電路。該等降壓電路及升壓電路分別與被供給電源電壓VCC 及接地電壓VSS 之電壓供給線連接。該等電壓供給線例如與參照圖2、圖3所說明之焊墊電極P連接。電壓產生電路VG例如按照來自定序器SQC之控制信號來產生對記憶胞陣列MCA進行讀出動作、寫入動作及抹除動作時要對位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSb)施加之多種動作電壓，並將其等同時輸出至複數個電壓供給線。從電壓供給線輸出之動作電壓可按照來自定序器SQC之控制信號適當調整。
列解碼器RD例如具備：位址解碼器，其對位址資料ADD進行解碼；及開關電路，其根據位址解碼器之輸出信號使記憶胞陣列MCA中之字元線適當地與電壓供給線導通。
感測放大器模組SAM例如具備與複數個位元線BL對應之複數個感測放大器單元。感測放大器單元分別具備與位元線BL連接之感測放大器。感測放大器具備與位元線BL連接之感測電路、與位元線BL連接之電壓傳送電路、以及與感測電路及電壓傳送電路連接之鎖存電路。感測電路具備：感測電晶體，其與位元線BL之電壓或電流相應地成為導通狀態；及配線，其與感測電晶體之導通/斷開狀態相應地被充電或放電。鎖存電路根據該配線之電壓來鎖存「1」或「0」之資料。電壓傳送電路根據鎖存在該鎖存電路中之資料來使位元線BL與2個電壓供給線中之任一個導通。
快取記憶體CM具備經由配線DBUS與感測放大器模組SAM內之鎖存電路連接之複數個鎖存電路。該等複數個鎖存電路中包含之資料DAT被依序傳送至感測放大器模組SAM或輸入輸出控制電路I/O。又，在快取記憶體CM上連接有未圖示之解碼電路及開關電路。解碼電路對保持在位址暫存器ADR(圖4)中之行位址CA進行解碼。開關電路根據解碼電路之輸出信號使與行位址CA對應之鎖存電路與匯流排DB(圖4)導通。
定序器SQC(圖4)按照保持在指令暫存器CMR中之指令資料DCMD 將內部控制信號輸出至列解碼器RD、感測放大器模組SAM及電壓產生電路VG。又，定序器SQC適當地將表示自身狀態之狀態資料DST 輸出至狀態暫存器STR。
又，定序器SQC產生就緒/忙碌信號，並將其輸出至端子RY//BY。在端子RY//BY為「L」狀態期間，基本上禁止訪問記憶體裸晶MD。又，在端子RY//BY為「H」狀態期間，允許訪問記憶體裸晶MD。再者，端子RY//BY例如藉由參照圖2、圖3所說明之焊墊電極P來實現。
輸入輸出控制電路I/O具備資料信號輸入輸出端子DQ0～DQ7、資料選通信號輸入輸出端子DQS、/DQS、及與資料信號輸入輸出端子DQ0～DQ7連接之比較器等輸入電路及OCD電路等輸出電路。又，輸入輸出電路I/O具備與該等輸入電路及輸出電路連接之移位暫存器、以及緩衝電路。資料信號輸入輸出端子DQ0～DQ7及資料選通信號輸入輸出端子DQS、/DQS例如藉由參照圖2、圖3所說明之焊墊電極P來實現。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號而從緩衝電路被輸出至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號而從快取記憶體CM或狀態暫存器STR被輸入至緩衝電路。
邏輯電路CTR經由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE從控制器裸晶CD接收外部控制信號，與其相應地將內部控制信號輸出至輸入輸出控制電路I/O。再者，外部控制端子/CEn、CLE、ALE、/WE、RE、/RE例如藉由參照圖2、圖3所說明之焊墊電極P來實現。
圖6係表示輸入輸出控制電路I/O之一部分構成之模式性方塊圖。圖7及圖8係表示輸入輸出控制電路I/O之一部分構成之模式性電路圖。
例如，如圖6所示，輸入輸出控制電路I/O具備與資料信號輸入輸出端子DQ0～DQ7連接之複數個輸入電路210、與資料選通信號輸入輸出端子DQS、/DQS連接之輸入電路220、及與輸入電路210、220連接之輸入緩衝電路230。作為「第2驅動電路」，可包含輸入電路210、輸入電路220、及輸入緩衝電路230。「第2驅動電路」可僅為輸入電路210，亦可僅為輸入電路220，還可僅為輸入緩衝電路230。
例如，如圖7所示，輸入電路210具備與資料信號輸入輸出端子DQ0～DQ7連接之比較器211、及傳輸比較器211之輸出信號之信號傳輸電路212。比較器211中，一輸入端子與資料信號輸入輸出端子DQ0～DQ7中任一者連接，另一輸入端子與供給參考電壓VREF之電壓供給線連接。信號傳輸電路212傳輸比較器211之輸出信號。由信號傳輸電路212傳輸之信號Din係與經由資料信號輸入輸出端子DQ0～DQ7輸入之資料等對應之信號。
例如，如圖7所示，輸入電路220具備與資料選通信號輸入輸出端子DQS、/DQS連接之比較器221、及傳輸比較器221之輸出信號之信號傳輸電路222、223。比較器221中，一輸入端子與資料選通信號輸入輸出端子DQS連接，另一輸入端子與資料選通信號輸入輸出端子/DQS連接。信號傳輸電路222、223傳輸比較器221之輸出信號。由信號傳輸電路222、223傳輸之信號Sig1、Sig2係經由資料選通信號輸入輸出端子DQS、/DQS輸入之資料選通信號。即，信號Sig1、Sig2係控制資料之獲取時序之時序控制信號，亦作為所謂時脈信號發揮功能。再者，信號Sig2係信號Sig1之反相信號。
例如，如圖7所示，輸入緩衝電路230具備鎖存第偶數個資料之電路要件230e、及鎖存第奇數個資料之電路要件230o。
電路要件230e具備時控反相器231e、及鎖存電路232e。時控反相器231e具備：PMOS電晶體233e、234e，其等在供給電壓VCCQ 之電壓供給線與輸出端子N1之間串聯連接；及NMOS電晶體235e、236e，其等在輸出端子N1與供給接地電壓VSS之電壓供給線之間串聯連接。PMOS電晶體233e之閘極電極與信號傳輸電路212之輸出端子連接。PMOS電晶體234e之閘極電極與信號傳輸電路223之輸出端子連接。NMOS電晶體235e之閘極電極與信號傳輸電路222之輸出端子連接。NMOS電晶體236e之閘極電極與信號傳輸電路212之輸出端子連接。鎖存電路232e具備反相器237e、238e。反相器237e之輸入端子及反相器238e之輸出端子與時控反相器231e之輸出端子N1連接。反相器237e之輸出端子及反相器238e之輸入端子與未圖示之FIFO緩衝器等電路連接。
電路要件230o具備時控反相器231o、及鎖存電路232o。時控反相器231o具備：PMOS電晶體233o、234o，其等在供給電壓VCCQ 之電壓供給線與輸出端子N1之間串聯連接；及NMOS電晶體235o、236o，其等在輸出端子N2與供給接地電壓VSS之電壓供給線之間串聯連接。PMOS電晶體233o之閘極電極與信號傳輸電路212之輸出端子連接。PMOS電晶體234o之閘極電極與信號傳輸電路222之輸出端子連接。NMOS電晶體235o之閘極電極與信號傳輸電路223之輸出端子連接。NMOS電晶體236o之閘極電極與信號傳輸電路212之輸出端子連接。鎖存電路232o具備反相器237o、238o。反相器237o之輸入端子及反相器238o之輸出端子與時控反相器231o之輸出端子N1連接。反相器237o之輸出端子及反相器238o之輸入端子與未圖示之FIFO緩衝器等電路連接。
又，例如，如圖6所示，輸入輸出控制電路I/O具備與資料信號輸入輸出端子DQ0～DQ7連接之複數個輸出電路240、與資料選通信號輸入輸出端子DQS、/DQS連接之複數個輸出電路250、及與輸出電路240連接之輸出緩衝電路260。作為「第1驅動電路」，可包含輸出電路250、及輸出緩衝電路260。「第1驅動電路」可僅為輸出電路250，亦可僅為輸出緩衝電路260。
例如，如圖8所示，輸出電路240具備分別與資料信號輸入輸出端子DQ0～DQ7並聯連接之7個OCD單元241、及與這7個OCD單元241連接之7個OCD單元控制電路242。
7個OCD單元241例如分別具有240 Ω之阻抗。又，7個OCD單元241分別與信號線OCD_EN＜6：0＞連接，根據信號線OCD_EN＜6：0＞控制被驅動之OCD單元241之數量。例如於信號0000001(按照16進制計，為01)輸入至信號線OCD_EN＜6：0＞之情形時，1個OCD單元241被驅動，輸出電路240之阻抗ZDRV 設定為240 Ω左右。又，例如於信號0011111(按照16進制計，為1F)輸入至信號線OCD_EN＜6：0＞之情形時，5個OCD單元241被驅動，輸出電路240之阻抗ZDRV 設定為240 Ω/5＝48 Ω左右。信號線OCD_EN＜6：0＞之信號例如由用戶來控制。
OCD單元241分別具備上拉電路243，該上拉電路243連接在供給電壓VCCQ 之電壓供給線與資料信號輸入輸出端子DQ0～DQ7中任一者之間。又，OCD單元241分別具備下拉電路244，該下拉電路244連接在資料信號輸入輸出端子DQ0～DQ7中任一者與供給接地電壓VSS之電壓供給線之間。
上拉電路243具備與資料信號輸入輸出端子DQ0～DQ7連接之電阻元件245、及並聯連接在電阻元件245與供給電壓VCCQ 之電壓供給線之間之n＋1(n為自然數)個電晶體246。電晶體246係PMOS電晶體。n＋1個電晶體246具備互不相同之通道寬度及通道長度中至少一者，具有n＋1種不同之電阻值。n＋1個電晶體246之閘極電極分別與信號線Up※＜0＞～Up※＜n＞(※為0～6中任一數)連接。輸入至信號線Up※＜0＞～Up※＜n＞之n＋1位元資料會以使上拉電路243驅動時之阻抗為240 Ω左右之方式進行調整。
下拉電路244具備與資料信號輸入輸出端子DQ0～DQ7連接之電阻元件247、及並聯連接在電阻元件247與供給接地電壓VSS之電壓供給線之間之m＋1(m為自然數)個電晶體248。電晶體248係NMOS電晶體。m＋1個電晶體248具備互不相同之通道寬度及通道長度中至少一者，具有m＋1種不同之電阻值。m＋1個電晶體248之閘極電極分別與信號線Dn※＜0＞～Dn※＜m＞(※為0～6中任一數)連接。輸入至信號線Dn※＜0＞～Dn※＜m＞之m＋1位元之資料會以使下拉電路244驅動時之阻抗為240 Ω左右之方式進行調整。
OCD單元控制電路242例如具備n＋1個OR電路251、及m＋1個AND電路252。
n＋1個OR電路251之一輸入端子與信號傳輸電路253之輸出端子連接。信號傳輸電路253傳輸從資料信號輸入輸出端子DQ0～DQ7輸出之「1」或「0」之信號。又，與上拉電路243中所包含之n＋1個電晶體246對應之n＋1位元之資料PCODE＜n：0＞中之對應之位元輸入至n＋1個OR電路251之另一輸入端子。又，n＋1個OR電路251之輸出端子分別與對應之電晶體246之閘極電極連接。
m＋1個AND電路252之一輸入端子與信號傳輸電路253之輸出端子連接。又，與下拉電路244中所包含之m＋1個電晶體248對應之m＋1位元之資料NCODE＜m：0＞中之對應之位元輸入至m＋1個AND電路252之另一輸入端子。又，m＋1個AND電路252之輸出端子分別與對應之電晶體248之閘極電極連接。
圖6之輸出電路250基本上與輸出電路240同樣地構成，具備與資料選通信號輸入輸出端子DQS、/DQS並聯連接之7個OCD單元241、及與這7個OCD單元241連接之7個OCD單元控制電路242。但是，該等OCD單元241之輸出端子與資料選通信號輸入輸出端子DQS或資料選通信號輸入輸出端子/DQS連接，而非與資料信號輸入輸出端子DQ0～DQ7中任一者連接。又，信號傳輸電路253傳輸的是從資料選通信號輸入輸出端子DQS、/DQS輸出之資料選通信號，而非從資料信號輸入輸出端子DQ0～DQ7輸出之「1」或「0」之信號。
[記憶體裸晶MD之構造] 圖9係記憶體裸晶MD之模式性俯視圖。圖10係用A-A'線及B-B'線切斷圖9所示之構造，沿箭頭之方向進行觀察之模式性剖視圖。圖11係放大表示圖9中C所示之部分之模式性俯視圖。圖12係放大表示圖11中D所示之部分之模式性俯視圖。圖13係用E-E'線切斷圖12所示之構造，沿箭頭之方向進行觀察之模式性剖視圖。圖14係放大表示圖13中F所示之部分之模式性俯視圖。圖15係用G-G'線切斷圖11所示之構造，沿箭頭之方向進行觀察之模式性剖視圖。
例如，如圖9所示，記憶體裸晶MD具備半導體基板100。在圖示之例中，在半導體基板100上設置有沿X方向及Y方向排列之4個記憶胞陣列區域RMCA 。又，記憶胞陣列區域RMCA 具備作為沿X方向排列之複數個「第1區域」之記憶體孔區域RMH 、及作為設置在該等記憶體孔區域RMH 之間之複數個「第2區域」之貫通接點區域RC4T 。又，在記憶胞陣列區域RMCA 之X方向之兩端部設置有接線區域RHU 。又，在半導體基板100之Y方向之端部設置有周邊區域RP 。又，周邊區域RP 具備作為沿X方向排列之複數個「第3區域」之輸入輸出電路區域RIO 。
例如，如圖10所示，記憶體裸晶MD具備：半導體基板100；電晶體層LTR ，其設置於半導體基板100上；配線層D0，其設置於電晶體層LTR 之上方；配線層D1，其設置於配線層D0之上方；配線層D2，其設置於配線層D1之上方；記憶胞陣列層LMCA ，其設置於配線層D2之上方；配線層M0，其設置於記憶胞陣列層LMCA 之上方；配線層M1，其設置於配線層M0之上方；及配線層M2，其設置於配線層M1之上方。
[半導體基板100之構造] 半導體基板100例如為包含含有硼(B)等P型雜質之P型矽(Si)之半導體基板。例如，如圖10所示，半導體基板100之表面上設置有：N型井區域100N，其包含磷(P)等N型雜質；P型井區域100P，其包含硼(B)等P型雜質；半導體基板區域100S，其未設置N型井區域100N及P型井區域100P；以及絕緣區域100I。
[電晶體層LTR 之構造] 例如，如圖10所示，在半導體基板100之上表面上，隔著未圖示之絕緣層設置有配線層GC。配線層GC包含與半導體基板100之表面對向之複數個電極gc。又，半導體基板100之各區域及配線層GC中所包含之複數個電極gc分別與接點CS連接。
半導體基板100之N型井區域100N、P型井區域100P及半導體基板區域100S分別作為構成周邊電路PC之複數個電晶體Tr之通道區域、及複數個電容器Cap之一電極等發揮功能。
配線層GC中包含之複數個電極gc分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極、及複數個電容器Cap之另一電極等發揮功能。
接點CS沿Z方向延伸，在下端與半導體基板100或電極gc之上表面連接。在接點CS與半導體基板100之連接部分設置有包含N型雜質或P型雜質之雜質區域。接點CS例如可包含氮化鈦(TiN)等之障壁導電膜和鎢(W)等之金屬膜之積層膜等。
再者，在圖示之例中，在從輸入輸出電路區域RIO 之Z方向觀察時與焊墊電極P重疊之區域中設置有電容器Cap。又，設置於輸入輸出電路區域RIO 中之複數個電晶體Tr例如作為構成參照圖6～圖8所說明之輸入電路210、220、輸入緩衝電路230、及輸出電路240、250之複數個電晶體發揮功能。
[配線層D0、D1、D2之構造] 例如，如圖10所示，配線層D0、D1、D2中包含之複數個配線與記憶胞陣列MCA中之構成及周邊電路PC中之構成中至少一構成電性連接。
配線層D0、D1、D2分別包含複數個配線d0、d1、d2。該等複數個配線d0、d1、d2例如可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
再者，在圖示之例中，在配線層D2之上表面上設置有氮化矽(SiN)等之絕緣層104。絕緣層104遍及整個面而覆蓋配線層D2中之構成。但是，絕緣層104未設置於貫通接點區域RC4T 之至少一部分。
[記憶胞陣列層LMCA 之記憶體孔區域RMH 中之構造] 例如，如圖9所示，在記憶胞陣列層LMCA 中設置有沿Y方向排列之複數個記憶體區塊BLK。例如，如圖11所示，記憶體區塊BLK具備沿Y方向排列之複數個串單元SU。在Y方向上相鄰之2個記憶體區塊BLK之間設置有氧化矽(SiO2 )等之區塊間絕緣層ST。例如，如圖12所示，在Y方向上相鄰之2個串單元SU之間設置有氧化矽(SiO2 )等之串單元間絕緣層SHE。
例如，如圖13所示，記憶體區塊BLK具備：複數個導電層110，其等沿Z方向排列；複數個半導體層120，其等沿Z方向延伸；及複數個閘極絕緣膜130，其等分別設置於複數個導電層110與複數個半導體層120之間。
導電層110係沿X方向延伸之大致板狀之導電層。導電層110可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。又，導電層110例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。在沿Z方向排列之複數個導電層110之間設置有氧化矽(SiO2 )等之絕緣層101。
在導電層110之下方設置有導電層111。導電層111例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。又，在導電層111與導電層110之間設置有氧化矽(SiO2 )等之絕緣層101。
在導電層111之下方設置有導電層112。導電層112具備與半導體層120之下端連接之半導體層113、及與半導體層113之下表面連接之導電層114。半導體層113例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。導電層114例如可包含鎢(W)等金屬、矽化鎢等之導電層或其他導電層。又，在導電層112與導電層111之間設置有氧化矽(SiO2 )等之絕緣層101。
導電層112作為源極線SL(圖5)發揮功能。例如針對記憶胞陣列區域RMCA (圖9)中包含之全部記憶體區塊BLK共通地設置有源極線SL。
導電層111作為源極側選擇閘極線SGSb(圖5)及與其連接之複數個源極側選擇電晶體STSb之閘極電極發揮功能。導電層111於每個記憶體區塊BLK中電性獨立。
又，複數個導電層110中位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖5)及與其連接之複數個源極側選擇電晶體STS之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中電性獨立。
又，位於較其更靠上方之複數個導電層110作為字元線WL(圖5)及與其連接之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別於每個記憶體區塊BLK中電性獨立。
又，位於較其更靠上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與其連接之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。該等複數個導電層110在Y方向之寬度較其他導電層110小。又，在Y方向上相鄰之2個導電層110之間設置有串單元間絕緣層SHE。該等複數個導電層110分別於每個串單元SU中電性獨立。
例如，如圖12所示，半導體層120以特定模式沿X方向及Y方向排列。半導體層120作為1個記憶體串MS(圖5)中包含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體層120例如為多晶矽(Si)等之半導體層。例如，如圖13所示，半導體層120具有大致有底圓筒狀之形狀，在中心部分設置有氧化矽等之絕緣層125。又，半導體層120之外周面分別被導電層110包圍，與導電層110對向。
在半導體層120之上端部設置有包含磷(P)等N型雜質之雜質區域121。雜質區域121經由接點Ch及接點Vy(圖12)與位元線BL連接。
在半導體層120之下端部設置有包含磷(P)等N型雜質之雜質區域122。雜質區域122與上述導電層112之半導體層113連接。半導體層120中位於雜質區域122正上方之部分作為源極側選擇電晶體STSb之通道區域發揮功能。雜質區域122之外周面被導電層111包圍，與導電層111對向。
閘極絕緣膜130具有覆蓋半導體層120外周面之大致有底圓筒狀形狀。例如，如圖14所示，閘極絕緣膜130具備積層在半導體層120與導電層110之間之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO2 )等之絕緣膜。電荷儲存膜132例如為氮化矽(Si3 N4 )等之能夠儲存電荷之膜。隧道絕緣膜131、電荷儲存膜132、及阻擋絕緣膜133具有大致圓筒狀之形狀，沿著半導體層120之外周面沿Z方向延伸。
再者，圖14示出了閘極絕緣膜130具備氮化矽等之電荷儲存膜132之例子。然而，閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等之浮動閘極。
[記憶胞陣列層LMCA 之貫通接點區域RC4T 中之構造] 例如，如圖11所示，在貫通接點區域RC4T 中，在沿Y方向排列之2個區塊間絕緣層ST之間設置有沿Y方向排列之2個絕緣層STO 。又，在該等2個絕緣層STO 之間設置有接點連接小區域rC4T 。又，在區塊間絕緣層ST與絕緣層STO 之間設置有導電層連接小區域r110 。該等區域沿著區塊間絕緣層ST沿X方向延伸。
例如，如圖15所示，絕緣層STO 沿Z方向延伸，在下端與導電層112連接。絕緣層STO 例如包含氧化矽(SiO2 )。
接點連接小區域rC4T 具備沿Z方向排列之複數個絕緣層110A、及作為沿Z方向延伸之複數個「第1接點」之接點C4。
絕緣層110A係沿X方向延伸之大致板狀之絕緣層。絕緣層110A可包含氮化矽(SiN)等之絕緣層。在沿Z方向排列之複數個絕緣層110A之間設置有氧化矽(SiO2 )等之絕緣層101。
例如，如圖10所示，接點C4沿X方向排列有複數個。接點C4可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。接點C4之外周面分別被絕緣層110A及絕緣層101包圍，與該等絕緣層110A及絕緣層101連接。再者，接點C4沿Z方向延伸，在上端與配線層M0中之配線m0連接，在下端與配線層D2中之配線d2連接。
例如，如圖11所示，導電層連接小區域r110 具備沿Z方向排列之複數個導電層110之窄寬部110C4T 。X方向上相鄰之2個記憶體孔區域RMH 中包含之複數個導電層110經由該窄寬部110C4T 而相互導通。
[記憶胞陣列層LMCA 之輸入輸出電路區域RIO 中之構造] 例如，如圖10所示，輸入輸出電路區域RIO 具備氧化矽(SiO2 )等之絕緣層103、及沿Z方向延伸之複數個接點C3。
接點C3可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。接點C3之外周面分別被絕緣層103包圍，與該等絕緣層103連接。再者，接點C3沿Z方向延伸，在上端與配線層M0中之配線m0連接，在下端與配線層D2中之配線d2連接。
[配線層M0、M1、M2之構造] 例如，如圖10所示，配線層M0、M1、M2中包含之複數個配線例如與記憶胞陣列層LMCA 中之構成及電晶體層LTR 中之構成中至少一構成電性連接。
配線層M0包含複數個配線m0。該等複數個配線m0例如可包含氮化鈦(TiN)等之障壁導電膜及銅(Cu)等之金屬膜之積層膜等。再者，複數個配線m0中之一部分配線m0作為位元線BL(圖5)發揮功能。例如，如圖12所示，位元線BL沿X方向及Y方向延伸。又，該等複數個位元線BL分別與各串單元SU中包含之1個半導體層120連接。
配線層M1包含複數個配線m1。該等複數個配線m1例如可包含氮化鈦(TiN)等之障壁導電膜及銅(Cu)等之金屬膜之積層膜等。
配線層M2包含複數個配線m2。該等複數個配線m2例如可包含氮化鈦(TiN)等之障壁導電膜及鋁(Al)等之金屬膜之積層膜等。再者，複數個配線m2中設置於周邊區域RP 之一部分配線m2作為焊墊電極P(圖2、圖3)發揮功能。
[輸入輸出電路區域RIO 之配置] 圖16係放大表示圖9之一部分之模式性俯視圖。在周邊區域RP 中設置有沿X方向排列之複數個焊墊電極P。又，該等複數個焊墊電極P中作為資料信號輸入輸出端子DQ0～DQ7、或資料選通信號輸入輸出端子DQS、/DQS發揮功能之焊墊電極P(以下，有時稱為「輸入輸出焊墊電極P(DQ)」)設置於輸入輸出電路區域RIO 中。
在圖16之例中，複數個焊墊電極P在Y方向上之位置全部對齊。又，複數個輸入輸出焊墊電極P(DQ)之X方向上之中心位置分別與X方向上相鄰之2個貫通接點區域RC4T 之X方向上之中間位置一致。即，在圖16之例中，將從輸入輸出焊墊電極P(DQ)之XY平面上之中心位置到最靠近該輸入輸出焊墊電極P(DQ)之貫通接點區域RC4T 中最靠近該輸入輸出焊墊電極P(DQ)之接點C4之XY平面上之中心位置之距離設為距離dP-C4 時，距離dP-C4 在所有輸入輸出焊墊電極P(DQ)中皆相同。
再者，較理想為與所有輸入輸出焊墊電極P(DQ)對應之所有距離dP-C4 皆相同。然而，距離dP-C4 有時會因為設計上之原因或製造誤差等關係而不完全一致。於此種情形時，例如較理想為距離dP-C4 之最大值與最小值之差為400 nm以下。
又，在圖16之例中，複數個輸入輸出電路區域RIO 在Y方向上之位置全部對齊。又，複數個輸入輸出電路區域RIO 之X方向上之中心位置分別與X方向上相鄰之2個貫通接點區域RC4T 之X方向上之中間位置一致。即，在圖16之例中，將從輸入輸出電路區域RIO 之XY平面上之中心位置到最靠近該輸入輸出電路區域RIO 之貫通接點區域RC4T 中最靠近該輸入輸出電路區域RIO 之接點C4之XY平面上之中心位置之距離設為距離dIO-C4 時，距離dIO-C4 在所有輸入輸出電路區域RIO 中皆相同。又，例如沿Y方向觀察時，貫通接點區域RC4T 與輸入輸出電路區域RIO (輸入輸出焊墊電極P(DQ))不重疊。即，沿Y方向觀察時，最靠近輸入輸出電路區域RIO (輸入輸出焊墊電極P(DQ))之接點C4與輸入輸出電路區域RIO (輸入輸出焊墊電極P(DQ))不重疊。此時，所有輸入輸出電路區域RIO (輸入輸出焊墊電極P(DQ))可配置為不與貫通接點區域RC4T 沿Y方向重疊。例如沿Y方向觀察時，貫通接點區域RC4T 可與電源焊墊電極P(VSS )、P(VCCQ )重疊。沿Y方向觀察時，貫通接點區域RC4T 可配置為不與電源焊墊電極P(VSS )、P(VCCQ )重疊。 又，例如，在圖16中，可將電源焊墊電極P(VSS )、P(VCCQ )與輸入輸出電路區域RIO (輸入輸出焊墊電極P(DQ))互換。即使如此，亦可使距離dIO-C4 在所有輸入輸出電路區域RIO 中皆相同。
再者，較理想為與所有輸入輸出電路區域RIO 對應之所有距離dIO-C4 皆相同。然而，距離dIO-C4 有時會因為設計上之原因或製造誤差等關係而不完全一致。於此種情形時，例如較理想為距離dIO-C4 之最大值與最小值之差為400 nm以下。
[設置於輸入輸出電路區域RIO 中之電晶體Tr] 如上所述，在記憶體裸晶MD之電晶體層LTR 中設置有構成周邊電路PC之複數個電晶體Tr。該等複數個電晶體Tr包含被供給相對較大電壓之高電壓電晶體、及被供給相對較小電壓之低電壓電晶體。低電壓電晶體能夠較高電壓電晶體更高速地動作。
又，如上所述，在輸入輸出電路區域RIO 中設置有構成參照圖6～圖8所說明之輸入電路210、220、輸入緩衝電路230、及輸出電路240、250之複數個電晶體。作為該等複數個電晶體，採用如上所述之低電壓電晶體。以下，有時將此種低電壓電晶體中之N型電晶體稱為電晶體TrNL ，將P型電晶體稱為電晶體TrPL 。
例如，如圖17所示，N型電晶體TrNL 設置於半導體基板100之P型井區域100P。電晶體TrNL 具備：P型井區域100P之一部分；氧化矽(SiO2 )等之閘極絕緣層141，其設置於半導體基板100之表面上；包含磷(P)或砷(As)等N型雜質之多晶矽(Si)等之閘極電極構件142，其設置於閘極絕緣層141之上表面上；包含鎢(W)或矽化鎢(WSi)等之閘極電極構件143，其設置於閘極電極構件142之上表面上；氮化矽(Si3 N4 )等之頂蓋絕緣層144，其設置於閘極電極構件143之上表面上；及氮化矽(Si3 N4 )等之側壁絕緣層145，其設置於閘極電極構件142、閘極電極構件143及頂蓋絕緣層144之X方向或Y方向上之側面上。再者，閘極電極構件142、143構成上述電極gc。
又，N型電晶體TrNL 具備積層在半導體基板100之表面、閘極絕緣層141之X方向或Y方向上之側面、側壁絕緣層145之X方向或Y方向上之側面、及頂蓋絕緣層144之上表面上的氧化矽(SiO2 )等之襯墊絕緣層146及氮化矽(Si3 N4 )等之襯墊絕緣層147。
又，在N型電晶體TrNL 上連接有沿Z方向延伸之3個接點CSNL 。接點CSNL 例如可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。3個接點CSNL 中之一個接點CSNL 貫通襯墊絕緣層147、襯墊絕緣層146及頂蓋絕緣層144而與閘極電極構件143之上表面連接，作為電晶體TrNL 之閘極電極之一部分發揮功能。3個接點CSNL 中之兩個接點CSNL 貫通襯墊絕緣層147及襯墊絕緣層146而與半導體基板200之表面連接，作為電晶體TrNL 之源極電極或汲極電極發揮功能。
又，N型電晶體TrNL 將半導體基板100之表面上之與閘極電極構件142之對向面作為通道區域。又，在半導體基板100之表面上之與接點CSNL 之連接部分中設置有雜質區域148。雜質區域148例如包含磷(P)或砷(As)等N型雜質。
例如，如圖18所示，P型電晶體TrPL 基本上與N型電晶體TrNL 同樣地構成。
但是，P型電晶體TrPL 設置於N型井區域100N中而非P型井區域100P中。
又，P型電晶體TrPL 具備設置於閘極絕緣層141與閘極電極構件142之間之氮化矽(SiN)等之絕緣層151。
又，P型電晶體TrPL 具備閘極電極構件152來代替閘極電極構件142。閘極電極構件152例如包含含有硼(B)等P型雜質之多晶矽等。
又，在P型電晶體TrPL 上連接有3個接點CSPL 來代替3個接點CSNL 。該等3個接點CSPL 中與電晶體TrPL 之汲極區域或源極區域連接之接點CSPL 具備與半導體基板100連接之半導體層153、與半導體層153連接之半導體層154、及與半導體層154連接之導電層155。半導體層153及半導體層154例如為由磊晶生長等方法形成之單晶矽(Si)等之半導體層。半導體層154包含硼(B)等P型雜質。半導體層153可包含硼(B)等P型雜質，亦可不包含硼(B)等P型雜質。於半導體層153中包含P型雜質之情形時，半導體層153中包含之P型雜質之雜質濃度小於半導體層154中包含之P型雜質之雜質濃度。導電層155例如可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
又，P型電晶體TrPL 具備雜質區域158來代替雜質區域148。雜質區域158例如包含硼(B)等P型雜質。
[製造方法] 其次，參照圖19～圖34，對記憶體裸晶MD之製造方法進行說明。圖19～圖21、圖23、圖25～圖29、圖31及圖33係用來說明記憶體裸晶MD之製造方法之模式性剖視圖，表示與圖13對應之剖面。圖22、圖24、圖30、圖32及圖34係用來說明記憶體裸晶MD之製造方法之模式性剖視圖，表示與圖15對應之剖面。
製造本實施方式之記憶體裸晶MD時，首先，在半導體基板100上形成電晶體層LTR 、配線層D0、配線層D1及配線層D2(圖10)。又，在配線層D2之上表面上形成絕緣層104及絕緣層101。
其次，例如，如圖19所示，在絕緣層101上形成導電層114、矽等之半導體層113A、氧化矽等之犧牲層113B、矽等之犧牲層113C、氧化矽等之犧牲層113D、矽等之半導體層113E、絕緣層101及導電層111。又，交替地形成複數個絕緣層101及複數個絕緣層110A。該步驟例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法來進行。
其次，例如，如圖20所示，在與半導體層120對應之位置上形成複數個記憶體孔MH。記憶體孔MH係沿Z方向延伸，貫通絕緣層101及絕緣層110A、導電層111、半導體層113E、犧牲層113D、犧牲層113C及犧牲層113B，使半導體層113A之上表面露出之貫通孔。該步驟例如藉由RIE(Reactive ion etching，反應性離子蝕刻)等方法來進行。
其次，例如，如圖21所示，在記憶體孔MH之內周面形成閘極絕緣膜130、半導體層120及絕緣層125。在該步驟中，例如藉由CVD等進行成膜，在記憶體孔MH之內部形成非晶矽膜。又，例如，藉由退火處理等使該非晶矽膜之晶體結構改質。
其次，例如，如圖22所示，形成絕緣層STO 。在該步驟中，例如，藉由RIE等方法在與絕緣層STO 對應之位置上形成槽。又，藉由CVD等方法在該槽之內部形成絕緣層STO 。
其次，例如，如圖23及圖24所示，形成槽STA。槽STA係沿Z方向及X方向延伸，在Y方向上分割絕緣層101及絕緣層110A、導電層111、半導體層113E及犧牲層113D，且使犧牲層113C之上表面露出之槽。該步驟例如藉由RIE等方法來進行。
其次，例如，如圖25所示，在槽STA之Y方向上之側面上形成氮化矽等之保護膜STSW。在該步驟中，例如藉由CVD等方法在槽STA之Y方向上之側面及底面上形成氮化矽等之絕緣膜。又，藉由RIE等方法去除該絕緣膜中之覆蓋槽STA底面之部分。
其次，例如，如圖26所示，去除犧牲層113B、113C、113D及閘極絕緣膜130之一部分，使半導體層120之一部分露出。該步驟例如藉由濕式蝕刻等方法來進行。
其次，例如，如圖27所示，形成半導體層113。該步驟例如藉由磊晶生長等方法來進行。
其次，例如，如圖28所示，去除保護膜STSW。該步驟例如藉由濕式蝕刻等方法來進行。
其次，例如，如圖29及圖30所示，經由槽STA而去除絕緣層110A。由此形成配設在Z方向上之複數個絕緣層101、及支持該絕緣層101之包含記憶體孔MH內之構造(半導體層120、閘極絕緣膜130及絕緣層125)之中空構造。該步驟例如藉由濕式蝕刻等方法來進行。再者，如圖30所示，在該步驟中，接點連接小區域rC4T 中亦可殘留絕緣層110A。
其次，例如，如圖31及圖32所示，形成導電層110。該步驟例如藉由CVD等方法來進行。
其次，例如，如圖33及圖34所示，在槽STA內形成區塊間絕緣層ST。該步驟例如藉由CVD及RIE等方法來進行。
其後，形成配線等，藉由切晶分割晶圓，由此形成記憶體裸晶MD。
[效果] 如上所述，本實施方式之記憶體裸晶MD具備複數個輸入輸出焊墊電極P(DQ)。此處，在時脈信號中之一定時序範圍內將資料輸入至記憶體裸晶MD，將資料從記憶體裸晶MD輸出。因此，較理想為與複數個輸入輸出焊墊電極P(DQ)連接之複數個電路(例如，參照圖6～圖8所說明之輸入電路210、220、輸入緩衝電路230、及輸出電路240、250)全部以相同速度動作。
此處，如參照圖9所說明的那樣，在本實施方式中，藉由CVD等方法形成複數個絕緣層110A及複數個絕緣層101。以此方式形成之絕緣層110A有時含有氫。又，進行參照圖21所說明之熱處理等時，此種氫有時會擴散。
此處，參照圖18所說明之電晶體TrPL 之閘極電極構件152中包含硼(B)等P型雜質。當上述氫到達閘極電極構件152時，存在氫與硼發生反應，閘極電極構件152中之矽(Si)與硼(B)之鍵斷開之情況。又，存在該硼(B)擴散至半導體基板100，電晶體TrPL 之閾值電壓等特性發生變動之情況。
為了抑制此種電晶體TrPL 之特性變動，在第1實施方式之半導體記憶裝置中，在配線層D2之上表面上設置包含氮化矽(SiN)等之絕緣層104(圖10)。由此，能夠大幅抑制記憶胞陣列層LMCA 中之氫擴散至電晶體層LTR 。
然而，如上所述，有時貫通接點區域RC4T 中存在未設置有絕緣層104之區域。在此種情形時，有時氫會從此種區域滲透至電晶體層LTR 。又，有時設置於電晶體層LTR 之複數個電晶體TrPL 中與貫通接點區域RC4T 之距離越小者，氫所導致之特性變動越大，與貫通接點區域RC4T 之距離越大者，氫所導致之特性變動越小。於此種情形時，當氫產生之影響在複數個輸入輸出電路區域RIO 之間有所差異時，在與複數個輸入輸出焊墊電極P(DQ)連接之複數個電路之間，有動作速度不均之危險。
因此，在第1實施方式之半導體記憶裝置中，例如，如參照圖16等所說明的那樣，使從輸入輸出電路區域RIO 之XY平面上之中心位置到最靠近該輸入輸出電路區域RIO 之貫通接點區域RC4T 中最靠近該輸入輸出電路區域RIO 之接點C4之XY平面上之中心位置之距離dIO-C4 在所有輸入輸出電路區域RIO 中皆相同。根據此種構成，能夠使如上所述之氫之影響在與複數個輸入輸出焊墊電極P(DQ)連接之複數個電路之間統一為相同程度。由此，能夠抑制在該等複數個電路之間動作速度發生不均。
[其他實施方式] 以上，參照圖1～圖34對第1實施方式之半導體記憶裝置進行了說明。然而，此種構成僅為示例，具體構成等可適當進行調整。
例如，如參照圖16所說明的那樣，在第1實施方式中，在X方向上相鄰之2個貫通接點區域RC4T 之間對應之位置上設置有1個輸入輸出焊墊電極P(DQ)及與其對應之輸入輸出電路區域RIO 。然而，此種構成僅為示例，具體構成等可適當進行調整。例如，如圖35所示，亦可在X方向上相鄰之2個貫通接點區域RC4T 之間設置沿X方向排列之2個輸入輸出焊墊電極P(DQ)。
再者，在圖35之例中，將從輸入輸出焊墊電極P(DQ)之XY平面上之中心位置到最靠近該輸入輸出焊墊電極P(DQ)之貫通接點區域RC4T 中最靠近該輸入輸出焊墊電極P(DQ)之接點C4之XY平面上之中心位置之距離設為距離dP-C4-35-1 時，距離dP-C4-35-1 在所有輸入輸出焊墊電極P(DQ)中皆相同。又，在圖35之例中，將從輸入輸出焊墊電極P(DQ)之XY平面上之中心位置到第二靠近該輸入輸出焊墊電極P(DQ)之貫通接點區域RC4T 中最靠近該輸入輸出焊墊電極P(DQ)之接點C4之XY平面上之中心位置之距離設為距離dP-C4-35-2 時，距離dP-C4-35-2 在所有輸入輸出焊墊電極P(DQ)皆相同。
再者，較理想為與所有輸入輸出焊墊電極P(DQ)對應之所有距離dP-C4-35-1 、dP-C4-35-2 皆相同。然而，距離dP-C4-35-1 、dP-C4-35-2 有時會因為設計上之原因或製造誤差等關係而不完全一致。於此種情形時，例如較理想為距離dP-C4-35-1 、dP-C4-35-2 之最大值與最小值之差為400 nm以下。
又，在圖35之例中，將從輸入輸出電路區域RIO 之XY平面上之中心位置到最靠近該輸入輸出電路區域RIO 之貫通接點區域RC4T 中最靠近該輸入輸出電路區域RIO 之接點C4之XY平面上之中心位置之最短距離設為距離dIO-C4-35-1 時，距離dIO-C4-35-1 在所有輸入輸出電路區域RIO 中皆相同。又，在圖35之例中，將從輸入輸出電路區域RIO 之XY平面上之中心位置到第二靠近該輸入輸出電路區域RIO 之貫通接點區域RC4T 中最靠近該輸入輸出電路區域RIO 之接點C4之XY平面上之中心位置之最短距離設為距離dIO-C4-35-2 時，距離dIO-C4-35-2 在所有輸入輸出電路區域RIO 中皆相同。
再者，較理想為與所有輸入輸出電路區域RIO 對應之所有距離dIO-C4-35-1 、dIO-C4-35-2 皆相同。然而，距離dIO-C4-35-1 、dIO-C4-35-2 有時會因為設計上之原因或製造誤差等關係而不完全一致。於此種情形時，例如較理想為距離dIO-C4-35-1 、dIO-C4-35-2 之最大值與最小值之差為400 nm以下。
再者，當採用圖35這種配置時，關於從X方向開始數第偶數個輸入輸出電路區域RIO 中之電晶體Tr等之配置、及從X方向開始數第奇數個輸入輸出電路區域RIO 中之電晶體Tr等之配置，能夠以將Y方向作為軸之對稱模式(在圖35之例子中，為左右對稱之模式)來配置。根據此種配置，即使於輸入輸出電路區域RIO 內氫之濃度有不均之情形時，也能夠將如上所述之氫之影響在與複數個輸入輸出焊墊電極P(DQ)連接之複數個電路之間統一為相同程度。
又，例如，如參照圖16所說明的那樣，在第1實施方式中，複數個輸入輸出焊墊電極P(DQ)及與其對應之輸入輸出電路區域RIO 之X方向上之中心位置分別與X方向上相鄰之2個貫通接點區域RC4T 之X方向上之中間位置一致。然而，此種構成僅為示例，具體構成等可適當進行調整。例如，如圖36所示，複數個輸入輸出焊墊電極P(DQ)及與其對應之輸入輸出電路區域RIO 之X方向上之中心位置亦可分別與X方向上相鄰之2個貫通接點區域RC4T 之X方向上之中間位置不一致。
再者，在圖36之例中，將從輸入輸出焊墊電極P(DQ)之XY平面上之中心位置到最接近該輸入輸出焊墊電極P(DQ)之貫通接點區域RC4T 中最靠近該輸入輸出焊墊電極P(DQ)之接點C4之XY平面上之中心位置之距離設為距離dP-C4-36-1 時，距離dP-C4-36-1 在所有輸入輸出焊墊電極P(DQ)中皆相同。又，在圖36之例中，將從輸入輸出焊墊電極P(DQ)之XY平面上之中心位置到第二靠近該輸入輸出焊墊電極P(DQ)之貫通接點區域RC4T 中最靠近該輸入輸出焊墊電極P(DQ)之接點C4之XY平面上之中心位置之距離設為距離dP-C4-36-2 時，距離dP-C4-36-2 在所有輸入輸出焊墊電極P(DQ)中皆相同。
再者，較理想為與所有輸入輸出焊墊電極P(DQ)對應之所有距離dP-C4-36-1 、dP-C4-36-2 皆相同。然而，距離dP-C4-36-1 、dP-C4-36-2 有時會因為設計上之原因或製造誤差等關係而不完全一致。於此種情形時，例如較理想為距離dP-C4-36-1 、dP-C4-36-2 之最大值與最小值之差為400 nm以下。
又，在圖36之例中，將從輸入輸出電路區域RIO 之XY平面上之中心位置到最靠近該輸入輸出電路區域RIO 之貫通接點區域RC4T 中最靠近該輸入輸出電路區域RIO 之接點C4之XY平面上之中心位置之距離設為距離dIO-C4-36-1 時，距離dIO-C4-36-1 在所有輸入輸出電路區域RIO 中皆相同。又，在圖36之例中，將從輸入輸出電路區域RIO 之XY平面上之中心位置到第二靠近該輸入輸出電路區域RIO 之貫通接點區域RC4T 中最靠近該輸入輸出電路區域RIO 之接點C4之XY平面上之中心位置之距離設為距離dIO-C4-36-2 時，距離dIO-C4-36-2 在所有輸入輸出電路區域RIO 中皆相同。
再者，較理想為與所有輸入輸出電路區域RIO 對應之所有距離dIO-C4-36-1 、dIO-C4-36-2 皆相同。然而，距離dIO-C4-36-1 、dIO-C4-36-2 有時會因為設計上之原因或製造誤差等關係而不完全一致。於此種情形時，例如較理想為距離dIO-C4-36-1 、dIO-C4-36-2 之最大值與最小值之差為400 nm以下。
再者，當採用圖36這種配置時，在所有輸入輸出電路區域RIO 中，能夠以相同模式配置電晶體Tr等。根據此種配置，即使於輸入輸出電路區域RIO 內氫之濃度有不均之情形時，也能夠將如上所述之氫之影響在與複數個輸入輸出焊墊電極P(DQ)連接之複數個電路之間統一為相同程度。
又，在圖16、圖35及圖36中，輸入輸出焊墊電極P(DQ)之XY平面上之中心位置與輸入輸出電路區域RIO 之XY平面上之中心位置一致。然而，此種構成僅為示例，具體構成等可適當進行調整。例如，輸入輸出焊墊電極P(DQ)之XY平面上之中心位置與輸入輸出電路區域RIO 之XY平面上之中心位置亦可不一致。
[電晶體Tr] 如上所述，在記憶體裸晶MD之電晶體層LTR 中設置有高電壓電晶體、及低電壓電晶體。以下，參照圖37，對該方面更詳細地進行說明。圖37係用來對可搭載於第1實施方式之記憶體裸晶MD及其他實施方式之記憶體裸晶上之電晶體之種類進行說明的模式性剖視圖。
圖37中示出了上述電晶體TrNL 及電晶體TrNL '作為N型低電壓電晶體。又，示出了上述電晶體TrPL 及電晶體TrPL '作為P型低電壓電晶體。又，示出了電晶體TrNH 作為N型高電壓電晶體。又，示出了電晶體TrPH 作為P型高電壓電晶體。
電晶體TrNL 、TrPL 較電晶體TrNL '、TrPL '、TrNH 、TrPH 更高速地動作。因此，電晶體TrNL 、TrPL 用於周邊電路PC中被要求最高速動作之部分。例如，如上所述，電晶體TrNL 、TrPL 包含在輸入輸出控制電路I/O(圖4)中。
電晶體TrNL '、TrPL '之耐受電壓大於電晶體TrNL 、TrPL 。又，電晶體TrNL '、TrPL '較電晶體TrNH 、TrPH 更高速地動作。電晶體TrNL 、TrPL 用於周邊電路PC中進行信號傳送、運算、解碼等之部分。例如，電晶體TrNL '、TrPL '包含在感測放大器模組SAM、定序器SQC、快取記憶體CM、位址暫存器ADR、指令暫存器CMR、狀態暫存器STR(圖4)等中。
電晶體TrNH 、TrPH 之耐受電壓大於電晶體TrNL 、TrPL 、TrNL '、TrPL '。電晶體TrNL 、TrPL 用於周邊電路PC中進行電壓產生、電壓傳送等之部分。例如，電晶體TrNH 、TrPH 包含在電壓產生電路VG、列解碼器RD(圖4)等中。
如上所述，電晶體TrNL 例如將半導體基板100之P型井區域100P作為通道區域。如上所述，電晶體TrPL 例如將半導體基板100之N型井區域100N作為通道區域。電晶體TrNL '例如將半導體基板100之P型井區域100P作為通道區域。電晶體TrPL '例如將半導體基板100之N型井區域100N作為通道區域。電晶體TrNH 例如將半導體基板100之半導體基板區域100S作為通道區域。電晶體TrPH 例如將半導體基板100之N型井區域100N作為通道區域。
又，如上所述，電晶體TrNL 之閘極電極包含含有N型雜質之多晶矽(Si)等之閘極電極構件142。又，如上所述，電晶體TrPL 之閘極電極包含含有P型雜質之多晶矽(Si)等之閘極電極構件152。電晶體TrNL '、TrPL '、TrNH 、TrPH 之閘極電極與電晶體TrNL 之閘極電極同樣地包含含有N型雜質之多晶矽(Si)等之閘極電極構件142'。
又，圖37中將電晶體TrNL 、TrPL 之閘極絕緣膜在Z方向上之厚度表示為TL 。又，將電晶體TrNL '、TrPL '之閘極絕緣膜在Z方向上之厚度表示為TL '。又，將電晶體TrNH 、TrPH 之閘極絕緣膜在Z方向上之厚度表示為TH 。又，TL 小於TL '。又，TL '小於TH 。
[其他] 已對本發明之若干實施方式進行了說明，但該等實施方式僅作為示例提出，並未意圖限定發明之範圍。實際上，上述新穎之方法和系統能以其他各種方式來實現，再者，在不脫離本發明主旨範圍內，可對上述方法和系統之實施方式進行各種省略、替換和變更。該等實施方式及其變化包含在所附申請專利範圍及與其同等之範圍內，並且包含在發明之範圍和主旨中。 相關申請案之引用
本申請案基於2020年08月25日申請之在先日本專利申請案第2020-141836號之優先權，且主張該優先權之利益，藉由引用將其全部內容併入本文中。
10:記憶體系統 20:主機 100:半導體基板 100N:N型井區域 100P:P型井區域 100I:絕緣區域 100S:半導體基板區域 101:絕緣層 103:絕緣層 104:絕緣層 110:導電層 110A:絕緣層 110C4T :窄寬部 111:導電層 112:導電層 113:半導體層 113A:半導體層 113B:犧牲層 113C:犧牲層 113D:犧牲層 113E:半導體層 114:導電層 120:半導體層 121:雜質區域 122:雜質區域 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷儲存膜 133:阻擋絕緣膜 141:閘極絕緣層 142:閘極電極構件 142':閘極電極構件 143:閘極電極構件 144:頂蓋絕緣層 145:側壁絕緣層 146:襯墊絕緣層 147:襯墊絕緣層 148:雜質區域 151:絕緣層 152:閘極電極構件 153:半導體層 154:半導體層 155:導電層 158:雜質區域 210:輸入電路 211:比較器 212:信號傳輸電路 220:輸入電路 221:比較器 222:信號傳輸電路 223:信號傳輸電路 230:輸入緩衝電路 230e:電路要件 230o:電路要件 231e:時控反相器 231o:時控反相器 232e:鎖存電路 232o:鎖存電路 233e:PMOS電晶體 233o:PMOS電晶體 234e:PMOS電晶體 234o:PMOS電晶體 235e:NMOS電晶體 235o:NMOS電晶體 236e:NMOS電晶體 236o:NMOS電晶體 237e:反相器 237o:反相器 238e:反相器 238o:反相器 240:輸出電路 241:OCD單元 242:OCD單元控制電路 243:上拉電路 244:下拉電路 245:電阻元件 246:電晶體 247:電阻元件 248:電晶體 250:輸出電路 251:OR電路 252:AND電路 253:信號傳輸電路 260:輸出緩衝電路 ADR:位址暫存器 B:焊線 BL:位元線 BLK:記憶體區塊 Cap:電容器 C3:接點 C4:接點 CD:控制器裸晶 /CEn, CLE, ALE, /WE, RE, /RE:外部控制端子 CA:行位址 Ch:接點 CM:快取記憶體 CS:接點 CSNL :接點 CSPL :接點 CTR:邏輯電路 CMR:指令暫存器 D0, D1, D2:配線層 d0, d1, d2:配線 DB:匯流排 DBUS:配線 DQ0～DQ7:資料信號輸入輸出端子 DQS, /DQS:資料選通信號輸入輸出端子 Dn※＜0＞～Dn※＜m＞:信號線 GC:配線層 gc:電極 I/O:輸入輸出控制電路 LMCA :記憶胞陣列層 LTR :電晶體層 M0, M1, M2:配線層 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體裸晶 MH:記憶體孔 MS:記憶體串 MSB:安裝基板 N1:輸出端子 OCD_EN＜6：0＞:信號線 P:焊墊電極 PC:周邊電路 P(VSS ), P(VCCQ ):電源焊墊電極 P(DQ):輸入輸出焊墊電極 r110 :導電層連接小區域 rC4T :接點連接小區域 RD:列解碼器 RMCA :記憶胞陣列區域 RMH :記憶體孔區域 RHU :接線區域 RC4T :貫通接點區域 RIO :輸入輸出電路區域 RP :周邊區域 RY//BY:端子 SAM:感測放大器模組 SL:源極線 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SGSb:源極側選擇閘極線 SQC:定序器 ST:區塊間絕緣層 STA:槽 STO:絕緣層 STR:狀態暫存器 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 STSW:保護膜 SU:串單元 SHE:串單元間絕緣層 Tr:電晶體 TrNL :電晶體 TrNL ':電晶體 TrPL :電晶體 TrPL ':電晶體 TrNH :電晶體 TrPH :電晶體 Up※＜0＞～Up※＜n＞:信號線 VG:電壓產生電路 Vy:接點 WL:字元線
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。 圖2係表示第1實施方式之記憶體系統10之構成例之模式性側視圖。 圖3係表示第1實施方式之記憶體系統10之構成例之模式性俯視圖。 圖4係表示第1實施方式之記憶體裸晶MD之構成之模式性方塊圖。 圖5係表示第1實施方式之記憶體裸晶MD之一部分構成之模式性電路圖。 圖6係表示第1實施方式之記憶體裸晶MD之一部分構成之模式性電路圖。 圖7係表示第1實施方式之記憶體裸晶MD之一部分構成之模式性電路圖。 圖8係表示第1實施方式之記憶體裸晶MD之一部分構成之模式性電路圖。 圖9係第1實施方式之記憶體裸晶MD之模式性俯視圖。 圖10係用A-A'線及B-B'線切斷圖9所示之構造，沿箭頭之方向進行觀察之模式性剖視圖。 圖11係放大表示圖9中C所示之部分之模式性俯視圖。 圖12係放大表示圖11中D所示之部分之模式性俯視圖。 圖13係用E-E'線切斷圖12所示之構造，沿箭頭之方向進行觀察之模式性剖視圖。 圖14係放大表示圖13中F所示之部分之模式性俯視圖。 圖15係用G-G'線切斷圖11所示之構造，沿箭頭之方向進行觀察之模式性剖視圖。 圖16係放大表示圖8之一部分之模式性俯視圖。 圖17係表示第1實施方式之記憶體裸晶MD之一部分構成之模式性剖視圖。 圖18係表示第1實施方式之記憶體裸晶MD之一部分構成之模式性剖視圖。 圖19係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖20係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖21係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖22係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖23係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖24係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖25係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖26係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖27係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖28係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖29係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖30係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖31係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖32係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖33係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖34係表示第1實施方式之記憶體裸晶MD之製造方法之模式性剖視圖。 圖35係表示另一實施方式之記憶體裸晶之一部分構成之模式性俯視圖。 圖36係表示另一實施方式之記憶體裸晶之一部分構成之模式性俯視圖。 圖37係用來對可搭載於第1實施方式之記憶體裸晶MD及其他實施方式之記憶體裸晶上之電晶體之種類進行說明之模式性剖視圖。
P(VSS ),P(VCCQ ):電源焊墊電極
P(DQ):輸入輸出焊墊電極
RMCA :記憶胞陣列區域
RMH :記憶體孔區域
RC4T :貫通接點區域
RIO :輸入輸出電路區域
RP :周邊區域

Claims (17)

  1. 一種半導體記憶裝置，其具備： 基板； 記憶胞陣列，其在與上述基板之表面交叉之第1方向上與上述基板相隔設置；以及 複數個第1焊墊電極，其等沿與上述第1方向交叉之第2方向排列，設置於與上述第1方向及上述第2方向交叉之第3方向上遠離上述記憶胞陣列之位置上，且能用於輸入向上述記憶胞陣列寫入之資料、及輸出從上述記憶胞陣列讀出之資料； 上述基板具備沿上述第2方向交替排列之複數個第1區域及複數個第2區域， 上述記憶胞陣列具備： 複數個導電層，其等遍及上述複數個第1區域及上述複數個第2區域沿上述第2方向延伸，且沿上述第1方向排列； 複數個半導體層，其等設置於上述複數個第1區域中，沿上述第1方向延伸，且與上述複數個導電層對向；以及 複數個第1接點，其等設置於上述複數個第2區域中，沿上述第1方向延伸，上述第1方向之一端較上述複數個導電層更靠近上述基板，且上述第1方向之另一端較上述複數個導電層更遠離上述基板； 將上述複數個第1焊墊電極中之一個第1焊墊電極在上述第2方向及上述第3方向上之中心位置、與最靠近該第1焊墊電極之上述第1接點在上述第2方向及上述第3方向上之中心位置，在上述第2方向及上述第3方向上之距離設為第1距離時， 與上述複數個第1焊墊電極對應之複數個上述第1距離中之最大距離與最小距離之差為400 nm以下。
  2. 如請求項1之半導體記憶裝置，其中 將上述複數個第1焊墊電極中之一個第1焊墊電極在上述第2方向及上述第3方向上之中心位置、與第二靠近該第1焊墊電極之上述第2區域中包含之複數個上述第1接點中最靠近該第1焊墊電極之上述第1接點在上述第2方向及上述第3方向上之中心位置，在上述第2方向及上述第3方向上之距離設為第2距離時， 與上述複數個第1焊墊電極對應之複數個上述第2距離中之最大距離與最小距離之差為400 nm以下。
  3. 如請求項1之半導體記憶裝置，其中 將上述第2方向上相鄰之2個第2區域在上述第2方向上之中心位置設為第1位置時， 上述複數個第1焊墊電極分別包含設置於複數個上述第1位置上之部分。
  4. 如請求項1之半導體記憶裝置，其中 將上述第2方向上相鄰之2個第2區域在上述第2方向上之中心位置設為第1位置時， 上述複數個第1焊墊電極在上述第2方向上之中心位置與複數個上述第1位置中之任一位置皆不一致。
  5. 如請求項1之半導體記憶裝置，其中 在上述第2方向上相鄰之2個第2區域之間設置有與2個第1焊墊電極對應之2個上述第2方向上之中心位置。
  6. 如請求項1之半導體記憶裝置，其具備： 複數個第1驅動電路，其等分別與上述複數個第1焊墊電極連接，且包含並聯連接在上述第1焊墊電極與電壓供給線之間之複數個電晶體；及 複數個第2驅動電路，其等分別與上述複數個第1焊墊電極連接，且包含與上述第1焊墊電極連接之比較器； 上述基板具備複數個第3區域，上述複數個第3區域設置於上述第3方向上遠離上述複數個第1區域及上述複數個第2區域之位置上，且沿上述第2方向排列， 上述複數個第3區域分別包含構成上述複數個第1驅動電路中之一個之複數個電晶體、及構成上述複數個第2驅動電路中之一個之複數個電晶體。
  7. 如請求項6之半導體記憶裝置，其中 將上述複數個第3區域中之一個第3區域在上述第2方向及上述第3方向上之中心位置、與最靠近該第3區域之上述第1接點在上述第2方向及上述第3方向上之中心位置，在上述第2方向及上述第3方向上之距離設為第3距離時， 與上述複數個第3區域對應之複數個上述第3距離中之最大距離與最小距離之差為400 nm以下。
  8. 如請求項6之半導體記憶裝置，其中 將上述複數個第3區域中之一個第3區域在上述第2方向及上述第3方向上之中心位置、與第二靠近該第3區域之上述第2區域中包含之複數個上述第1接點中最靠近該第3區域之上述第1接點在上述第2方向及上述第3方向上之中心位置，在上述第2方向及上述第3方向上之距離設為第4距離時， 與上述複數個第3區域對應之複數個上述第4距離中之最大距離與最小距離之差為400 nm以下。
  9. 如請求項6之半導體記憶裝置，其中 上述第3區域中所包含之複數個電晶體中之至少一個之閘極電極包含硼(B)。
  10. 一種半導體記憶裝置，其具備： 基板； 記憶胞陣列，其在與上述基板之表面交叉之第1方向上與上述基板相隔設置； 複數個第1焊墊電極，其等沿與上述第1方向交叉之第2方向排列，設置於與上述第1方向及上述第2方向交叉之第3方向上遠離上述記憶胞陣列之位置上，且能用於輸入向上述記憶胞陣列寫入之資料、及輸出從上述記憶胞陣列讀出之資料； 複數個第1驅動電路，其等分別與上述複數個第1焊墊電極連接，且包含並聯連接在上述第1焊墊電極與電壓供給線之間之複數個電晶體；以及 複數個第2驅動電路，其等分別與上述複數個第1焊墊電極連接，且包含與上述第1焊墊電極連接之比較器； 上述基板具備： 複數個第1區域及複數個第2區域，其等沿上述第2方向交替地排列；以及 複數個第3區域，其等設置於上述第3方向上遠離上述複數個第1區域及上述複數個第2區域之位置上，沿上述第2方向排列； 上述記憶胞陣列具備： 複數個導電層，其等遍及上述複數個第1區域及上述複數個第2區域沿上述第2方向延伸，且沿上述第1方向排列； 複數個半導體層，其等設置於上述複數個第1區域中，沿上述第1方向延伸，且與上述複數個導電層對向；以及 複數個第1接點，其等設置於上述複數個第2區域中，沿上述第1方向延伸，上述第1方向之一端較上述複數個導電層更靠近上述基板，且上述第1方向之另一端較上述複數個導電層更遠離上述基板； 上述複數個第3區域分別包含構成上述複數個第1驅動電路中之一個之複數個電晶體、及構成上述複數個第2驅動電路中之一個之複數個電晶體， 將上述複數個第3區域中之一個第3區域在上述第2方向及上述第3方向上之中心位置、與最靠近該第3區域之上述第1接點在上述第2方向及上述第3方向上之中心位置，在上述第2方向及上述第3方向上之距離設為第1距離時， 與上述複數個第3區域對應之複數個上述第1距離中之最大距離與最小距離之差為400 nm以下。
  11. 如請求項10之半導體記憶裝置，其中 將上述複數個第3區域中之一個第3區域在上述第2方向及上述第3方向上之中心位置、與第二靠近該第3區域之上述第2區域中包含之複數個上述第1接點中最靠近該第3區域之上述第1接點在上述第2方向及上述第3方向上之中心位置，在上述第2方向及上述第3方向上之距離設為第2距離時， 與上述複數個第3區域對應之複數個上述第2距離中之最大距離與最小距離之差為400 nm以下。
  12. 如請求項10之半導體記憶裝置，其中 將上述第2方向上相鄰之2個第2區域在上述第2方向上之中心位置設為第1位置時， 上述複數個第3區域分別包含設置於複數個上述第1位置上之部分。
  13. 如請求項10之半導體記憶裝置，其中 將上述第2方向上相鄰之2個第2區域在上述第2方向上之中心位置設為第1位置時， 上述複數個第3區域在上述第2方向上之中心位置各自與複數個上述第1位置中之任一位置皆不一致。
  14. 如請求項13之半導體記憶裝置，其中 在上述複數個第3區域之間，上述複數個電晶體以相同模式配置。
  15. 如請求項10之半導體記憶裝置，其中 在上述第2方向上相鄰之2個第2區域之間設置有與2個第3區域對應之2個上述第2方向上之中心位置。
  16. 如請求項15之半導體記憶裝置，其中 在上述2個第3區域之間，上述複數個電晶體以將上述第3方向作為軸之對稱模式配置。
  17. 如請求項10之半導體記憶裝置，其中 上述第3區域中所包含之複數個電晶體中之至少一個之閘極電極包含硼(B)。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021048220A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
US11424233B1 (en) * 2021-04-08 2022-08-23 Taiwan Semiconductor Manufacturing Company Ltd. Memory circuits and related methods
JP2023141854A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5425461B2 (ja) * 2008-12-26 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8796863B2 (en) * 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
JP6581019B2 (ja) 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
KR102285787B1 (ko) 2017-03-03 2021-08-04 삼성전자 주식회사 3차원 반도체 소자
JP2019036687A (ja) 2017-08-21 2019-03-07 東芝メモリ株式会社 半導体装置
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
JP2019161162A (ja) 2018-03-16 2019-09-19 東芝メモリ株式会社 半導体装置およびその製造方法
JP2020047752A (ja) 2018-09-19 2020-03-26 キオクシア株式会社 半導体装置
JP2020047814A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
KR102658194B1 (ko) * 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치

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