JP6296535B2 - ダイオードおよびそれを含む信号出力回路 - Google Patents

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Description

この発明は、ダイオードおよびそれを含む信号出力回路に関する。
車載ネットワークの信号出力装置に用いられるダイオードとして、特許文献１の図１０に記載されたものが知られている。特許文献１記載のダイオードは、ｐ型半導体基板（Ｐ−ｓｕｂ）と、ｐ型半導体基板上に形成されたｎ型半導体層（Ｅｐｉ）と、ｐ型半導体基板上にｎ型半導体層の所定領域を取り囲むように形成されたｐ型分離領域（Ｐ，Ｐｗｅｌｌ，Ｌ／Ｉ，１ｓｔＬ／Ｉ）と、前記所定領域内において、ｐ型半導体基板とｎ型半導体層とに跨って形成されたｎ型埋め込み層（Ｂ／Ｌ）と、ｎ型半導体層に形成され、ｎ型埋め込み層の上面周縁部からｎ型半導体層の表面に向かって立ち上がるｎ型コレクタウォール（Ｃ／Ｗ）と、ｎ型半導体層の表層部のｎ型コレクタウォールに取り囲まれた領域内のダイオード形成領域に形成されたｐ型アノード領域（Ｐ，Ｐｗｅｌｌ）およびｎ型カソード領域（Ｎ，Ｎ−Ｂｏｄｙ）とを含んでいる。
特開２０１１−２５０３４５号公報
前述の従来のダイオードでは、アノードが接続されるｐ型アノード領域（Ｐ，Ｐｗｅｌｌ）とｐ型半導体基板（Ｐ−ｓｕｂ）とそれらの間のｎ型埋め込み層（Ｂ／Ｌ）を含むｎ型半導体によって縦方向のｐｎｐ寄生トランジスタが形成され、アノードが接続されるｐ型アノード領域（Ｐ，Ｐｗｅｌｌ）とｐ型分離領域（Ｐ，Ｐｗｅｌｌ，Ｌ／Ｉ，１ｓｔＬ／Ｉ）とそれらの間のコレクタウォール（Ｃ／Ｗ）を含むｎ型半導体とによって横方向のｐｎｐ寄生トランジスタが形成されている。これらの寄生トランジスタによって電流経路が形成されるため、ｐ型半導体基板側に漏れ電流が流れる。
この発明の目的は、漏れ電流の少ないダイオードおよびそれを含む信号出力回路を提供することである。
この発明による第１のダイオードは、ｐ型半導体基板と、前記ｐ型半導体基板上に形成されたｎ型半導体層と、前記ｐ型半導体基板上に前記ｎ型半導体層の所定領域を取り囲むように形成されたｐ型分離領域と、前記所定領域内において、前記ｐ型半導体基板と前記ｎ型半導体層とに跨って形成され、前記ｎ型半導体層よりも不純物濃度が高いｎ型埋め込み層と、前記ｎ型半導体層に形成され、前記ｎ型埋め込み層から前記ｎ型半導体層の表面に向かって立ち上がって前記ｎ型半導体層の所定の領域を取り囲み、前記ｎ型半導体層よりも不純物濃度が高いｎ型コレクタウォールと、前記ｎ型半導体層の表層部の前記ｎ型コレクタウォールに取り囲まれた領域内のダイオード形成領域に形成されたｐ型アノード領域およびｎ型カソード領域と、前記ｎ型半導体層の表層部の前記ダイオード形成領域と前記ｐ型分離領域との間の領域において、前記ダイオード形成領域を取り囲むように形成され、前記カソード領域に電気的に接続されるｐ型ガードリングとを含んでいる。そして、前記ｐ型アノード領域と前記ｐ型ガードリングとそれらの間のｎ型の半導体とによって漏れ電流低減用ｐｎｐトランジスタが形成されており、前記ｐ型アノード領域と、前記ｐ型半導体基板と、それらの間の前記ｎ型半導体層および前記ｎ型埋め込み層とによって、縦方向の寄生ｐｎｐトランジスタが形成されており、前記ｐ型アノード領域と、前記ｐ型分離領域と、それらの間の前記ｎ型半導体層および前記ｎ型コレクタウォールとによって、横方向の寄生ｐｎｐトランジスタが形成されている（請求項１）。
この構成では、ｐ型アノード領域とｐ型ガードリングとそれらの間のｎ型の半導体とによって漏れ電流低減用ｐｎｐトランジスタが形成されている。ｐ型ガードリングは、カソード電極に接続されているので、漏れ電流低減用ｐｎｐトランジスタに流れる電流は、カソード電極に回収される。
漏れ電流低減用ｐｎｐトランジスタのコレクタとなるｐ型ガードリングは、ｐ型分離領域よりも内側に配置されている。したがって、ダイオード形成領域内からｐ型分離領域側に向かって流れようとする電流のほとんどは、漏れ電流低減用ｐｎｐトランジスタによってカソード電極に回収される。これにより、漏れ電流の少ないダイオードを実現することができる。
縦方向のｐｎｐ寄生トランジスタの電流増幅率は、ｎ型埋め込み層の不純物濃度を高く設定することにより、容易に低くできる。一方、ｎ型コレクタウォールは縦方向（ｐ型半導体基板の表面の法線方向）に延びているので、不純物濃度を全域にわたって高く設定することは困難である。このため、縦方向のｐｎｐ寄生トランジスタの電流増幅率の低減を図ると、横方向の寄生ｐｎｐトランジスタの電流増幅率が、縦方向のｐｎｐ寄生トランジスタの電流増幅率よりも高くなる。これにより、横方向のｐｎｐ寄生トランジスタによる漏れ電流は、縦方向のｐｎｐ寄生トランジスタによる漏れ電流よりも多くなる。
この構成では、漏れ電流低減用ｐｎｐトランジスタのコレクタとなるｐ型ガードリングは、横方向の寄生ｐｎｐトランジスタのコレクタとなるｐ型分離領域よりも内側に配置されている。したがって、ダイオード形成領域内からｐ型分離領域側に向かって流れようとする電流のほとんどは、漏れ電流低減用ｐｎｐトランジスタによってカソード電極に回収される。これにより、横方向の寄生ｐｎｐトランジスタに流れる電流を抑制することができるので、漏れ電流の少ないダイオードを実現することができる。
この発明による第２のダイオードは、ｐ型半導体基板と、前記ｐ型半導体基板上に形成されたｎ型半導体層と、前記ｐ型半導体基板上に前記ｎ型半導体層の所定領域を取り囲むように形成されたｐ型分離領域と、前記所定領域内において、前記ｐ型半導体基板と前記ｎ型半導体層とに跨って形成され、前記ｎ型半導体層よりも不純物濃度が高いｎ型埋め込み層と、前記ｎ型半導体層に形成され、前記ｎ型埋め込み層から前記ｎ型半導体層の表面に向かって立ち上がって前記ｎ型半導体層の所定の領域を取り囲み、前記ｎ型半導体層よりも不純物濃度が高いｎ型コレクタウォールと、前記ｎ型半導体層の表層部の前記ｎ型コレクタウォールに取り囲まれた領域内のダイオード形成領域に形成されたｐ型アノード領域およびｎ型カソード領域と、前記ｎ型半導体層の表層部の前記ダイオード形成領域と前記ｐ型分離領域との間の領域において、前記ダイオード形成領域を取り囲むように形成され、前記カソード領域に電気的に接続されるｐ型ガードリングとを含み、前記ｐ型アノード領域と前記ｐ型ガードリングとそれらの間のｎ型の半導体とによって漏れ電流低減用トランジスタが形成されており、前記ｐ型ガードリングが、前記ｎ型コレクタウォールと前記ｐ型分離領域との間の領域において、前記ダイオード形成領域を取り囲むように形成されており、前記ｎ型の半導体が、前記ｎ型半導体層および前記ｎ型コレクタウォールを含んでいる（請求項２）。
この発明による第３のダイオードは、ｐ型半導体基板と、前記ｐ型半導体基板上に形成されたｎ型半導体層と、前記ｐ型半導体基板上に前記ｎ型半導体層の所定領域を取り囲むように形成されたｐ型分離領域と、前記所定領域内において、前記ｐ型半導体基板と前記ｎ型半導体層とに跨って形成され、前記ｎ型半導体層よりも不純物濃度が高いｎ型埋め込み層と、前記ｎ型半導体層に形成され、前記ｎ型埋め込み層から前記ｎ型半導体層の表面に向かって立ち上がって前記ｎ型半導体層の所定の領域を取り囲み、前記ｎ型半導体層よりも不純物濃度が高いｎ型コレクタウォールと、前記ｎ型半導体層の表層部の前記ｎ型コレクタウォールに取り囲まれた領域内のダイオード形成領域に形成されたｐ型アノード領域およびｎ型カソード領域と、前記ｎ型半導体層の表層部の前記ダイオード形成領域と前記ｐ型分離領域との間の領域において、前記ダイオード形成領域を取り囲むように形成され、前記カソード領域に電気的に接続されるｐ型ガードリングとを含み、前記ｐ型アノード領域と前記ｐ型ガードリングとそれらの間のｎ型の半導体とによって漏れ電流低減用トランジスタが形成されており、前記ｐ型アノード領域と、前記ｐ型半導体基板と、それらの間の前記ｎ型半導体層および前記ｎ型埋め込み層とによって、縦方向の寄生ｐｎｐトランジスタが形成されている（請求項３）。
この発明による第４のダイオードは、ｐ型半導体基板と、前記ｐ型半導体基板上に形成されたｎ型半導体層と、前記ｐ型半導体基板上に前記ｎ型半導体層の所定領域を取り囲むように形成されたｐ型分離領域と、前記所定領域内において、前記ｐ型半導体基板と前記ｎ型半導体層とに跨って形成され、前記ｎ型半導体層よりも不純物濃度が高いｎ型埋め込み層と、前記ｎ型半導体層に形成され、前記ｎ型埋め込み層から前記ｎ型半導体層の表面に向かって立ち上がって前記ｎ型半導体層の所定の領域を取り囲み、前記ｎ型半導体層よりも不純物濃度が高いｎ型コレクタウォールと、前記ｎ型半導体層の表層部の前記ｎ型コレクタウォールに取り囲まれた領域内のダイオード形成領域に形成されたｐ型アノード領域およびｎ型カソード領域と、前記ｎ型半導体層の表層部の前記ダイオード形成領域と前記ｐ型分離領域との間の領域において、前記ダイオード形成領域を取り囲むように形成され、前記カソード領域に電気的に接続されるｐ型ガードリングとを含み、前記ｐ型アノード領域と前記ｐ型ガードリングとそれらの間のｎ型の半導体とによって漏れ電流低減用トランジスタが形成されており、前記ｐ型アノード領域と、前記ｐ型分離領域と、それらの間の前記ｎ型半導体層および前記ｎ型コレクタウォールとによって、横方向の寄生ｐｎｐトランジスタが形成されている（請求項４）。
この発明の一実施形態では、前記横方向の寄生ｐｎｐトランジスタの電流増幅率が、前記縦方向の寄生ｐｎｐトランジスタよりも大きい（請求項５）。
この発明の一実施形態では、前記漏れ電流低減用トランジスタの電流増幅率が、前記縦方向の寄生ｐｎｐトランジスタよりも大きい（請求項６）。
この発明の一実施形態では、前記ダイオード形成領域に、前記ｐ型アノード領域および前記ｎ型カソード領域を含むダイオード構造部が形成されており、前記ダイオード構造部が、ｎチャネルＤＭＩＳ（二重拡散型金属／絶縁膜／半導体）トランジスタ構造を有している（請求項７）。
この発明の一実施形態では、前記ダイオード構造部は、前記ｎ型半導体層の表層部に形成された前記ｐ型アノード領域と、前記ｐ型アノード領域の表層部に形成されたｎ型領域およびｐ型コンタクト領域と、前記ｎ型半導体層の表層部に形成され、前記ｐ型アノード領域の両側に間隔をおいて配置された前記ｎ型カソード領域と、前記ｎ型カソード領域の表層部に形成されたｎ型コンタクト領域と、前記ｎ型領域と前記ｎ型コンタクト領域との間の領域において、前記ｎ型半導体層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記アノード領域に電気的に接続されるゲート電極とを含んでいる（請求項８）。
この発明の信号出力回路は、出力端子と、前記出力端子にアノードが接続された前記ダイオードと、前記ダイオードのカソードと接地との間に接続されたスイッチング素子とを含む（請求項９）。この構成では、ダイオードの漏れ電流が少ないので、スイッチング素子がオフした場合に、出力端子側からダイオードを介して接地側に流れる電流を抑制することができる。これにより、スイッチング素子のオフ時に、適切な出力信号を出力端子が出力することができる。
図１は、この発明の第１実施形態に係るダイオードが適用された信号出力回路を示す電気回路図である。 図２は、本発明の第１実施形態に係るダイオードの構造を示す図解的な平面図である。 図３は、図２のIII-III線に沿う断面図である。 図４Ａは、図１の信号出力回路の出力信号波形の測定結果を示す波形図である。 図４Ｂは、図１の信号出力回路におけるローサイド出力部内のダイオードの代わりに比較例を用いた場合の信号出力回路の出力信号波形の測定結果を示す波形図である。 図５は、本発明の第２実施形態に係るダイオードの構造を示す図解的な平面図である。 図６は、図５のVI-VI線に沿う前記ダイオードの構造を示す図解的な断面図である。 図７は、本発明の第３実施形態に係るダイオードの構造を示す図解的な断面図である。 図８は、本発明の第４実施形態に係るダイオードの構造を示す図解的な断面図である。 図９は、本発明をＬＩＮに使用される信号出力回路に適用した場合の例を示す電気回路図である
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１実施形態に係るダイオードが適用された信号出力回路を示す電気回路図である。
この信号出力回路１は、たとえば車載ネットワークの一種であるＣＡＮ（Controller Area Network）に使用される信号出力回路である。信号出力回路１は、ハイサイド出力部２と、ローサイド出力部３と、抵抗分割回路４と、ハイサイド出力端子５と、ローサイド出力端子６とを含む。
ハイサイド出力部２は、駆動トランジスタ７と、駆動トランジスタ７に直列接続された逆流阻止用ダイオード８と、逆流阻止用ダイオード８に直列接続された防護トランジスタ９とを含んでいる。この実施形態では、駆動トランジスタ７および防護トランジスタ９は、ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）からなる。駆動トランジスタ７のソースは、第１電源ＶＣＣ１に接続されている。駆動トランジスタ７のドレインは、逆流阻止用ダイオード８のアノードに接続されている。逆流阻止用ダイオード８のカソードは、防護トランジスタ９のソースに接続されている。防護トランジスタ９のドレインは、ハイサイド出力端子５に接続されている。防護トランジスタ９のゲートは接地されている。
ローサイド出力部３は、逆流阻止用ダイオード１０と、逆流阻止用ダイオード１０に直列接続された防護トランジスタ１１と、防護トランジスタ１１に直列接続された駆動トランジスタ１２とを含んでいる。この実施形態では、防護トランジスタ１１および駆動トランジスタ１２は、ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）からなる。逆流阻止用ダイオード１０のアノードは、ローサイド出力端子６に接続されている。逆流阻止用ダイオード１０のカソードは、防護トランジスタ１１のドレインに接続されている。防護トランジスタ１１のゲートは、第１電源ＶＣＣ１に接続されている。防護トランジスタ１１のソースは、駆動トランジスタ１２のドレインに接続されている。駆動トランジスタ１２のソースは、接地されている。
抵抗分割回路４は、一端がハイサイド出力端子５に接続された第１抵抗１３と、第１抵抗１３の他端に一端が接続され、他端が接地された第２抵抗１４とを含む。第１抵抗１３と第２抵抗１４との接続点には、第２電源ＶＣＣ２が接続されている。
ハイサイド出力端子５は第１バス線に接続され、ローサイド出力端子６は第２バス線に接続されている。第１バス線と第２バス線との間に終端抵抗１５が接続されている。
駆動トランジスタ７のゲートには制御信号が与えられ、駆動トランジスタ１２のゲートには制御信号の反転信号が与えられる。制御信号がＬレベルである場合には、両駆動トランジスタ７，１２が共にオンする。これにより、ハイサイド出力端子５に３．５Ｖ（標準値）のバス信号ＣＡＮＨが出力され、ローサイド出力端子６に１．５Ｖ（標準値）のバス信号ＣＡＮＬが出力される（ドミナント状態）。一方、制御信号がＨレベルである場合には、両駆動トランジスタ７，１２が共にオフする。これにより、ハイサイド出力端子５に２．５Ｖ（標準値）のバス信号ＣＡＮＨが出力され、ローサイド出力端子６に２．５Ｖ（標準値）のバス信号ＣＡＮＬが出力される（リセッシブ状態）。
ローサイド出力部３の逆流阻止用ダイオード１０は、この発明の一実施形態に係るダイオードである。逆流阻止用ダイオード１０の漏れ電流が多い場合には、駆動トランジスタ１２がオフされた場合にも、ローサイド出力端子６側から逆流阻止用ダイオード１０を介して接地側に電流が流れる。このため、バス信号ＣＡＮＨ、ＣＡＮＬが標準値からずれる。そこで、ローサイド出力部３の逆流阻止用ダイオード１０として、漏れ電流の少ない本実施形態のダイオードが使用されている。以下、逆流阻止用ダイオード１０（以下、単にダイオード１０という。）の構造について、詳しく説明する。
図２は、本発明の第１実施形態に係るダイオード１０の構造を示す図解的な平面図である。図３は、図２のIII-III線に沿う断面図である。
このダイオード１０は、たとえば、図２に示すように、平面視四角形のチップ状に形成されている。ダイオード１０は、ｐ型半導体基板（Ｐ−ＳＵＢ）２１を備えている。ｐ型半導体基板２１の表面には、ｎ型半導体層としてのｎ型エピタキシャル層（Ｎ−ｅｐｉ）２２が積層されている。また、ｐ型半導体基板２１の表面には、ｎ型エピタキシャル層２２の周囲を取り囲む四角環状のｐ型分離領域２３が形成されている。
ｐ型分離領域２３は、ｐ型半導体基板２１に接続された下側分離領域（１ｓｔ Ｌ／Ｉ（Low Isolation））２４と、下側分離領域２４上に形成された中間分離領域（Ｌ／Ｉ）２５と、中間分離領域２５上に形成された上側分離領域（ＨＶ Ｐ−ｗｅｌｌ）２６とを備えている。上側分離領域２６の上層部には、ｐ＋型基板コンタクト領域２７が形成されている。ｐ＋型基板コンタクト領域２７には、接地された基板電極５１が接続されている。
ｐ型半導体基板２１とｎ型エピタキシャル層２２の境界部には、ｐ型半導体基板２１とｎ型エピタキシャル層２２とに跨って、ｎ型エピタキシャル層２２よりも不純物濃度が高いｎ型埋め込み層（Ｂ／Ｌ（Buried Layer））２８が形成されている。また、ｎ型エピタキシャル層２２には、ｎ型埋め込み層２８の上面周縁部からｎ型エピタキシャル層２２の表面に向かって立ち上がり、ｎ型エピタキシャル層２２よりも不純物濃度が高いｎ型コレクタウォール２９が形成されている。
ｎ型コレクタウォール２９は、ｐ型半導体基板２１に接続された下側コレクタウォール部（Ｃ／Ｗ(Collector Wall)）３０と、下側コレクタウォール部３０上に形成された上側コレクタウォール部（２ｎｄ Ｃ／Ｗ）３１とを備えている。上側コレクタウォール部（２ｎｄ Ｃ／Ｗ）３１の上層部には、ｎ＋型層３２が形成されている。
ｎ型埋め込み層２８とｎ型コレクタウォール２９とによって囲まれた領域（ｎ型エピタキシャル層２２）内に、平面視で四角状のダイオード形成領域３３が設定されている。また、ｎ型エピタキシャル層２２の表層部には、ダイオード形成領域３３とｎ型コレクタウォール２９との間の領域において、ダイオード形成領域３３を取り囲むように、ｐ型ガードリングとしてのｐ型ウェル３４が形成されている。ｐ型ウェル３４の表層部には、ｐ＋型カソードコンタクト領域３５が形成されている。
図２に示すように、ダイオード形成領域３３内には、ｎ型エピタキシャル層２２の表層部に、同じ構造を有する複数のダイオード構造部４０が形成されている。各ダイオード構造部４０は、平面視において、所定方向(図２の紙面の上下方向)に沿ってのびている。複数のダイオード構造部４０は、所定の間隔を隔てて、平行にのびている。このため、これらのダイオード構造部４０は、平面視で、ストライプ状に形成されている。第１実施形態では、ダイオード構造部４０は、ｎチャネルＤＭＩＳトランジスタ構造を有している。図３には、複数のダイオード構造部４０のうち、ダイオード形成領域３３の一端にある１つのダイオード構造部４０のみが示されている。
ダイオード構造部４０は、ｎ型エピタキシャル層２２の表層部に形成されたアノード領域（ｐ型ボティ領域）としてｐ型ウェル（Ｐ−ＢＡＳＥ）４１と、ｐ型ウェル４１の両側に間隔をおいてそれぞれ形成されたカソード領域（ｎ型ドリフト層）としての２つのｎ型ウェル（Ｎ−ｗｅｌｌ）４２とを含んでいる。ｐ型ウェル４１およびｎ型ウェル４２は、平面視において、ダイオード構造部４０の長さ方向に細長い矩形状に形成されている。
ｐ型ウェル４１の表層部には、ｐ＋型アノードコンタクト領域４３とその両側に配置されたｎ＋型領域４４が形成されている。ｎ型ウェル４２の表層部には、ｎ＋型カソードコンタクト領域４５が形成されている。
ｎ型エピタキシャル層２２の表面は、ｐ＋型基板コンタクト領域２７、ｎ＋型層３２、ｐ＋型カソードコンタクト領域３５、ｎ＋型カソードコンタクト領域４５、各ｎ型ウェル４２上面におけるｐ型ウェル４１に近い部分および２つのｎ型ウェル４２の間の領域を除いて、フィールド酸化膜４６により覆われている。
ダイオード構造部４０は、さらに、ゲート絶縁膜４７およびゲート電極４８を含んでいる。ゲート絶縁膜４７は、ｎ型ウェル４２のｎ＋型カソードコンタクト領域４５とｐ型ウェル４１との間に配置されたフィールド酸化膜４６と、ｐ型ウェル４１内の当該フィールド酸化膜４６に近い側のｎ＋型領域４４との間の領域において、ｎ型エピタキシャル層２２の表面に形成されている。ゲート電極４８は、ゲート酸化膜４７と、ゲート酸化膜４７とｎ＋型カソードコンタクト領域４５との間に配置されたフィールド酸化膜４６の一部とを覆うように形成されている。
ｐ型ウェル４１のｐ＋型アノードコンタクト領域４３とゲート電極４８とは、アノード電極５２に接続されている。ｎ型ウェル４２のｎ＋型カソードコンタクト領域４５とｐ型ウェル（ｐ型ガードリング）３４内のｐ＋型カソードコンタクト領域３５とは、カソード電極５３に接続されている。
ｐ型ウェル４１と、その一方側に隣接するｎ型ウェル４２と、それらの間のｎ型エピタキシャル層２２とによってｐｎ接合ダイオードＤｉ１が形成され、ｐ型ウェル４１と、その他方側に隣接するｎ型ウェル４２と、それらの間のｎ型エピタキシャル層２２とによってｐｎ接合ダイオードＤｉ２が形成されている。また、ｐ型ウェル４１と、ｐ型ガードリング（ｐ型ウェル）３４と、それらの間のｎ型エピタキシャル層２２とによって、漏れ電流低減用ｐｎｐトランジスタＴｒ１が形成されている。
アノード電極５２とカソード電極５３との間に順方向バイアスがかけられると、アノード電極５２から、前記ｐｎ接合ダイオードおよび漏れ電流低減用ｐｎｐトランジスタＴｒ１を介して、カソード電極５３に向かって電流が流れる。
このようなダイオード１０は、ＢｉＣＤＭＯＳ（Bipoler CMOS DMOS）プロセスによって製造することができる。ｐ型ガードリングとしてのｐ型ウェル３４は、ｐ型分離領域２３の上側分離領域２６と同じ工程で形成できる。また、ｐ型ウェル３４内のｐ＋型カソードコンタクト領域３５は、上側分離領域２６内のｐ＋型基板コンタクト領域２７と同じ工程で形成できる。
このダイオード１０には、ｐ型ウェル４１と、ｐ型半導体基板２１と、それらの間のｎ型の半導体（ｎ型エピタキシャル層２２およびｎ型埋め込み層２８）とによって、縦方向の寄生ｐｎｐトランジスタＴｒ２が形成されている。また、ｐ型ウェル４１と、ｐ型分離領域２３と、それらの間のｎ型エピタキシャル層２２とによって、横方向の寄生ｐｎｐトランジスタＴｒ３が形成されている。
縦方向の厚みが小さなｎ型埋め込み層２８の不純物濃度は、高く設定することができるので、縦方向のｐｎｐ寄生トランジスタＴｒ２の電流増幅率（ｈｆｅ）は、低くできる。したがって、縦方向のｐｎｐ寄生トランジスタＴｒ２を介する漏れ電流の低減は容易である。一方、ｎ型コレクタウォール２９は縦方向（ｐ型半導体基板２１の表面の法線方向）に延びているので、不純物濃度を全域にわたって高く設定することは困難である。このため、横方向のｐｎｐ寄生トランジスタＴｒ３の電流増幅率は、縦方向のｐｎｐ寄生トランジスタＴｒ２の電流増幅率よりも高い。これにより、横方向のｐｎｐ寄生トランジスタＴｒ３による漏れ電流は、縦方向のｐｎｐ寄生トランジスタＴｒ２による漏れ電流よりも多くなる。したがって、漏れ電流の少ないダイオードを実現するためには、横方向のｐｎｐ寄生トランジスタＴｒ３に流れる電流を抑制することが重要となる。
このダイオード１０には、縦方向のｐｎｐ寄生トランジスタＴｒ２および横方向のｐｎｐ寄生トランジスタＴｒ３とは別に、漏れ電流低減用ｐｎｐトランジスタＴｒ１が形成されている。漏れ電流低減用ｐｎｐトランジスタＴｒ１の電流増幅率は、縦方向のｐｎｐ寄生トランジスタＴｒ２の電流増幅率より大きいことが好ましい。ｐ型ガードリング（ｐ型ウェル）３４は、カソード電極５３に接続されているので、漏れ電流低減用ｐｎｐトランジスタＴｒ１に流れる電流は、カソード電極５３に回収される。
漏れ電流低減用ｐｎｐトランジスタＴｒ１のコレクタとなる平面視環状のｐ型ガードリング（ｐ型ウェル）３４は、横方向の寄生ｐｎｐトランジスタＴｒ３のコレクタとなる平面視環状のｐ型分離領域２３よりも内側に配置されている。したがって、ｎ型エピタキシャル層２２に、ダイオード形成領域３３内からｐ型分離領域２３側に向かって流れようとする電流のほとんどは、漏れ電流低減用ｐｎｐトランジスタＴｒ１によってカソード電極５３に回収される。これにより、横方向の寄生ｐｎｐトランジスタＴｒ３に流れる電流を抑制することができるので、漏れ電流の少ないダイオードを実現することができる。
図４Ａは、図１の信号出力回路１の出力信号波形の測定結果を示す波形図である。図４Ａにおいて、ＣＡＮＨは、ハイサイド出力端子５に出力されるバス信号波形を示し、ＣＡＮＬは、ローサイド出力端子６に出力されるバス信号波形を示している。図４Ａにおいて、ＣＯＭＭＯＮは、コモン電圧（（ＣＡＮＨ＋ＣＡＮＬ）／２）を示している。両駆動トランジスタ７，１２がオンのときには、バス信号ＣＡＮＨは、標準値の３．５Ｖに近い値となり、バス信号ＣＡＮＬは、標準値の１．５Ｖに近い値となっている。一方、両駆動トランジスタ７，１２がオフのときには、バス信号ＣＡＮＨおよびバス信号ＣＡＮＨは、標準値の２．５Ｖに近い値となっている。また、両駆動トランジスタ７，１２がオンしているときと、オフしているときのコモン電圧ＣＯＭＭＯＮの差も小さい。
図３に示すダイオード１０からｐ型ガードリング（ｐ型ウェル）３４を除去した構造のダイオードを比較例とする。図１の信号出力回路１におけるダイオード１０の代わりに比較例を用いて、出力信号波形を測定した。図４Ｂは、この場合の測定結果を示す波形図である。図４Ｂから、バス信号が標準値からずれていることがわかる。特に、両駆動トランジスタ７，１２がオフのときのバス信号が標準値（２．５Ｖ）よりも大きく低下し、１．５Ｖに近い値となっていることがわかる。
図５は、本発明の第２実施形態に係るダイオード１０Ａの構造を示す図解的な平面図である。図６は、図５のVI-VI線に沿う断面図である。図５および図６において、前述の図２および図３の各部に対応する各部には図２および図３と同じ符号を付して示す。
第２実施形態に係るダイオード１０Ａは、第１実施形態に係るダイオード１０（図２および図３参照）と比較すると、ｐ型ガードリングとしてのｐ型ウェル３４とｎ型コレクタウォール２９との相対的な位置関係が逆になっている。それ以外は、両者は同じである。具体的には、第１実施形態に係るダイオード１０では、ｐ型ガードリングとしてのｐ型ウェル３４は、ダイオード形成領域３３とｎ型コレクタウォール２９との間の領域において、ダイオード形成領域３３を取り囲むように、形成されている。これに対して、第２実施形態に係るダイオード１０Ａでは、ｐ型ガードリングとしてのｐ型ウェル３４は、ｎ型コレクタウォール２９とｐ型分離領域２３との間の領域において、ｎ型コレクタウォール２９の外側からダイオード形成領域３３（ｎ型コレクタウォール２９）を取り囲むように、形成されている。
第２実施形態に係るダイオード１０Ａにおいても、第１実施形態に係るダイオード１０と同様な作用により、漏れ電流の少ないダイオードを実現できる。
前述の２つの実施形態からわかるように、ｐ型ガードリングとしてのｐ型ウェル３４は、ダイオード形成領域３３とｐ型分離領域２３の間との間の領域において、ダイオード形成領域３３を取り囲むように、形成されていればよい。
図７は、本発明の第３実施形態に係るダイオード１０Ｂの構造を示す図解的な断面図である。図７において、前述の図３の各部に対応する各部には図３と同じ符号を付して示す。
第３実施形態に係るダイオード１０Ｂは、第１実施形態に係るダイオード１０（図２および図３参照）に類似している。第３実施形態に係るダイオード１０Ｂは、第１実施形態に係るダイオード１０に比べて、ダイオード構造部４０Ａの構成のみが異なっている。
第３実施形態に係るダイオード１０Ｂのダイオード構造部４０Ａは、第１実施形態に係るダイオード１０のダイオード構造部４０と同様に、ｎ型エピタキシャル層２２の表層部に形成されたアノード領域としてｐ型ウェル（Ｐ−ＢＡＳＥ）４１と、ｐ型ウェル４１の両側に間隔をおいてそれぞれ形成されたカソード領域としての２つのｎ型ウェル（Ｎ−ｗｅｌｌ）４２とを含んでいる。ｐ型ウェル４１の表層部には、ｐ＋型アノードコンタクト領域４３が形成されている。ｐ＋型アノードコンタクト領域４３は、アノード電極５２に接続されている。ｎ型ウェル４２の表層部には、ｎ＋型カソードコンタクト領域４５が形成されている。ｎ＋型カソードコンタクト領域４５は、カソード電極５３に接続されている。
一方、第３実施形態に係るダイオード１０Ｂのダイオード構造部４０Ａには、ｐ型ウェル４１の表層部に第１実施形態のようなｎ＋型領域４３は形成されていない。また、このダイオード１０Ｂのダイオード構造部４０Ａには、第１実施形態のようなゲート酸化膜４７およびゲート電極４８は設けられていない。
第３実施形態に係るダイオード１０Ｂにおいても、第１実施形態に係るダイオード１０と同様な作用により、漏れ電流の少ないダイオードを実現できる。
図８は、本発明の第４実施形態に係るダイオード１０Ｃの構造を示す図解的な断面図である。図８において、前述の図３の各部に対応する各部には図３と同じ符号を付して示す。
第４実施形態に係るダイオード１０Ｃは、第２実施形態に係るダイオード１０Ａ（図５および図６参照）に類似している。第４実施形態に係るダイオード１０Ｃは、第２実施形態に係るダイオード１０Ａに比べて、ダイオード構造部４０Ｂの構成のみが異なっている。第４実施形態に係るダイオード１０Ｃのダイオード構造部４０Ｂは、前述の第３実施形態に係るダイオード１０Ｂ（図７参照）のダイオード構造部４０Ａと同じ構成である。
つまり、第４実施形態に係るダイオード１０Ｃのダイオード構造部４０Ｂは、ｎ型エピタキシャル層２２の表面部に形成されたアノード領域としてｐ型ウェル（Ｐ−ＢＡＳＥ）４１と、ｐ型ウェル４１の両側に間隔をおいてそれぞれ形成されたカソード領域）としての２つのｎ型ウェル（Ｎ−ｗｅｌｌ）４２とを含んでいる。ｐ型ウェル４１の表層部には、ｐ＋型アノードコンタクト領域４３が形成されている。ｐ＋型アノードコンタクト領域４３は、アノード電極５２に接続されている。ｎ型ウェル４２の表層部には、ｎ＋型カソードコンタクト領域４５が形成されている。ｎ＋型カソードコンタクト領域４５は、カソード電極５３に接続されている。
一方、第４の実施形態に係るダイオード１０Ｃのダイオード構造部４０Ｂには、ｐ型ウェル４１の表層部に第１実施形態のようなｎ＋型領域４３は形成されていない。また、このダイオード１０Ｃのダイオード構造部４０Ｂには、第１実施形態のようなゲート酸化膜４７およびゲート電極４８は設けられていない。
第４実施形態に係るダイオード１０Ｃにおいても、第２実施形態に係るダイオード１０Ａと同様な作用により、漏れ電流の少ないダイオードを実現できる。
以上、この発明をＣＡＮに使用される信号出力回路用のダイオードに適用した場合の実施形態について説明したが、この発明は、ＬＩＮ（Local Interconnect Network）、ＦｌｅｘＲａｙ等の他の車載ネットワークに使用される信号出力回路用のダイオードや、車載スイッチＩＣ用のダイオード、ＤＣ／ＤＣコンバータ用のダイオード等にも適用することができる。また、この発明は、車載用回路以外の回路に使用されるダイオード等にも適用することができる。
図９は、この発明をＬＩＮに使用される信号出力回路に適用した場合の例を示す電気回路図である。
この信号出力回路１０１は、抵抗１０２と、出力端子１０３と、逆流阻止用ダイオード１０４と、防護トランジスタ１０５と、駆動トランジスタ１０６とを含む。抵抗１０２の一端は第３電源ＶＣＣ３に接続され、抵抗１０２の他端は出力端子１０３に接続されている。逆流阻止用ダイオード１０４のアノードは出力端子１０３に接続され、逆流阻止用ダイオード１０４のカソードは、防護トランジスタ１０５のドレインに接続されている。防護トランジスタ１０５のソースは、駆動トランジスタ１０６のドレインに接続されている。駆動トランジスタ１０６のソースは接地されている。防護トランジスタ１０５のベースは、第４電源ＶＣＣ４に接続されている。出力端子１０３はバス線に接続されている。
駆動トランジスタ１０６がオンされると出力端子１０３にローレベルのバス信号が出力される。一方、駆動トランジスタ１０６がオフされると、出力端子１０３にハイレベルのバス信号が出力される。
逆流阻止用ダイオード１０４の漏れ電流が多い場合には、駆動トランジスタ１０６がオフされた場合にも、出力端子１０３側から逆流阻止用ダイオード１０６を介して接地側に電流が流れるので、出力端子１０３に出力される電圧が標準値からずれる。そこで、逆流阻止用ダイオード１０３として、前述した実施形態に係るダイオードが使用されている。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１、１０１ 信号出力回路
６ ローサイド出力端子
１０、１０Ａ、１０Ｂ、１０Ｃ、１０４ ダイオード
１２、１０６ 駆動トランジスタ
１０３ 出力端子
２１ ｐ型半導体基板
２２ ｎ型エピタキシャル層
２３ ｐ型分離領域
２７ ｐ＋型基板コンタクト領域
２８ ｎ型埋め込み層
２９ ｎ型コレクタウォール
３３ ダイオード形成領域
３４ ｐ型ウェル（ｐ型ガードリング）
３５ ｐ＋型カソードコンタクト領域
４０、４０Ａ、４０Ｂ ダイオード構造部
４１ ｐ型ウェル（ｐ型アノード領域）
４２ ｎ型ウェル（ｎ型カソード領域）
４３ ｐ＋型アノードコンタクト領域
４４ ｎ＋型領域
４５ ｎ＋型カソードコンタクト領域
４６ フィールド酸化膜
４７ ゲート絶縁膜
４８ ゲート電極

Claims (9)

  1. ｐ型半導体基板と、
    前記ｐ型半導体基板上に形成されたｎ型半導体層と、
    前記ｐ型半導体基板上に前記ｎ型半導体層の所定領域を取り囲むように形成されたｐ型分離領域と、
    前記所定領域内において、前記ｐ型半導体基板と前記ｎ型半導体層とに跨って形成され、前記ｎ型半導体層よりも不純物濃度が高いｎ型埋め込み層と、
    前記ｎ型半導体層に形成され、前記ｎ型埋め込み層から前記ｎ型半導体層の表面に向かって立ち上がって前記ｎ型半導体層の所定の領域を取り囲み、前記ｎ型半導体層よりも不純物濃度が高いｎ型コレクタウォールと、
    前記ｎ型半導体層の表層部の前記ｎ型コレクタウォールに取り囲まれた領域内のダイオード形成領域に形成されたｐ型アノード領域およびｎ型カソード領域と、
    前記ｎ型半導体層の表層部の前記ダイオード形成領域と前記ｐ型分離領域との間の領域において、前記ダイオード形成領域を取り囲むように形成され、前記カソード領域に電気的に接続されるｐ型ガードリングとを含み、
    前記ｐ型アノード領域と前記ｐ型ガードリングとそれらの間のｎ型の半導体とによって漏れ電流低減用トランジスタが形成されており、
    前記ｐ型アノード領域と、前記ｐ型半導体基板と、それらの間の前記ｎ型半導体層および前記ｎ型埋め込み層とによって、縦方向の寄生ｐｎｐトランジスタが形成されており、
    前記ｐ型アノード領域と、前記ｐ型分離領域と、それらの間の前記ｎ型半導体層および前記ｎ型コレクタウォールとによって、横方向の寄生ｐｎｐトランジスタが形成されている、ダイオード。
  2. ｐ型半導体基板と、
    前記ｐ型半導体基板上に形成されたｎ型半導体層と、
    前記ｐ型半導体基板上に前記ｎ型半導体層の所定領域を取り囲むように形成されたｐ型分離領域と、
    前記所定領域内において、前記ｐ型半導体基板と前記ｎ型半導体層とに跨って形成され、前記ｎ型半導体層よりも不純物濃度が高いｎ型埋め込み層と、
    前記ｎ型半導体層に形成され、前記ｎ型埋め込み層から前記ｎ型半導体層の表面に向かって立ち上がって前記ｎ型半導体層の所定の領域を取り囲み、前記ｎ型半導体層よりも不純物濃度が高いｎ型コレクタウォールと、
    前記ｎ型半導体層の表層部の前記ｎ型コレクタウォールに取り囲まれた領域内のダイオード形成領域に形成されたｐ型アノード領域およびｎ型カソード領域と、
    前記ｎ型半導体層の表層部の前記ダイオード形成領域と前記ｐ型分離領域との間の領域において、前記ダイオード形成領域を取り囲むように形成され、前記カソード領域に電気的に接続されるｐ型ガードリングとを含み、
    前記ｐ型アノード領域と前記ｐ型ガードリングとそれらの間のｎ型の半導体とによって漏れ電流低減用トランジスタが形成されており、
    前記ｐ型ガードリングが、前記ｎ型コレクタウォールと前記ｐ型分離領域との間の領域において、前記ダイオード形成領域を取り囲むように形成されており、
    前記ｎ型の半導体が、前記ｎ型半導体層および前記ｎ型コレクタウォールを含んでいる、ダイオード。
  3. ｐ型半導体基板と、
    前記ｐ型半導体基板上に形成されたｎ型半導体層と、
    前記ｐ型半導体基板上に前記ｎ型半導体層の所定領域を取り囲むように形成されたｐ型分離領域と、
    前記所定領域内において、前記ｐ型半導体基板と前記ｎ型半導体層とに跨って形成され、前記ｎ型半導体層よりも不純物濃度が高いｎ型埋め込み層と、
    前記ｎ型半導体層に形成され、前記ｎ型埋め込み層から前記ｎ型半導体層の表面に向かって立ち上がって前記ｎ型半導体層の所定の領域を取り囲み、前記ｎ型半導体層よりも不純物濃度が高いｎ型コレクタウォールと、
    前記ｎ型半導体層の表層部の前記ｎ型コレクタウォールに取り囲まれた領域内のダイオード形成領域に形成されたｐ型アノード領域およびｎ型カソード領域と、
    前記ｎ型半導体層の表層部の前記ダイオード形成領域と前記ｐ型分離領域との間の領域において、前記ダイオード形成領域を取り囲むように形成され、前記カソード領域に電気的に接続されるｐ型ガードリングとを含み、
    前記ｐ型アノード領域と前記ｐ型ガードリングとそれらの間のｎ型の半導体とによって漏れ電流低減用トランジスタが形成されており、
    前記ｐ型アノード領域と、前記ｐ型半導体基板と、それらの間の前記ｎ型半導体層および前記ｎ型埋め込み層とによって、縦方向の寄生ｐｎｐトランジスタが形成されている、ダイオード。
  4. ｐ型半導体基板と、
    前記ｐ型半導体基板上に形成されたｎ型半導体層と、
    前記ｐ型半導体基板上に前記ｎ型半導体層の所定領域を取り囲むように形成されたｐ型分離領域と、
    前記所定領域内において、前記ｐ型半導体基板と前記ｎ型半導体層とに跨って形成され、前記ｎ型半導体層よりも不純物濃度が高いｎ型埋め込み層と、
    前記ｎ型半導体層に形成され、前記ｎ型埋め込み層から前記ｎ型半導体層の表面に向かって立ち上がって前記ｎ型半導体層の所定の領域を取り囲み、前記ｎ型半導体層よりも不純物濃度が高いｎ型コレクタウォールと、
    前記ｎ型半導体層の表層部の前記ｎ型コレクタウォールに取り囲まれた領域内のダイオード形成領域に形成されたｐ型アノード領域およびｎ型カソード領域と、
    前記ｎ型半導体層の表層部の前記ダイオード形成領域と前記ｐ型分離領域との間の領域において、前記ダイオード形成領域を取り囲むように形成され、前記カソード領域に電気的に接続されるｐ型ガードリングとを含み、
    前記ｐ型アノード領域と前記ｐ型ガードリングとそれらの間のｎ型の半導体とによって漏れ電流低減用トランジスタが形成されており、
    前記ｐ型アノード領域と、前記ｐ型分離領域と、それらの間の前記ｎ型半導体層および前記ｎ型コレクタウォールとによって、横方向の寄生ｐｎｐトランジスタが形成されている、ダイオード。
  5. 前記横方向の寄生ｐｎｐトランジスタの電流増幅率が、前記縦方向の寄生ｐｎｐトランジスタよりも大きい、請求項１に記載のダイオード。
  6. 前記漏れ電流低減用トランジスタの電流増幅率が、前記縦方向の寄生ｐｎｐトランジスタよりも大きい、請求項１、３および５のいずれか一項に記載のダイオード。
  7. 前記ダイオード形成領域に、前記ｐ型アノード領域および前記ｎ型カソード領域を含むダイオード構造部が形成されており、前記ダイオード構造部が、ｎチャネルＤＭＩＳトランジスタ構造を有している、請求項１〜６のいずれか一項に記載のダイオード。
  8. 前記ダイオード構造部は、
    前記ｎ型半導体層の表層部に形成された前記ｐ型アノード領域と、
    前記ｐ型アノード領域の表層部に形成されたｎ型領域およびｐ型コンタクト領域と、
    前記ｎ型半導体層の表層部に形成され、前記ｐ型アノード領域の両側に間隔をおいて配置された前記ｎ型カソード領域と、
    前記ｎ型カソード領域の表層部に形成されたｎ型コンタクト領域と、
    前記ｎ型領域と前記ｎ型コンタクト領域との間の領域において、前記ｎ型半導体層の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記アノード領域に電気的に接続されるゲート電極とを含む、請求項７に記載のダイオード。
  9. 出力端子と、
    前記出力端子にアノードが接続された請求項１〜８のいずれか一項に記載のダイオードと、
    前記ダイオードのカソードと接地との間に接続されたスイッチング素子とを含む、信号出力回路。
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