JP2013247188A - 半導体装置 - Google Patents

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Abstract

【課題】半導体基板に流れる寄生電流が抑制される半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の半導体基板と、前記半導体基板上に設けられた第２導電形の第１半導体層と、前記第１半導体層上に設けられた第１導電形の第２半導体層と、前記第２半導体層上に設けられた第２導電形の第１ウェルと、前記第１ウェル上の一部に設けられた第１導電形の第２ウェルと、前記第２ウェル上の一部に設けられ、前記第１ウェルから離隔した第２導電形のソース層と、前記第２ウェル上の他の一部に設けられた第１導電形のバックゲート層と、前記第１ウェル上の他の一部に設けられた第２導電形のドレイン層と、前記半導体基板に接続された基板電極と、を備える。前記第２半導体層と前記第２ウェルとは、前記第１ウェルによって相互に離隔されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
従来より、ｐ形の半導体基板上にｎチャネル形のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）を形成する技術が知られている。このとき、ＭＯＳＦＥＴを他の素子から分離するために、ｐ形の半導体基板上にｎ形の半導体層を形成し、その上にｐ形のウェル、ｎ形のソース層及びドレイン層を形成する。また、耐圧を向上させるために、ｎ形の半導体層の上に、ｐ形のリサーフ層を形成する場合もある。この場合、ｐ形の半導体基板からｎ形のドレイン層までの積層構造体に寄生トランジスタが形成され、ＭＯＳＦＥＴの動作によっては、これらの寄生トランジスタがオン状態となり、半導体基板からドレイン層に寄生電流が流れることがある。これにより、半導体基板の電位が変動してしまい、他の素子の動作に影響を及ぼす可能性がある。
特開２００２−３３４９９１号公報
本発明の目的は、半導体基板に流れる寄生電流が抑制される半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の半導体基板と、前記半導体基板上に設けられた第２導電形の第１半導体層と、前記第１半導体層上に設けられた第１導電形の第２半導体層と、前記第２半導体層上に設けられた第２導電形の第１ウェルと、前記第１ウェル上の一部に設けられた第１導電形の第２ウェルと、前記第２ウェル上の一部に設けられ、前記第１ウェルから離隔した第２導電形のソース層と、前記第２ウェル上の他の一部に設けられた第１導電形のバックゲート層と、前記第１ウェル上の他の一部に設けられた第２導電形のドレイン層と、前記第２ウェルにおける前記第１ウェルと前記ソース層との間の部分の直上域に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース層及び前記バックゲート層に接続されたソース電極と、前記ドレイン層に接続されたドレイン電極と、前記半導体基板に接続された基板電極と、を備える。前記第２半導体層と前記第２ウェルとは、前記第１ウェルによって相互に離隔されている。
実施形態に係る半導体装置は、第１導電形の半導体基板と、前記半導体基板上に設けられた第２導電形の第１半導体層と、前記第１半導体層上に設けられた第１導電形の第２半導体層と、前記第２半導体層上に設けられた第２導電形の第３半導体層と、前記第２半導体層上に設けられた第２導電形の第１ウェルと、前記第３半導体層上に設けられた第１導電形の第２ウェルと、前記第２ウェル上の一部に設けられ、前記第１ウェルから離隔した第２導電形のソース層と、前記第２ウェル上の他の一部に設けられた第１導電形のバックゲート層と、前記第１ウェル上に設けられた第２導電形のドレイン層と、前記第２ウェルにおける前記第１ウェルと前記ソース層との間の部分の直上域に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース層及び前記バックゲート層に接続されたソース電極と、前記ドレイン層に接続されたドレイン電極と、前記半導体基板に接続された基板電極と、を備える。前記第２半導体層と前記第２ウェルとは、前記第３半導体層によって相互に離隔されている。
第１の実施形態に係る半導体装置を例示する断面図である。 第１の実施形態に係る半導体装置が組み込まれるＨスイッチを例示する回路図である。 （ａ）は、第１の実施形態に係る半導体装置の動作を例示する模式的断面図であり、（ｂ）は（ａ）の等価回路図である。 比較例に係る半導体装置を例示する断面図である。 （ａ）は、比較例に係る半導体装置の動作を例示する模式的断面図であり、（ｂ）は（ａ）の等価回路図である。 第２の実施形態に係る半導体装置を例示する断面図である。 第３の実施形態に係る半導体装置を例示する断面図である。 第４の実施形態に係る半導体装置を例示する断面図である。 第５の実施形態に係る半導体装置を例示する断面図である。 第６の実施形態に係る半導体装置を例示する断面図である。 第７の実施形態に係る半導体装置を例示する断面図である。 （ａ）及び（ｂ）は、半導体装置内に形成される不純物濃度分布のシミュレーション結果を例示する図であり、（ａ）は実施例を示し、（ｂ）は比較例を示す。 横軸にｐ形基板に対するドレイン層の電位をとり、縦軸にｐ形基板からドレイン層に流れる電流の大きさをとって、Ｉ−Ｖ特性のシミュレーション結果を例示するグラフ図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図である。
図１に示すように、本実施形態に係る半導体装置１においては、ｐ形基板１０が設けられている。ｐ形基板１０上には、ｎ形埋込層１１、ｐ形リサーフ層１２及びｎ形ウェル１３が下層側からこの順に設けられている。ｎ形ウェル１３上の一部には、ｐ形ウェル１４が設けられている。ｐ形リサーフ層１２とｐ形ウェル１４とは、ｎ形ウェル１３によって相互に離隔されている。ｐ形ウェル１４上の一部には、ｎ＋形のソース層１５が設けられている。ソース層１５は、ｐ形ウェル１４によってｎ形ウェル１３から離隔されている。ｐ形ウェル１４上の他の一部には、ｐ＋形のバックゲート層１６が設けられている。ソース層１５及びバックゲート層１６は共にｐ形ウェル１４に接し、相互に接している。ｎ形ウェル１３上の他の一部には、ｎ＋形のドレイン層１７が設けられている。ドレイン層１７は、ｎ形ウェル１３に接している。
ｐ形基板１０、ｎ形埋込層１１、ｐ形リサーフ層１２、ｎ形ウェル１３、ｐ形ウェル１４、ソース層１５、バックゲート層１６及びドレイン層１７は、例えば、単結晶のシリコンからなる半導体部分２０の一部である。ソース層１５及びドレイン層１７の実効的な不純物濃度は、ｎ形ウェル１３の実効的な不純物濃度よりも高い。また、バックゲート層１６の実効的な不純物濃度は、ｐ形ウェル１４の実効的な不純物濃度よりも高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
ｎ形ウェル１３上におけるｐ形ウェル１４とドレイン層１７との間に領域には、例えばシリコン酸化物（ＳｉＯ２）からなるＳＴＩ（Shallow Trench Isolation：浅溝素子分離絶縁体）２１が設けられている。ＳＴＩ２１は、半導体部分２０の上層部分に進入している。また、半導体部分２０上であって、ｐ形ウェル１４におけるｎ形ウェル１３とソース層１５との間の部分の直上域から、ｎ形ウェル１３におけるＳＴＩ２１とｐ形ウェル１４との間の部分の直上域を通過して、ＳＴＩ２１におけるｐ形ウェル１４側の部分の直上域に至る領域には、例えばシリコン酸化物からなるゲート絶縁膜２２が設けられている。ゲート絶縁膜２２上には、例えば、不純物が導入されたポリシリコンからなるゲート電極Ｇが設けられている。ゲート電極Ｇは、例えばシリコン酸化物からなる層間絶縁膜２３によって覆われている。
半導体部分２０上にはソース電極Ｓ及びドレイン電極Ｄが設けられており、ソース電極Ｓはソース層１５及びバックゲート層１６はソース電極Ｓに接続されており、ドレイン電極Ｄはドレイン層１７に接続されている。また、半導体装置１には基板電極Ｓｕｂ（図３（ａ）参照）が設けられており、ｐ形基板１０に接続されている。
ｎ形ウェル１３、ｐ形ウェル１４、ソース層１５、バックゲート層１６、ドレイン層１７、ＳＴＩ２１、ゲート絶縁膜２２及びゲート電極Ｇにより、ｎチャネル形の横型ＤＭＯＳ（Double-Diffused MOSFET：二重拡散ＭＯＳＦＥＴ）３０が構成される。半導体部分２０における横型ＤＭＯＳ３０が形成された領域は、半導体部分２０の上面側から形成されたＤＴＩ（Deep Trench Isolation：深溝素子分離絶縁体）２９（図１２（ａ）参照）によって区画されている。
なお、ｐ形リサーフ層１２は、ソース・ドレイン間の電界を緩和し、横型ＤＭＯＳ３０の耐圧を向上させるために設けられている。ｐ形リサーフ層１２の厚さは、ソース電極Ｓ、ドレイン電極Ｄ及び基板電極Ｓｕｂのいずれにも電位が印加されていない状態において、ｎ形埋込層１１とｐ形リサーフ層１２とのｐｎ界面を起点として発生する空乏層と、ｐ形リサーフ層１２とｎ形ウェル１３とのｐｎ界面を起点として発生する空乏層とが接触しないような厚さである。
次に、本実施形態に係る半導体装置の動作について説明する。
図２は、本実施形態に係る半導体装置が組み込まれるＨスイッチを例示する回路図であり、
図３（ａ）は、本実施形態に係る半導体装置の動作を例示する模式的断面図であり、（ｂ）は（ａ）の等価回路図である。
図２に示すように、本実施形態に係る半導体装置１に形成された横型ＤＭＯＳ３０（図１参照）は、例えば、モータドライバのＨスイッチ１００のスイッチング素子３０ａ〜３０ｄとして用いられる。Ｈスイッチ１００は、モータＭに対して、正相及び逆相の電流を交互に供給する回路であり、正極の電源電位ＶＤＤとモータＭとの間にスイッチング素子３０ａ及び３０ｂが並列に接続され、モータＭと接地電位ＧＮＤとの間にスイッチング素子３０ｃ及び３０ｄが並列に接続されている。スイッチング素子３０ａ〜３０ｄは、例えば、同一の半導体装置１に形成された４つの横型ＤＭＯＳ３０であってもよい。各横型ＤＭＯＳ３０においては、ドレイン電極Ｄが電源電位ＶＤＤ側に接続され、ソース電極Ｓが接地電位ＧＮＤ側に接続される。また、ｐ形基板１０は基板電極Ｓｕｂ（図３（ａ）参照）を介して接地電位ＧＮＤに接続される。更に、ゲート電極Ｇには制御電位が入力される。
Ｈスイッチ１００において、スイッチング素子３０ａ及び３０ｄをオン状態とし、スイッチング素子３０ｂ及び３０ｃをオフ状態とすることにより、（電源電位ＶＤＤ→スイッチング素子３１ａ→モータＭ→スイッチング素子３０ｄ→接地電位ＣＮＤ）の経路で電流Ｉ１が流れる。これにより、モータＭに正相の電流が供給される。一方、スイッチング素子３０ｂ及び３０ｃをオン状態とし、スイッチング素子３０ａ及び３０ｄをオフ状態とすることにより、（電源電位ＶＤＤ→スイッチング素子３１ｂ→モータＭ→スイッチング素子３０ｃ→接地電位ＣＮＤ）の経路で電流Ｉ２が流れる。これにより、モータＭに逆相の電流が供給される。そして、電流Ｉ１を遮断した直後であって、スイッチング素子３０ａ〜３０ｄが全てオフ状態となった期間には、モータＭのインダクタンスにより、回生電流Ｉ３が流れる。回生電流Ｉ３は、モータＭに電流Ｉ１と同じ向きの電流を流すように発生するため、スイッチング素子３０ｂ及び３０ｃにおいて、ソースからドレインに向けて流れる。電流Ｉ２を遮断した直後についても同様である。
図３（ａ）に示すように、半導体装置１においては、ｐ形ウェル１４とｎ形ウェル１３とのｐｎ界面に寄生ダイオードＤｉが形成される。また、ｎ形埋込層１１、ｐ形リサーフ層１２及びｎ形ウェル１３により、寄生ｎｐｎトランジスタＴ１が形成される。更に、ｐ形基板１０、ｎ形埋込層１１及びｐ形リサーフ層１２により、寄生ｐｎｐトランジスタＴ２が形成される。更にまた、ｎ形ウェル１３におけるｐ形リサーフ層１２とｐ形ウェル１４との間に配置された部分により、寄生抵抗Ｒが形成される。
これにより、ソース電極Ｓ、ドレイン電極Ｄ及び基板電極Ｓｕｂの相互間に、等価回路Ｃが形成される。等価回路Ｃにおいては、寄生ダイオードＤｉのアノードがソース電極Ｓに接続され、カソードがドレイン電極Ｄに接続される。また、寄生ｎｐｎトランジスタＴ１のベース及び寄生ｐｎｐトランジスタＴ２のコレクタとソース電極Ｓとの間に寄生抵抗Ｒが介在し、寄生ｎｐｎトランジスタＴ１のエミッタがドレイン電極Ｄに接続され、寄生ｎｐｎトランジスタＴ１のコレクタが寄生ｐｎｐトランジスタＴ２のベースに接続され、寄生ｐｎｐトランジスタＴ２のエミッタが基板電極Ｓｕｂに接続される。
そして、図３（ｂ）に示すように、電流Ｉ１を遮断した直後には、モータＭのインダクタンスにより、ドレイン電極Ｄの電位がソース電極Ｓ及び基板電極Ｓｕｂに対して負極となる。例えば、電源電位ＶＤＤが＋４０Ｖ（ボルト）であり、ソース電極Ｓ及び基板電極Ｓｕｂの電位が接地電位ＧＮＤ（０Ｖ）であるとすると、電流Ｉ１の遮断直後には、ドレイン電極Ｄの電位は例えば−１．２Ｖとなる。これにより、寄生ダイオードＤｉに順方向バイアスが印加され、（ソース電極Ｓ→バックゲート層１６→ｐ形ウェル１４→ｎ形ウェル１３→ドレイン層１７→ドレイン電極Ｄ）の経路で電流Ｉ３１が流れる。
このとき、仮に、ｐ形ウェル１４とｐ形リサーフ層１２との間に寄生抵抗Ｒ（ｎ形ウェル１３）が介在していなければ、電流Ｉ３２がｐ形ウェル１４から寄生ｎｐｎトランジスタＴ１のベース（ｐ形リサーフ層１２）に流れ込む。この電流Ｉ３２がトリガー電流となり、寄生ｎｐｎトランジスタＴ１がオン状態となり、寄生ｎｐｎトランジスタＴ１のコレクタ（ｎ形埋込層１１）からエミッタ（ｎ形ウェル１３）に向けて電流が流れる。この結果、寄生ｐｎｐトランジスタＴ２のベースであるｎ形埋込層１１の電位が下がり、寄生ｐｎｐトランジスタＴ２がオン状態となる。これにより、寄生ｐｎｐトランジスタＴ２及び寄生ｎｐｎトランジスタＴ１を介して、（基板電極Ｓｕｂ→ｐ形基板１０→ｎ形埋込層１１→ｐ形リサーフ層１２→ｎ形ウェル１３→ドレイン層１７→ドレイン電極Ｄ）の経路で寄生電流Ｉ３３が流れる。この結果、ｐ形基板１０の電位が変動し、ｐ形基板１０上に形成された他の素子の動作に影響を及ぼしてしまう。
しかしながら、本実施形態においては、ｐ形ウェル１４とｐ形リサーフ層１２とがｎ形ウェル１３によって分離されているため、ｐ形ウェル１４とｐ形リサーフ層１２との間に寄生抵抗Ｒが存在する。このため、トリガー電流Ｉ３２が流れにくく、寄生ｎｐｎトランジスタＴ１及び寄生ｐｎｐトランジスタＴ２がオン状態となりにくく、寄生電流Ｉ３３が流れにくい。この結果、ｐ形基板１０の電位の変動を抑制することができる。
次に、比較例について説明する。
図４は、本比較例に係る半導体装置を例示する断面図であり、
図５（ａ）は、本比較例に係る半導体装置の動作を例示する模式的断面図であり、（ｂ）は（ａ）の等価回路図である。
図４に示すように、本比較例に係る半導体装置１０１においては、ｐ形ウェル１４がｐ形リサーフ層１２に接している。このため、図５（ａ）に示すように、ｐ形ウェル１４及びｐ形リサーフ層１２との間に寄生抵抗Ｒ（図３（ａ）参照）が形成されない。従って、図５（ｂ）に示すように、ドレイン電極Ｄの電位がソース電極Ｓ及び基板電極Ｓｕｂの電位に対して負になると、寄生ダイオードＤｉを介して電流Ｉ３１が流れると共に、ソース電極Ｓから寄生ｎｐｎトランジスタＴ１のベース（ｐ形リサーフ層１２）に向けてトリガー電流Ｉ３２が流れやすくなる。これにより、寄生ｎｐｎトランジスタＴ１がオン状態となり、ｎ形埋込層１１の電位が低下し、寄生ｐｎｐトランジスタＴ２がオン状態になり、寄生電流Ｉ３３が流れやすくなる。この結果、ｐ形基板１０の電位が変動しやすくなり、他の素子の動作に及ぼす影響が大きくなる。従って、他の素子の誤動作を誘発する可能性が高くなる。
次に、第２の実施形態について説明する。
図６は、本実施形態に係る半導体装置を例示する断面図である。
図６に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ｎ形ウェル１３上にｎ形ドリフト層４１が設けられている点が異なっている。半導体装置２においては、ドレイン層１７はｎ形ドリフト層４１上に設けられており、ｎ形ウェル１３ではなく、ｎ形ドリフト層４１に接している。また、ｎ形ドリフト層４１はｐ形ウェル１４に接している。ｎ形ドリフト層４１の実効的な不純物濃度は、ｎ形ウェル１３の実効的な不純物濃度よりも高く、ドレイン層１７の実効的な不純物濃度よりも低い。
本実施形態によれば、ソース層１５とドレイン層１７との間に、ｎ形ウェル１３よりも実効的な不純物濃度が高いｎ形ドリフト層４１を設けることにより、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ソース・ドレイン間のオン抵抗を低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、第３の実施形態について説明する。
図７は、本実施形態に係る半導体装置を例示する断面図である。
図７に示すように、本実施形態に係る半導体装置３は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ｎ形ウェル１３上にｎ形ウェル４２が設けられている点が異なっている。半導体装置３において、ドレイン層１７はｎ形ウェル４２上に設けられており、ｎ形ウェル４２に接している。また、ｎ形ウェル４２はｐ形ウェル１４から離隔しており、ｎ形ウェル４２とｐ形ウェル１４との間には、ｎ形ウェル１３の一部が介在している。ｎ形ウェル４２の実効的な不純物濃度は、ｎ形ウェル１３の実効的な不純物濃度よりも高く、ドレイン層１７の実効的な不純物濃度よりも低い。
本実施形態によれば、ソース層１５とドレイン層１７との間に、ｎ形ウェル１３よりも実効的な不純物濃度が高いｎ形ウェル４２を設けることにより、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ソース・ドレイン間のオン抵抗を低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、第４の実施形態について説明する。
図８は、本実施形態に係る半導体装置を例示する断面図である。
図８に示すように、本実施形態は、前述の第２の実施形態と第３の実施形態を組み合わせた例である。すなわち、本実施形態に係る半導体装置４においては、ｎ形ウェル１３上にｎ形ドリフト層４１及びｎ形ウェル４２が設けられている。ｎ形ドリフト層４１はｎ形ウェル４２とｐ形ウェル１４との間に配置されており、ｎ形ウェル４２及びｐ形ウェル１４に接している。一方、ｎ形ウェル４２はｎ形ドリフト層４１によってｐ形ウェル１４から離隔されている。ドレイン層１７はｎ形ウェル４２上に設けられており、ｎ形ウェル４２に接している。ｎ形ドリフト層４１の実効的な不純物濃度は、ｎ形ウェル１３の実効的な不純物濃度よりも高く、ｎ形ウェル４２の実効的な不純物濃度は、ｎ形ドリフト層４１の実効的な不純物濃度よりも高く、ドレイン層１７の実効的な不純物濃度は、ｎ形ウェル４２の実効的な不純物濃度よりも高い。
本実施形態によれば、ソース層１５とドレイン層１７との間に、ｎ形ドリフト層４１及びｎ形ウェル４２を設けることにより、ソース・ドレイン間のオン抵抗を低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、第５の実施形態について説明する。
図９は、本実施形態に係る半導体装置を例示する断面図である。
図９に示すように、本実施形態に係る半導体装置５は、前述の第１の実施形態に係る半導体装置１（図１参照）と比較して、ｐ形リサーフ層１２とｐ形ウェル１４との間にｎ形埋込層４３が設けられており、ｐ形リサーフ層１２とｐ形ウェル１４とは、ｎ形ウェル１４の一部ではなく、ｎ形埋込層４３によって相互に離隔されている点が異なっている。ｎ形ウェル１３は、ｐ形リサーフ層１２及びドレイン層１７に接している。
ｎ形埋込層４３は、イオン注入法によってドナーとなる不純物を半導体部分２０の上面側から注入することにより、形成することができる。このため、ｎ形埋込層４３の形成深さ及び不純物濃度をｎ形ウェル１３から独立して制御することができる。すなわち、ｎ形ウェル１３の形成深さ及び不純物濃度は、横型ＤＭＯＳ３０に要求される特性に基づいて決定することができ、ｎ形埋込層４３の形成深さ及び不純物濃度は、要求される寄生抵抗Ｒの高さに基づいて決定することができる。この結果、寄生抵抗Ｒの高さを自在に制御することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、第６の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を例示する断面図である。
図１０に示すように、本実施形態に係る半導体装置６は、前述の第５の実施形態に係る半導体装置５（図９参照）と比較して、ｎ形埋込層４３がｐ形リサーフ層１２とｎ形ウェル１３との間にも配置されている点が異なっている。すなわち、ｎ形ウェル１３はｎ形埋込層４３上に配置されており、ドレイン層１７はｎ形ウェル１３に接している。
これにより、ｎ形埋込層４３の不純物濃度を適切に制御すれば、ｐ形ウェル１４とｐ形リサーフ層１２との間の寄生抵抗Ｒ（図３（ｂ）参照）をより高くすることができ、寄生電流Ｉ３３（図３（ｂ）参照）をより一層低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第５の実施形態と同様である。
次に、第７の実施形態について説明する。
図１１は、本実施形態に係る半導体装置を例示する断面図である。
図１１に示すように、本実施形態に係る半導体装置７は、前述の第６の実施形態に係る半導体装置６（図１０参照）と比較して、ｎ形埋込層４３上の一部にｎ形ウェル４２が設けられている点が異なっている。ｎ形ウェル４２の実効的な不純物濃度は、ｎ形ウェル１３の実効的な不純物濃度よりも高い。ｎ形ウェル４２はｎ形ウェル１３によってｐ形ウェル１４から離隔されており、ドレイン層１７はｎ形ウェル４２上に配置されており、ｎ形ウェル４２に接している。
本実施形態によれば、ソース層１５とドレイン層１７との間に、ｎ形ウェル１３よりも実効的な不純物濃度が高いｎ形ウェル４２を設けることにより、前述の第６の実施形態に係る半導体装置６（図１０参照）と比較して、ソース・ドレイン間のオン抵抗を低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第６の実施形態と同様である。
次に、試験例について説明する。
図１２（ａ）及び（ｂ）は、半導体装置内に形成される不純物濃度分布のシミュレーション結果を例示する図であり、（ａ）は実施例を示し、（ｂ）は比較例を示し、
図１３は、横軸にｐ形基板に対するドレイン層の電位をとり、縦軸にｐ形基板からドレイン層に流れる電流の大きさをとって、Ｉ−Ｖ特性のシミュレーション結果を例示するグラフ図である。
図１２（ａ）及び（ｂ）に示すように、本試験例においては、コンピュータシミュレーションにより、実施例及び比較例に係る半導体装置をイオン注入法等によって製造したときの不純物濃度分布を算出した。実施例に係る半導体装置は、前述の第１の実施形態に係る半導体装置１（図１参照）と同様な構成の装置とし、比較例に係る半導体装置は、前述の比較例に係る半導体装置１０１（図４参照）と同様な構成の装置とした。そして、これらの半導体装置に流れる寄生電流Ｉ３３（図３（ｂ）及び図５（ｂ）参照）の大きさを算出した。
図１３に示すように、ｐ形基板１０の電位に対するドレイン層１７の電位を−１．２Ｖとしたとき、実施例に係る半導体装置に流れる寄生電流Ｉ３３の大きさは８．４６×１０−５Ａ（アンペア）であり、比較例に係る半導体装置に流れる寄生電流Ｉ３３の大きさは８．９４×１０−５Ａであった。従って、実施例においては、比較例に対して、ｐ形基板１０からドレイン層１７に流れる寄生電流Ｉ３３の大きさを、約５．３％低減することができた。
なお、前述の各実施形態においては、半導体装置がモータドライバのＨスイッチのスイッチング素子を構成する例を示したが、これには限定されない。前述の各実施形態に係る半導体装置は、例えば、アナログパワー集積回路における高耐圧の出力回路に好適に適用することができる。
以上説明した実施形態によれば、半導体基板に流れる寄生電流が抑制される半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、３、４、５、６、７：半導体装置、１０：ｐ形基板、１１：ｎ形埋込層、１２：ｐ形リサーフ層、１３：ｎ形ウェル、１４：ｐ形ウェル、１５：ソース層、１６：バックゲート層、１７：ドレイン層、２０：半導体部分、２１：ＳＴＩ、２２：ゲート絶縁膜、２３：層間絶縁膜、２９：ＤＴＩ、３０：横型ＤＭＯＳ、３０ａ、３０ｂ、３０ｃ、３０ｄ：スイッチング素子、４１：ｎ形ドリフト層、４２：ｎ形ウェル、４３：ｎ形埋込層、１００：Ｈスイッチ、１０１：半導体装置、Ｃ：等価回路、Ｄ：ドレイン電極、Ｄｉ：寄生ダイオード、Ｇ：ゲート電極、Ｉ１、Ｉ２、Ｉ３、Ｉ３１、Ｉ３２、Ｉ３３：電流、Ｍ：モータ、Ｓ：ソース電極、Ｓｕｂ：基板電極、Ｔ１：寄生ｎｐｎトランジスタ、Ｔ２：寄生ｐｎｐトランジスタ

Claims (11)

  1. ｐ形の半導体基板と、
    前記半導体基板上に設けられたｎ形の第１半導体層と、
    前記第１半導体層上に設けられたｐ形の第２半導体層と、
    前記第２半導体層上に設けられたｎ形の第１ウェルと、
    前記第１ウェル上の一部に設けられたｐ形の第２ウェルと、
    前記第２ウェル上の一部に設けられ、前記第１ウェルから離隔したｎ形のソース層と、
    前記第２ウェル上の他の一部に設けられたｐ形のバックゲート層と、
    前記第１ウェル上の他の一部に設けられ、前記第１ウェルに接したｎ形のドレイン層と、
    前記第２ウェルにおける前記第１ウェルと前記ソース層との間の部分の直上域に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ソース層及び前記バックゲート層に接続されたソース電極と、
    前記ドレイン層に接続されたドレイン電極と、
    前記半導体基板に接続された基板電極と、
    を備え、
    前記第２半導体層と前記第２ウェルとは、前記第１ウェルによって相互に離隔されており、
    モータドライバのＨスイッチのスイッチング素子を構成する半導体装置。
  2. 第１導電形の半導体基板と、
    前記半導体基板上に設けられた第２導電形の第１半導体層と、
    前記第１半導体層上に設けられた第１導電形の第２半導体層と、
    前記第２半導体層上に設けられた第２導電形の第１ウェルと、
    前記第１ウェル上の一部に設けられた第１導電形の第２ウェルと、
    前記第２ウェル上の一部に設けられ、前記第１ウェルから離隔した第２導電形のソース層と、
    前記第２ウェル上の他の一部に設けられた第１導電形のバックゲート層と、
    前記第１ウェル上の他の一部に設けられた第２導電形のドレイン層と、
    前記第２ウェルにおける前記第１ウェルと前記ソース層との間の部分の直上域に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ソース層及び前記バックゲート層に接続されたソース電極と、
    前記ドレイン層に接続されたドレイン電極と、
    前記半導体基板に接続された基板電極と、
    を備え、
    前記第２半導体層と前記第２ウェルとは、前記第１ウェルによって相互に離隔されている半導体装置。
  3. 前記ドレイン層は、前記第１ウェルに接している請求項２記載の半導体装置。
  4. 前記第１ウェル上に設けられ、前記第２ウェルに接し、第２導電形であり、実効的な不純物濃度が前記第１ウェルの実効的な不純物濃度よりも高いドリフト層をさらに備え、
    前記ドレイン層は、前記ドリフト層上に配置されており、前記ドリフト層に接している請求項２記載の半導体装置。
  5. 前記第１ウェル上に設けられ、前記第２ウェルから離隔し、第２導電形であり、実効的な不純物濃度が前記第１ウェルの実効的な不純物濃度よりも高い第３ウェルをさらに備え、
    前記ドレイン層は、前記第３ウェル上に配置されており、前記第３ウェルに接している請求項２記載の半導体装置。
  6. 前記第１ウェル上に設けられ、第２導電形であり、実効的な不純物濃度が前記第１ウェルの実効的な不純物濃度よりも高いドリフト層と、
    前記第１ウェル上に設けられ、第２導電形であり、実効的な不純物濃度が前記ドリフト層の実効的な不純物濃度よりも高い第３ウェルと、
    をさらに備え、
    前記第３ウェルは前記ドリフト層に接し、前記ドリフト層により前記第２ウェルから離隔されており、
    前記ドレイン層は、前記第３ウェル上に配置されており、前記第３ウェルに接している請求項２記載の半導体装置。
  7. 第１導電形の半導体基板と、
    前記半導体基板上に設けられた第２導電形の第１半導体層と、
    前記第１半導体層上に設けられた第１導電形の第２半導体層と、
    前記第２半導体層上に設けられた第２導電形の第３半導体層と、
    前記第２半導体層上に設けられた第２導電形の第１ウェルと、
    前記第３半導体層上に設けられた第１導電形の第２ウェルと、
    前記第２ウェル上の一部に設けられ、前記第１ウェルから離隔した第２導電形のソース層と、
    前記第２ウェル上の他の一部に設けられた第１導電形のバックゲート層と、
    前記第１ウェル上に設けられた第２導電形のドレイン層と、
    前記第２ウェルにおける前記第１ウェルと前記ソース層との間の部分の直上域に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ソース層及び前記バックゲート層に接続されたソース電極と、
    前記ドレイン層に接続されたドレイン電極と、
    前記半導体基板に接続された基板電極と、
    を備え、
    前記第２半導体層と前記第２ウェルとは、前記第３半導体層によって相互に離隔されている半導体装置。
  8. 前記第１ウェルは前記ドレイン層及び前記第２半導体層に接している請求項７記載の半導体装置。
  9. 前記第１ウェルは前記第３半導体層上に配置されており、前記ドレイン層は前記第１ウェルに接している請求項７記載の半導体装置。
  10. 前記第３半導体層上の一部に設けられ、第２導電形であり、実効的な不純物濃度が前記第１ウェルの実効的な不純物濃度よりも高い第３ウェルをさらに備え、
    前記第１ウェルは前記第３半導体層上であって、前記第２ウェルと前記第３ウェルとの間に配置されており、
    前記ドレイン層は前記第３ウェルに接している請求項７記載の半導体装置。
  11. モータドライバのＨスイッチのスイッチング素子を構成する請求項２〜１０のいずれか１つに記載の半導体装置。
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