JP2012054850A - アイソレータ - Google Patents

Abstract

【課題】簡単な構造からなり、低背化、低コスト化を達成できるアイソレータを得る。
【解決手段】フェライト１０と、フェライト１０に配置された、開口Ｐ１，Ｐ２，Ｐ３を有する接合導体１５と、フェライト１０に直流磁界を印加する永久磁石と、第１開口Ｐ１と第２開口Ｐ２との間に設けた抵抗Ｒと、を備えたアイソレータ。第１開口Ｐ１と第２開口Ｐ２の間に配置された主線路は共振することがなく、主線路から分岐した副線路の端部を第３開口Ｐ３とし、副線路からの反射波が接合導体１５の交点で９０°位相がずれるように調整されている。第１開口Ｐ１から高周波信号が入力されると、第１及び第２開口Ｐ１，Ｐ２間の位相差が小さく抑えられ、抵抗Ｒにはほとんど電流が流れず、高周波信号はそのまま第２開口Ｐ２へ伝送される。第２開口Ｐ２から高周波信号が入力されると、位相差が大きくなって抵抗Ｒに電流が流れ、高周波信号が吸収される。
【選択図】図４

Description

本発明は、アイソレータ、特に、マイクロ波帯などで使用されるアイソレータに関する。

一般に、アイソレータは信号を特定方向にのみ伝送し、逆方向には伝送しない特性を有し、携帯電話などの移動体通信機器の送信回路部に搭載されている。この種の２端子型アイソレータとして基本的な構成が特許文献１に記載されている。フェライト上に第１中心電極及び第２中心電極を所定の角度で交差させ、かつ、互いに絶縁状態で配置し、フェライトに永久磁石から直流磁界を印加するようにしたものである。

しかしながら、前記２端子型アイソレータにあっては、フェライト上に中心電極を絶縁層を介して２層に配置するため（計３層）、重層構造となって複雑であり、製造コストが上昇し、かつ、低背化が困難であるという問題点を有している。

特開昭５８−３４０２号公報

そこで、本発明の目的は、簡単な構造からなり、低背化、低コスト化を達成できる２端子型のアイソレータを提供することにある。

本発明の一形態であるアイソレータは、
フェライトと、
前記フェライトに配置された、第１開口、第２開口及び第３開口を有する接合導体と、
前記フェライトに直流磁界を印加する永久磁石と、
を備え、
前記接合導体は、第１開口と第２開口との間に配置された主線路と、該主線路から分岐して第３開口に至る副線路とからなり、
抵抗素子が第１開口と第２開口との間に前記主線路に対して並列に接続され、
第３開口はグランドに接続されていること、
を特徴とする。

前記アイソレータにおいて、フェライトの内部には、第１開口又は第２開口からの入力波と第３開口からの反射波で合成された波が形成される。反射波が導体のインダクタンス値やフェライトの動作磁界などにより、入射波に対して９０°の位相差を付けられることにより、フェライトの内部に正及び負の円偏波が形成される。正の円偏波が生じるとフェライトの磁気共鳴点付近では大きな透磁率となり、通過位相が大きくなって第１及び第２開口間で電位差が生じ、並列に接続されている抵抗に電流が流れ、高周波信号が吸収される。負の円偏波が生じると透磁率は略１に等しく、第１及び第２開口間の位相差が小さく抑えられ、抵抗にはほとんど電流が流れず、高周波信号はそのまま通過する。また、接合導体は、主線路と該主線路から分岐した副線路から構成され、主線路及び副線路の一部をフェライト上に１層で形成するだけで済み、接合導体を簡略化できる。

本発明によれば、主線路及び副線路の一部をフェライト上に１層に形成するだけで済み、複数層にわたって形成する必要がなく、低背化、低コスト化を達成できる。

第１実施例であるアイソレータを示す斜視図である。 第１実施例であるアイソレータを示す分解斜視図である。 第１実施例であるアイソレータのフェライトを示し、（Ａ）は表面図、（Ｂ）は裏面図である。 第１実施例であるアイソレータの回路を示し、（Ａ）は接合導体を含む回路図、（Ｂ）は等価回路図である。 第１実施例であるアイソレータの特性を示すグラフである。 第２実施例であるアイソレータを示す斜視図である。 第２実施例であるアイソレータを示す分解斜視図である。 第２実施例であるアイソレータの等価回路図である。 第２実施例であるアイソレータの特性を示すグラフである。

以下、本発明に係る磁気共鳴型アイソレータの実施例について添付図面を参照して説明する。なお、各図において、共通する部品、部分には同じ符号を付し、重複する説明は省略する。また、各図において斜線を付した部分は導電体であることを示している。

（第１実施例、図１〜図５参照）
第１実施例であるアイソレータ１Ａは、図１及び図２に示すように、フェライト１０と、フェライト１０の第１主面１１に配置された逆Ｔ字形状をなす三つの開口Ｐ１，Ｐ２，Ｐ３を有する接合導体１５と、フェライト１０に直流磁界を印加する永久磁石２０と、抵抗Ｒと、入出力のインピーダンス整合素子として機能するコンデンサＣ１，Ｃ２と、実装用基板３０と、を備えている。

接合導体１５は、導電性金属による蒸着などで形成された薄膜あるいは導電性ペーストの塗布・焼付けにて形成された厚膜である。図３に示すように、接合導体の三つの開口Ｐ１，Ｐ２，Ｐ３のうち、直線状に対向する第１開口Ｐ１と第２開口Ｐ２との間に配置された主線路は１／４波長以下の共振しない線路長とされている。第１主面１１上で接合導体１５の主線路から分岐した副線路は、第２主面１２に主線路と直交する方向に延在されて対向導体１７とされ、対向導体１７の端部が第３開口Ｐ３とされている。ここで、主線路とは第１及び第２開口Ｐ１，Ｐ２間の導体を意味し、副線路とは主線路の中央部分から分岐して第３開口Ｐ３へ至る導体を意味する。

実装用基板３０には、入力端子電極３１、出力端子電極３２、グランド端子電極３３がそれぞれ形成されている。フェライト１０と永久磁石２０は同じ面積であり、フェライト１０は第１主面１１上に永久磁石２０が貼着された状態で実装用基板３０上に搭載される。このとき、主線路の一端（第１開口Ｐ１）は入力端子電極３１に接続され、他端（第２開口Ｐ２）は出力端子電極３２に接続され、副線路の端部（第３開口Ｐ３）はグランド端子電極３３に接続される。抵抗Ｒは一端が入力端子電極３１に接続され、他端が出力端子電極３２に接続される。即ち、抵抗Ｒは第１開口Ｐ１と第２開口Ｐ２との間に主線路に対して並列に接続される。抵抗Ｒの接続箇所は、入力端子電極３１の端部３１ａ及び出力端子電極３２の端部３２ａである。コンデンサＣ１は一端が入力端子電極３１に接続され、他端がグランド端子電極３３に接続される。コンデンサＣ２は一端が出力端子電極３２に接続され、他端がグランド端子電極３３に接続される。

等価回路は図４（Ｂ）に示すとおりであり、主線路はインダクタＬ１，Ｌ２を形成しており、副線路はインダクタＬ３を形成している。以上の構成からなるアイソレータ１Ａにおいて、グランドに接続されている副線路からの反射波が第１開口Ｐ１又は第２開口Ｐ２からの入射波に対して接合導体１５の交点で９０°位相がずれるように調整されている。詳しくは、第１開口Ｐ１からの入射波は、副線路からの反射波によって交点に負の円偏波が生じるので透磁率は略１に等しく、第１及び第２開口Ｐ１，Ｐ２間の位相差が小さく抑えられ、抵抗Ｒにほとんど電流が流れず、入射波は第２開口Ｐ２に伝送される。一方、第２開口Ｐ２からの入射波は、副線路からの反射波によって交点に正の円偏波が生じ、磁気共鳴点近傍で大きな透磁率となり、第１及び第２開口Ｐ１，Ｐ２間の位相差が大きくなるので抵抗Ｒに電流が流れて吸収される。さらに、この入力波はフェライト１０が磁気共鳴することによっても吸収される。

第１実施例であるアイソレータ１Ａの入力リターンロスを図５（Ａ）に示し、アイソレーションを図５（Ｂ）に示し、挿入損失を図５（Ｃ）に示し、出力リターンロスを図５（Ｄ）に示す。コンデンサＣ１，Ｃ２の容量はそれぞれ２．５ｐＦ、抵抗Ｒは１５Ωである。入出力端のインピーダンスは１０Ωであり、電気特性は１０Ωで正規化されている。１９２０〜１９８０ＭＨｚで挿入損失が０．９２ｄＢ、アイソレーションが１５．５ｄＢである。

また、主線路が共振することはないので、主線路を１／４波長以下に短くすることができ、第１実施例において、フェライト１０のサイズは縦横が０．６ｍｍ、厚さが０．２ｍｍ、線路幅は０．２ｍｍ、飽和磁化は１００ｍＴである。このように、フェライト１０が従来よりも非常に小さなサイズであること、及び、接合導体１５がフェライト１０の第１主面１１さらに第２主面１２に１層で形成されていることと相俟って、安価、小型、低背で低インピーダンスのアイソレータが得られる。

特に、本第１実施例においてはアイソレーションが広帯域である。また、第１及び第２開口Ｐ１，Ｐ２間の主線路と直交する方向に延在する対向導体１７が配置されているため、対向導体１７によって高周波磁界がフェライト１０に閉じ込められて磁束の漏れが小さくなり、挿入損失特性、アイソレーション特性が向上する。なお、対向導体１７は必ずしも必要ではない。

このアイソレータ１Ａは、例えば、移動体通信機器の送信回路モジュールに組み込まれる。実装用基板３０は送信回路モジュールにおけるパワーアンプを搭載するためのプリント配線基板であってもよい。この場合、接合導体１５を備えかつ永久磁石２０を貼着したフェライト１０が送信モジュールの組立て工程に供給されることになる。この点は以下に示す第２実施例でも同様である。

（第２実施例、図６〜図９参照）
第２実施例であるアイソレータ１Ｂは、前記第１実施例に対して、コンデンサＣ３を第１開口Ｐ１と第２開口Ｐ２との間に、かつ、主線路及び抵抗Ｒに対して並列に接続したものである。コンデンサＣ３は、図７に示す入力端子電極３１と出力端子電極３２に接続される。他の構成は第１実施例と同様である。ちなみに、コンデンサＣ３の接続箇所は、入力端子電極３１の端部３１ｂ及び出力端子電極３２の端部３２ｂである。

本第２実施例の作用効果は前記第１実施例と基本的に同様である。第２実施例であるアイソレータ１Ｂの入力リターンロスを図９（Ａ）に示し、アイソレーションを図９（Ｂ）に示し、挿入損失を図９（Ｃ）に示し、出力リターンロスを図９（Ｄ）に示す。コンデンサＣ１，Ｃ２の容量はそれぞれ２．８ｐＦ、抵抗Ｒは１５Ω、コンデンサＣ３の容量は１．２ｐＦである。入出力端のインピーダンスは１０Ωであり、電気特性は１０Ωで正規化されている。１９２０〜１９８０ＭＨｚで挿入損失が０．９４ｄＢ、アイソレーションが２０．５ｄＢである。フェライト１０のサイズなどは第１実施例と同様である。特に、本第２実施例では、コンデンサＣ３によって通過位相を微調整することができるのでアイソレーション特性が向上する。

（他の実施例）
なお、本発明に係るアイソレータは前記実施例に限定するものではなく、その要旨の範囲内で種々に変更できる。

例えば、接合導体は必ずしも逆Ｔ字形状である必要はなく、交点が９０°より若干大きいあるいは小さい角度を有していてもよい。また、実装用基板にあってはその大きさ、形状、構造などは任意である。

また、前記実施例では、整合素子として入出力端子とグランド端子との間に容量素子を接続したが、入出力端子と第１開口及び第２開口との間に容量素子を接続してもよい。

さらに、入力端子と第１開口との間に容量素子を接続し、出力端子とグランド端子との間に容量素子を接続してもよい。この場合には、入力端のインピーダンスを出力端に比べて低くでき、パワーアンプなどのインピーダンス変換回路を一部削減できる。

以上のように、本発明は、アイソレータに有用であり、特に、簡単な構造からなり、低背化、低コスト化を達成できる点で優れている。

１Ａ，１Ｂ…アイソレータ
１０…フェライト
１１，１２…主面
１５…接合導体
１７…対向導体
２０…永久磁石
Ｃ１，Ｃ２，Ｃ３…コンデンサ
Ｒ…抵抗
Ｐ１…第１開口
Ｐ２…第２開口
Ｐ３…第３開口

Claims (4)

1. フェライトと、
   前記フェライトに配置された、第１開口、第２開口及び第３開口を有する接合導体と、
   前記フェライトに直流磁界を印加する永久磁石と、
   を備え、
   前記接合導体は、第１開口と第２開口との間に配置された主線路と、該主線路から分岐して第３開口に至る副線路とからなり、
   抵抗素子が第１開口と第２開口との間に前記主線路に対して並列に接続され、
   第３開口はグランドに接続されていること、
   を特徴とするアイソレータ。
2. 容量素子が第１開口と第２開口との間に前記主線路及び前記抵抗素子に対して並列に接続されていること、を特徴とする請求項１に記載のアイソレータ。
3. 第１開口及び第２開口にそれぞれインピーダンス整合素子が接続されていること、を特徴とする請求項１又は請求項２に記載のアイソレータ。
4. 前記フェライトは第１主面及び第２主面を有し、
   前記主線路及び前記副線路は第１主面上に形成され、
   前記副線路は第２主面側に前記主線路と直交する方向に延在されて対向導体とされ、該対向導体の端部を第３開口としたこと、
   を特徴とする請求項１ないし請求項３のいずれかに記載のアイソレータ。

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