JP2012044279A - クロックデータ再生回路およびクロックデータ再生方法 - Google Patents
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Abstract
【解決手段】標本化クロックSCLKに基づいて入力データを取り込む受信回路11と、受信回路の出力するシリアルデータをパラレルデータに変換するデマルチプレクサ13と、デマルチプレクサの出力するパラレルデータから位相情報を検出し、位相情報に基づいて基準クロックの位相を調整して前記標本化クロックを生成するクロック/データ再生部30と、デマルチプレクサの出力するパラレルデータの周波数解析を行うデータパターン解析部41と、パラレルデータの周波数解析結果に基づいて、クロック再生状態を検出するエイリアシング検出部42と、を備える。
【選択図】図6
Description
Tの逆数が標本化周波数fsであるから、次の式を満たす必要がある。
CDR回路は、データに重畳されたクロックを抽出する回路である。クロックの抽出は、データを標本化してデータ位相に関する情報を取り出し、CDR回路内の標本化信号(クロック)を、抽出したデータ位相に合わせ込むことで得られる。データ位相は、データの変化エッジと標本化信号(標本化クロック)の位相の差であり、この差はジッタと呼ばれる。
入力データレート: 2.7Gbps
パラレル化周波数: 337MHz
ジッタ周波数: 2MHz/10MHz/20MHz/100MHz
また、入力データで同じデータが続く長さをランレングスRL(Run Length)と呼ぶが、CDR回路に印加されるデータのRLは、用途に応じて、1,2,4,8,16,32,64,72が考えられる。
図14は、CDR動作における分解能を高める処理を説明する図である。
PI33の分可能を高めた状態、言い換えればサンプリング周波数が上がった状態でエイリアシング状態と判定された場合は、クロックの同期が取れていないエイリアシング状態であることを知らせる信号を出力する。
11 受信回路
12 1/2分周器
13 1:8Demux
20 クロック発生ブロック
21 PLL
30 CDRブロック
31 デジタルフィルタ(DF)
32 PIコード発生器
33 位相調整器(PI)
40 エイリアシング検出ブロック
41 データパターン解析部(DPA)
42 エイリアシング検出部(AD)
Claims (8)
- 標本化クロックに基づいて入力データを取り込む受信回路と、
前記受信回路の出力するシリアルデータをパラレルデータに変換するデマルチプレクサと、
デマルチプレクサの出力する前記パラレルデータから位相情報を検出し、前記位相情報に基づいて基準クロックの位相を調整して前記標本化クロックを生成するクロック/データ再生部と、
前記デマルチプレクサの出力する前記パラレルデータの周波数解析を行うデータパターン解析部と、
前記パラレルデータの周波数解析結果に基づいて、クロック再生状態を検出するエイリアシング検出部と、を備えることを特徴とするクロックデータ再生回路。 - 前記データパターン解析部は、前記パラレルデータにおけるランレングスを検出することを特徴とする請求項1記載のクロックデータ再生回路。
- 前記データパターン解析部は、前記パラレルデータにおけるデータ変化率を検出することを特徴とする請求項1記載のクロックデータ再生回路。
- エイリアシング検出部は、検出した前記クロック再生状態に基づいて、非エイリアシング状態とエイリアシング状態のいずれの動作状態であるかを判定し、判定した動作状態を出力する請求項1から3のいずれか記載のクロックデータ再生回路。
- 前記クロック/データ再生部は、前記エイリアシング検出部の検出した前記クロック再生状態に基づいて、前記標本化クロックを生成するための前記基準クロックの位相調整における追従性を変化させることを特徴とする請求項1から4のいずれか記載のクロックデータ再生回路。
- 前記基準クロックの位相調整における追従性の変化は、位相を調整する分解能の変化であることを特徴とする請求項5記載のクロックデータ再生回路。
- 前記基準クロックの位相調整における追従性の変化は、位相を調整するゲインの変化であることを特徴とする請求項5記載のクロックデータ再生回路。
- 標本化クロックに基づいて入力データを取り込みシリアルデータを出力し、
前記シリアルデータをパラレルデータに変換し、
前記パラレルデータから位相情報を検出し、前記位相情報に基づいて基準クロックの位相を調整して前記標本化クロックを生成し、
前記パラレルデータの周波数解析を行い、
前記パラレルデータの周波数解析結果に基づいて、クロック再生がエイリアシング状態であるかを判定することを特徴とするクロックデータ再生方法。
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---|---|---|---|---|
JP2015023398A (ja) * | 2013-07-18 | 2015-02-02 | 富士通株式会社 | 受信回路および半導体集積回路装置 |
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---|---|---|---|---|
US8571159B1 (en) * | 2011-12-02 | 2013-10-29 | Altera Corporation | Apparatus and methods for high-speed interpolator-based clock and data recovery |
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KR20130107105A (ko) * | 2012-03-21 | 2013-10-01 | 주식회사 코아로직 | 클록 페일 검출 장치와 방법 및 상기 클록 페일 검출 장치를 포함하는 액정표시장치의 타이밍 콘트롤러 |
US8610476B1 (en) * | 2012-09-14 | 2013-12-17 | Altera Corporation | Apparatus and methods for lock detection for semi-digital and fully-digital clock data recovery |
CN103259537B (zh) * | 2013-04-12 | 2016-01-06 | 南京邮电大学 | 一种基于相位选择插值型时钟数据恢复电路 |
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JP6592986B2 (ja) * | 2015-06-26 | 2019-10-23 | 株式会社ソシオネクスト | Cdr制御回路、cdr回路およびcdr制御方法 |
US9379880B1 (en) * | 2015-07-09 | 2016-06-28 | Xilinx, Inc. | Clock recovery circuit |
US10419246B2 (en) | 2016-08-31 | 2019-09-17 | Qualcomm Incorporated | C-PHY training pattern for adaptive equalization, adaptive edge tracking and delay calibration |
US10305495B2 (en) * | 2016-10-06 | 2019-05-28 | Analog Devices, Inc. | Phase control of clock signal based on feedback |
US10333690B1 (en) | 2018-05-04 | 2019-06-25 | Qualcomm Incorporated | Calibration pattern and duty-cycle distortion correction for clock data recovery in a multi-wire, multi-phase interface |
US11736268B2 (en) * | 2021-11-04 | 2023-08-22 | L3Harris Technologies, Inc. | Clock recovery |
US11768794B1 (en) * | 2022-03-22 | 2023-09-26 | Silicon Laboratories Inc. | Interface between processing unit and an external nonvolatile memory |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004507963A (ja) * | 2000-08-30 | 2004-03-11 | シリコン イメージ インク | データ・アイ・トラッキングを用いたデータ復元 |
JP2006339858A (ja) * | 2005-05-31 | 2006-12-14 | Toshiba Corp | データサンプリング回路および半導体集積回路 |
JP4006260B2 (ja) * | 2002-04-26 | 2007-11-14 | 株式会社アドバンテスト | 半導体試験装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5675612A (en) * | 1995-07-13 | 1997-10-07 | Telefonaktiebolaget Lm Ericsson | Method and apparatus for timing recovery |
US6917658B2 (en) * | 2002-09-16 | 2005-07-12 | Silicon Labs Cp, Inc. | Clock recovery method for bursty communications |
US8300680B2 (en) * | 2009-06-11 | 2012-10-30 | Qualcomm Incorporated | Apparatus and method for dynamic scaling of ADC sampling rate to avoid receiver interference |
-
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-
2011
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004507963A (ja) * | 2000-08-30 | 2004-03-11 | シリコン イメージ インク | データ・アイ・トラッキングを用いたデータ復元 |
JP4006260B2 (ja) * | 2002-04-26 | 2007-11-14 | 株式会社アドバンテスト | 半導体試験装置 |
JP2006339858A (ja) * | 2005-05-31 | 2006-12-14 | Toshiba Corp | データサンプリング回路および半導体集積回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015023398A (ja) * | 2013-07-18 | 2015-02-02 | 富士通株式会社 | 受信回路および半導体集積回路装置 |
JP2016134865A (ja) * | 2015-01-22 | 2016-07-25 | ファナック株式会社 | マーク率ジッタ補正cdr回路 |
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