JP2006339858A - データサンプリング回路および半導体集積回路 - Google Patents

Abstract

【課題】 エンベデッド・クロック中に重畳されたデータを正しくサンプリングする。
【解決手段】 CDR回路１は、位相比較器１１と、CRF（Clock Recover Filter）回路１２と、レジスタ＆カウンタ１３と、位相調整器１４（PI：Phase Interpolator）と、クロック選択器１５と、サンプリング回路１６とを有する。位相比較器１１で検出された位相差に応じて10度単位でクロック信号を切り替えるため、位相比較器１１、CRF回路１２、レジスタ＆カウンタ１３および位相調整器１４によるフィードバックループの応答速度が遅くても、エンベデッド・クロックをサンプリングするための最適な位相を高速に決定でき、データの取り込みに失敗する確率を低減できる。
【選択図】 図１

Description

本発明は、クロック信号とデータとが重畳されたエンベデッド・クロックを受信してサンプリングするデータサンプリング回路および半導体集積回路に関する。

近年、高速シリアルI/F(SerDes)の世界では、送信（TX）側からはクロックをデータに埋め込んだエンベデッド・クロック（embedded clock）を送信し、受信（RX）側では受信した信号からクロックのエッジ情報を抽出し、その抽出したクロックエッジのタイミングでデータをサンプリングしてデータを復元するデータ送受信方法が普及している。このようなエンベデッド・クロックのクロックエッジの抽出と、データのサンプリングを行う回路はCDR(Clock Data Recover)回路と呼ばれている（特許文献１）。

受信側で受信した信号からクロックを復元する場合、各チャネルにPLLを装備し、クロックの周波数と位相の両方を復元するタイプと、各チャネルに位相調整器（PI：Phase Interpolator）を装備し、位相だけを復元するタイプとがあり、後者が一般的である。

後者の場合、全チャネル共通にPLLを一つだけ持ち、そのPLLから各チャネルのPIに複数相のクロックを供給し、PIが位相比較器とともにフィードバックループを形成してエンベデッド・クロック中のデータをサンプリングするためのクロックを生成していた。

しかしながら、従来のCDR回路では、上述したフィードバックループの応答が遅く、エンベデッド・クロックに高周波のジッタが重畳されていたり、突然の位相シフトが起こったりすると、フィードバックループが追従できず、データを正しく取り込めなくなるおそれがあった。
特開平４−３５７７２９号公報

本発明の目的は、エンベデッド・クロック中に重畳されたデータを正しくサンプリングすることができるデータサンプリング回路および半導体集積回路を提供することにある。

本発明の一態様によれば、クロック信号とデータとが重畳されたエンベデッド・クロック（Embedded Clock）を受信する受信器と、前記エンベデッド・クロックと第１の基準クロック信号との位相比較を行って位相差信号を出力する位相比較器と、前記位相差信号に基づいて、前記第１の基準クロック信号の位相を調整するとともに、前記第１の基準クロック信号の位相とは90度位相が異なる第２の基準クロック信号を生成する位相調整器と、前記位相比較器および前記位相調整器を用いた帰還制御により、前記第１の基準クロック信号の位相を前記エンベデッド・クロックの位相に合わせる帰還制御部と、前記位相差信号に基づいて、前記第１の帰還ループの帰還制御よりも高速に前記第２の基準クロック信号の位相調整を行うサンプリング制御部と、前記サンプリング制御部で位相調整された前記第２の基準クロック信号に同期させて、前記受信器で受信されたエンベデッド・クロックをサンプリングするサンプリング回路と、を備えることを特徴とするデータサンプリング装置を提供する。

本発明によれば、エンベデッド・クロック中に重畳されたデータを正しくサンプリングすることができる。

以下、図面を参照しながら、本発明の一実施形態について説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係るデータサンプリング回路の概略構成を示すブロック図である。図１のデータサンプリング回路は、CDR（Clock Data Recover）回路１とも呼ばれるものであり、入力回路２の内部に設けられる。入力回路２は、クロック信号とデータとが重畳されたエンベデッド・クロック（Embedded Clock）を受信するレシーバ３と、エンベデッド・クロックに重畳されたデータをサンプリングするCDR回路１と、サンプリングされたデータをパラレルデータに変換する直並列変換器４とを備えている。

入力回路２は各受信チャネルごとに設けられる。すなわち、受信チャネルが複数ある場合には、複数の入力回路２が設けられる。これら入力回路２は、互いに位相が90度異なる４相の基準信号を生成する一つのPLL（Phase Locked Loop）回路５を共用する。

上述した複数の入力回路２とPLL回路５は、ファイ６と呼ばれるチップ内に内蔵される。ファイ６という名前は、物理層（Physical layer）でのデータ通信を行うことに由来している。

図２はファイ６の概略構成の一例を示すブロック図である。図２に示すように、互いに通信を行う２つの通信装置内にそれぞれファイ６が設けられている。ファイ６は、図１に示した入力回路２と、エンベデッド・クロックを送信する出力回路７とを備えている。入力回路２と出力回路７は各伝送チャネルごとに設けられ、これら入力回路２と出力回路７は一つのPLL回路５を共用する。

出力回路７は、入力回路２とは逆の動作を行うものであり、不図示のホストプロセッサから供給されたパラレルデータをシリアルデータに変換した後にクロックを重畳してエンベデッド・クロックを生成し、このエンベデッド・クロックをドライバを介して送信する。

データ通信を行うファイ６同士は、各チャネルごとに設けられるシリアル伝送線８を介して、上述したエンベデッド・クロックを高速に伝送することができる。

次に、図１を参照しながら、CDR回路１の構成および動作を詳細に説明する。図１のCDR回路１は、位相比較器１１と、CRF（Clock Recover Filter）回路１２と、レジスタ＆カウンタ１３と、位相調整器１４（PI：Phase Interpolator）と、クロック選択器１５と、サンプリング回路１６とを有する。

位相調整器１４は、PLL回路５から互いに位相が90度異なる４相の基準信号を受信し、位相が90度異なる基準信号同士の混合比率を調整することにより、任意の位相の基準クロック信号を生成する。混合比率は、レジスタ＆カウンタ１３が保持するレジスタ値で決定される。位相調整器１４は、PLL回路５からの４相の基準信号に基づいて、互いに位相が90度異なる２種類の基準クロック信号（０度クロック信号と-90度クロック信号）とを出力する。また、位相調整器１４は、０度クロック信号よりも位相が10度進んだ10度クロック信号と、位相が10度遅れた-10度クロック信号とを生成する。０度クロック信号と±10度クロック信号はクロック選択器１５に供給され、-90度クロック信号は位相比較器１１に供給される。

本実施形態では、レジスタ＆カウンタ１３に保持されているレジスタ値が大きいほど、０度クロックと-90度クロックの位相は遅くなるものとする。

レシーバ３は、エンベデッド・クロックである小振幅差動信号RXP,RXNを受信して増幅する。レシーバ３の出力は、位相比較器１１とサンプリング回路１６に供給される。位相比較器１１は、エンベデッド・クロックの「０」から「１」に遷移するタイミング、もしくは「１」から「０」に遷移するタイミング（位相）を、-90度クロック信号の位相と比較する。-90度クロック信号の位相の方が早ければ、位相比較器１１は、「位相が早い」ことを示すEarly信号＝Ｈを出力する。逆に、-90度クロック信号の位相の方が遅ければ、位相比較器１１は、「位相が遅い」ことを示すLate信号＝Ｈを出力する。両位相が等しければ、位相比較器１１は、Early信号とLate信号をともに「Ｌ」にする。

位相比較器１１の出力（Early信号とLate信号）はCRF回路１２に供給される。CRF回路１２の役割は、Early信号とLate信号に含まれる高周波成分を除去することである。一般に、レシーバ３に入力される小振幅差動信号RXP,RXNの遷移エッジには、送信側のPLL回路５のジッタ成分により、高い周波数成分のジッタが含まれている。このため、位相比較器１１から出力されたEarly信号とLate信号にも、高い周波数成分のジッタが含まれている。このような高周波成分は、位相比較器１１が行うフィードバックループを発振させるおそれがあるため、CRF回路１２を設けて除去する。

CRF回路１２の具体的な動作の一例として、以下の(1)または(2)が考えられる。
(1) 複数回連続してEarly信号またはLate信号が入力された場合のみ、位相調整を指示するCount up信号またはCount down信号を出力する。
(2) ある一定時間内のEarly信号とLate信号の「Ｈ］の数を計測し、Early信号の方が数が多ければ、レジスタ＆カウンタ１３のレジスタ値をカウントアップすることを指示するCount up信号を出力し、Late信号の方が数が多ければ、レジスタ＆カウンタ１３のレジスタ値をカウントダウンすることを指示するCount down信号を出力する。

レジスタ＆カウンタ１３は、CRF回路１２から出力されたCount up信号とCount down信号によりレジスタ値をインクリメントまたはデクリメントする。例えば、レジスタ値が１から256までの256種類の値で、360度の位相平面を表現する場合、レジスタ値が１だけインクリメントされると、360/256＝1.40625度だけ位相が遅くなる。仮に、CRF回路１２がCount down信号＝Hを出力したとすると、レジスタ値は１だけデクリメントされる。このため、位相調整器１４は、-90度クロック信号と０度クロック信号の位相をともに１段階早くする。

このように、位相比較器１１、CRF回路１２、レジスタ＆カウンタ１３および位相調整器１４は、フィードバックループを形成しており、位相比較器１１で検出された位相差信号（Early信号とLate信号）に基づいて、位相調整器１４は０度クロック信号と-90度クロック信号の位相調整を繰り返し行う。

位相調整器１４は、０度クロック信号と-90度クロック信号以外に、０度クロック信号よりも位相が10度進んだ10度クロック信号と、０度クロック信号よりも位相が10度遅れた-10度クロック信号とを出力する。なお、位相調整器１４は、必ずしも±10度クロック信号を出力する必要はなく、０度クロック信号を基準として前後に位相がずれる２種類のクロック信号を出力すればよい。例えば、±10度クロック信号の代わりに、±５度クロック信号でもよいし、±20度クロック信号でもよい。

位相調整器１４から出力された０度クロック信号と±10度クロック信号は、クロック選択器１５に供給される。クロック選択器１５は、位相比較器１１から供給されたEarly信号とLate信号に基づいて、０度クロック信号と±10度クロック信号の中からいずれか一つを選択する。

位相比較器１１は、レシーバ３で受信されたエンベデッド・クロックの位相と-90度クロック信号の位相とを比較し、-90度クロック信号の位相の方が早ければ、Early=Ｈ、Late＝Ｌを出力し、両信号の位相が一致していれば、Early＝Ｌ、Late＝Ｌを出力し、-90度クロック信号の位相の方が遅ければ、Early＝Ｌ、Late＝Ｈを出力する。

クロック選択器１５は、Early＝Ｈ、Late＝Ｌであれば10度クロック信号を選択し、Early＝Ｌ、Late＝Ｌであれば０度クロック信号を選択し、Early＝Ｌ、Late＝Ｈであれば-10度クロック信号を選択する。

サンプリング回路１６は、クロック選択器１５で選択されたクロック信号に同期させて、エンベデッド・クロックのサンプリングを行う。

クロック選択器１５は、位相比較器１１、CRF回路１２、レジスタ＆カウンタ１３および位相調整器１４によるフィードバックループとは別個に、位相比較器１１からのEarly信号とLate信号によりクロック信号の選択を行う。一般に、上記フィードバックループの応答速度はあまり速くないが、クロック選択器１５は位相比較器１１の出力に基づいて直接、クロック信号を選択するため、フィードバックループの応答速度よりもきわめて高速にクロック信号を選択できる。

このように、第１の実施形態は、位相比較器１１で検出された位相差に応じて10度単位でクロック信号を切り替えるため、位相比較器１１、CRF回路１２、レジスタ＆カウンタ１３および位相調整器１４によるフィードバックループの応答速度が遅くても、エンベデッド・クロックをサンプリングするための最適な位相を高速に決定でき、データの取り込みに失敗する確率を低減できる。

（第２の実施形態）
第２の実施形態は、サンプリング回路１６を複数設けるものである。

図３は本発明の第２の実施形態に係るデータサンプリング回路１６の概略構成を示すブロック図である。図３では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図３のデータサンプリング回路１６は、図１のクロック選択器１５とサンプリング回路１６の代わりに、位相調整器１４から出力された０度クロック信号と±10度クロック信号のそれぞれに同期させてエンベデッド・クロックをサンプリングする３つのサンプリング回路１６ａ，１６ｂ，１６ｃと、これら３つのサンプリング回路１６ａ，１６ｂ，１６ｃのサンプリングデータのうち一つを選択するサンプリングデータ選択回路２１とを備えている。

３つのサンプリング回路１６ａ，１６ｂ，１６ｃにはいずれも、レシーバ３で受信されたエンベデッド・クロックが供給される。サンプリングデータ選択回路２１で選択されたサンプリングデータは、入力回路２内の直並列変換器４でパラレルデータに変換される。

このように、第２の実施形態では、位相調整器１４から出力された０度クロック信号と±10度クロック信号をそのまま用いてサンプリング回路１６でサンプリングした後にサンプリングデータの選択を行うため、第１の実施形態よりもサンプリングするタイミングが若干早くなり、データの取りこぼしもより起こりにくくなる。ただし、第１の実施形態よりもサンプリング回路１６の数が２個余計に必要になる。

（第３の実施形態）
第３の実施形態は、位相調整器１４とは別個に、遅延回路を設けて、データサンプリング用の３種類のクロック信号を生成するものである。

図４は本発明の第３の実施形態に係るデータサンプリング回路１６の概略構成を示すブロック図である。図４では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図４のデータサンプリング回路１６は、図１の位相調整器１４の代わりに、０度クロック信号と-90度クロック信号を出力する位相調整器１４と、０度クロック信号を位相αだけ遅延させた（０度＋α）クロック信号を生成する第１遅延回路２２と、０度クロック信号を位相２αだけ遅延させた（０度＋２α）クロック信号を生成する第２遅延回路２３と、-90度クロック信号を位相αだけ遅延させた（-90度＋α）クロック信号を生成する第３遅延回路２４とを備えている。

本実施形態の場合、位相調整器１４は２相のクロック信号だけを出力すればよいため、第１および第２の実施形態よりも、位相調整器１４の内部構成を簡略化できる。

第２遅延回路２３は、第１遅延回路２２の２倍の遅延量をもつ。第１および第２の実施形態では、０度クロック信号を中心として、前後に±10度位相がずれたクロック信号を用いたが、本実施形態の場合、中心となるクロック信号は、第１遅延回路２２から出力される（０度＋α）クロック信号である。このクロック信号が基準となるため、位相比較器１１に入力される-90度クロック信号も同じ量だけ遅延させる必要があり、第３遅延回路２４が設けられている。

このように、第３の実施形態では、第１〜第３遅延回路２２〜２４を用いてデータサンプリング用の３種類のクロック信号を生成するため、位相調整器１４の内部構成を簡略化できる。

（第４の実施形態）
第４の実施形態は、第２および第３の実施形態を組み合わせたものである。

図５は本発明の第４の実施形態に係るデータサンプリング回路１６の概略構成を示すブロック図である。図５では、図３および図４と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図５のデータサンプリング回路１６は、０度クロック信号と-90度クロック信号を出力する位相調整器１４と、（０度＋α）クロック信号を生成する第１遅延回路２２と、（０度＋２α）クロック信号を生成する第２遅延回路２３と、（-90度＋α）クロック信号を生成する第３遅延回路２４と、これら３種類のクロック信号に同期させてエンベデッド・クロックをサンプリングする３つのサンプリング回路１６ａ，１６ｂ，１６ｃとを備えている。

第４の実施形態は、位相調整器１４から２相のクロック信号だけを出力すればよいため、位相調整器１４の内部構成を簡略化できる。また、位相調整器１４および第１および第２遅延回路２３で生成された３種類のクロック信号をそのまま利用してエンベデッド・クロックのサンプリングを行うため、サンプリングのタイミングを若干早めることができ、データの取りこぼしがより起きにくくなる。

本発明の第１の実施形態に係るデータサンプリング回路の概略構成を示すブロック図。 ファイ６の概略構成の一例を示すブロック図。 本発明の第２の実施形態に係るデータサンプリング回路１６の概略構成を示すブロック図。 本発明の第３の実施形態に係るデータサンプリング回路１６の概略構成を示すブロック図。 本発明の第４の実施形態に係るデータサンプリング回路１６の概略構成を示すブロック図。

符号の説明

１ CDR回路
２ 入力回路
３ レシーバ
４ 直並列変換器
５ PLL回路
１１ 位相比較器
１２ CRF回路
１３ レジスタ＆カウンタ
１４ 位相調整器
１５ クロック選択器
１６，１６ａ，１６ｂ，１６ｃ サンプリング回路
２１ サンプリングデータ選択回路
２２ 第１遅延回路
２３ 第２遅延回路
２４ 第３遅延回路

Claims (5)

1. クロック信号とデータとが重畳されたエンベデッド・クロック（Embedded Clock）を受信する受信器と、
   前記エンベデッド・クロックと第１の基準クロック信号との位相比較を行って位相差信号を出力する位相比較器と、
   前記位相差信号に基づいて、前記第１の基準クロック信号の位相を調整するとともに、前記第１の基準クロック信号の位相とは90度位相が異なる第２の基準クロック信号を生成する位相調整器と、
   前記位相比較器および前記位相調整器を用いた帰還制御により、前記第１の基準クロック信号の位相を前記エンベデッド・クロックの位相に合わせる帰還制御部と、
   前記位相差信号に基づいて、前記第１の帰還ループの帰還制御よりも高速に前記第２の基準クロック信号の位相調整を行うサンプリング制御部と、
   前記サンプリング制御部で位相調整された前記第２の基準クロック信号に同期させて、前記受信器で受信されたエンベデッド・クロックをサンプリングするサンプリング回路と、を備えることを特徴とするデータサンプリング装置。
2. 前記位相調整器は、前記第２の基準クロック信号の位相よりも所定量だけ位相の早い第３の基準クロック信号と、前記第２の基準クロック信号の位相よりも所定量だけ位相の遅い第４の基準クロック信号とを生成し、
   前記サンプリング制御部は、前記位相差信号に基づいて、前記第２〜第４の基準クロック信号のいずれか一つを選択するクロック選択器を有し、
   前記サンプリング回路は、前記クロック選択器で選択されたクロック信号に同期させて前記エンベデッド・クロックをサンプリングすることを特徴とする請求項１に記載のデータサンプリング装置。
3. 前記サンプリング回路は、前記第２の基準クロック信号を互いに異なる位相量で位相調整した複数の基準クロック信号に同期させて前記受信器で受信されたエンベデッド・クロックをそれぞれサンプリングする複数のサンプリング部を有し、
   前記サンプリング制御部は、前記位相差信号に基づいて、前記複数のサンプリング部でサンプリングされたデータのうち一つを選択するデータ選択器を有することを特徴とする請求項１に記載のデータサンプリング装置。
4. 前記位相調整器は、前記第２の基準クロック信号の位相よりも所定量だけ位相の早い第３の基準クロック信号と、前記第２の基準クロック信号の位相よりも所定量だけ位相の遅い第４の基準クロック信号とを生成し、
   前記複数のサンプリング部は、
   前記第２の基準クロック信号に同期させて前記エンベデッド・クロックをサンプリングする第１のサンプリング部と、
   前記第３の基準クロック信号に同期させて前記エンベデッド・クロックをサンプリングする第２のサンプリング部と、
   前記第４の基準クロック信号に同期させて前記エンベデッド・クロックをサンプリングする第３のサンプリング部と、を有し、
   前記データ選択器は、前記第１乃至第３のサンプリング部でサンプリングされたデータのうち一つを選択することを特徴とする請求項３に記載のデータサンプリング装置。
5. 互いに位相が90度異なる４種類の基準信号を生成するPLL回路と、
   前記４種類の基準信号を用いて、クロック信号とデータとが重畳されたエンベデッド・クロック（Embedded Clock）をサンプリングするデータサンプリング回路と、
   前記データサンプリング回路でサンプリングされたエンベデッド・クロックをパラレルデータに変換する直並列変換器と、を備え、
   前記データサンプリング回路は、
   前記エンベデッド・クロックを受信する受信器と、
   前記エンベデッド・クロックと、前記４種類の基準信号に基づいて生成された第１の基準クロック信号との位相比較を行って位相差信号を出力する位相比較器と、
   前記位相差信号に基づいて、前記第１の基準クロック信号の位相を調整するとともに、前記第１の基準クロック信号の位相とは90度位相が異なる第２の基準クロック信号を生成する位相調整器と、
   前記位相比較器および前記位相調整器を用いた帰還制御により、前記第１の基準クロック信号の位相を前記エンベデッド・クロックの位相に合わせる帰還制御部と、
   前記位相差信号に基づいて、前記第１の帰還ループの帰還動作よりも高速に前記第２の基準クロック信号の位相調整を行うサンプリング制御部と、
   前記サンプリング制御部で位相調整された前記第２の基準クロック信号に同期させて、前記受信器で受信されたエンベデッド・クロックをサンプリングするサンプリング回路と、を有し、
   前記位相調整器は、前記第２の基準クロック信号の位相よりも所定量だけ位相の早い第３の基準クロック信号と、前記第２の基準クロック信号の位相よりも所定量だけ位相の遅い第４の基準クロック信号とを生成し、
   前記サンプリング制御部は、前記位相差信号に基づいて、前記第２〜第４の基準クロック信号のいずれか一つを選択するクロック選択器を有し、
   前記サンプリング回路は、前記クロック選択器で選択されたクロック信号に同期させて前記エンベデッド・クロックをサンプリングすることを特徴とするデータサンプリング装置。

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