JP2006339858A - データサンプリング回路および半導体集積回路 - Google Patents
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Abstract
【解決手段】 CDR回路1は、位相比較器11と、CRF(Clock Recover Filter)回路12と、レジスタ&カウンタ13と、位相調整器14(PI:Phase Interpolator)と、クロック選択器15と、サンプリング回路16とを有する。位相比較器11で検出された位相差に応じて10度単位でクロック信号を切り替えるため、位相比較器11、CRF回路12、レジスタ&カウンタ13および位相調整器14によるフィードバックループの応答速度が遅くても、エンベデッド・クロックをサンプリングするための最適な位相を高速に決定でき、データの取り込みに失敗する確率を低減できる。
【選択図】 図1
Description
図1は本発明の第1の実施形態に係るデータサンプリング回路の概略構成を示すブロック図である。図1のデータサンプリング回路は、CDR(Clock Data Recover)回路1とも呼ばれるものであり、入力回路2の内部に設けられる。入力回路2は、クロック信号とデータとが重畳されたエンベデッド・クロック(Embedded Clock)を受信するレシーバ3と、エンベデッド・クロックに重畳されたデータをサンプリングするCDR回路1と、サンプリングされたデータをパラレルデータに変換する直並列変換器4とを備えている。
(1) 複数回連続してEarly信号またはLate信号が入力された場合のみ、位相調整を指示するCount up信号またはCount down信号を出力する。
(2) ある一定時間内のEarly信号とLate信号の「H]の数を計測し、Early信号の方が数が多ければ、レジスタ&カウンタ13のレジスタ値をカウントアップすることを指示するCount up信号を出力し、Late信号の方が数が多ければ、レジスタ&カウンタ13のレジスタ値をカウントダウンすることを指示するCount down信号を出力する。
第2の実施形態は、サンプリング回路16を複数設けるものである。
第3の実施形態は、位相調整器14とは別個に、遅延回路を設けて、データサンプリング用の3種類のクロック信号を生成するものである。
第4の実施形態は、第2および第3の実施形態を組み合わせたものである。
2 入力回路
3 レシーバ
4 直並列変換器
5 PLL回路
11 位相比較器
12 CRF回路
13 レジスタ&カウンタ
14 位相調整器
15 クロック選択器
16,16a,16b,16c サンプリング回路
21 サンプリングデータ選択回路
22 第1遅延回路
23 第2遅延回路
24 第3遅延回路
Claims (5)
- クロック信号とデータとが重畳されたエンベデッド・クロック(Embedded Clock)を受信する受信器と、
前記エンベデッド・クロックと第1の基準クロック信号との位相比較を行って位相差信号を出力する位相比較器と、
前記位相差信号に基づいて、前記第1の基準クロック信号の位相を調整するとともに、前記第1の基準クロック信号の位相とは90度位相が異なる第2の基準クロック信号を生成する位相調整器と、
前記位相比較器および前記位相調整器を用いた帰還制御により、前記第1の基準クロック信号の位相を前記エンベデッド・クロックの位相に合わせる帰還制御部と、
前記位相差信号に基づいて、前記第1の帰還ループの帰還制御よりも高速に前記第2の基準クロック信号の位相調整を行うサンプリング制御部と、
前記サンプリング制御部で位相調整された前記第2の基準クロック信号に同期させて、前記受信器で受信されたエンベデッド・クロックをサンプリングするサンプリング回路と、を備えることを特徴とするデータサンプリング装置。 - 前記位相調整器は、前記第2の基準クロック信号の位相よりも所定量だけ位相の早い第3の基準クロック信号と、前記第2の基準クロック信号の位相よりも所定量だけ位相の遅い第4の基準クロック信号とを生成し、
前記サンプリング制御部は、前記位相差信号に基づいて、前記第2〜第4の基準クロック信号のいずれか一つを選択するクロック選択器を有し、
前記サンプリング回路は、前記クロック選択器で選択されたクロック信号に同期させて前記エンベデッド・クロックをサンプリングすることを特徴とする請求項1に記載のデータサンプリング装置。 - 前記サンプリング回路は、前記第2の基準クロック信号を互いに異なる位相量で位相調整した複数の基準クロック信号に同期させて前記受信器で受信されたエンベデッド・クロックをそれぞれサンプリングする複数のサンプリング部を有し、
前記サンプリング制御部は、前記位相差信号に基づいて、前記複数のサンプリング部でサンプリングされたデータのうち一つを選択するデータ選択器を有することを特徴とする請求項1に記載のデータサンプリング装置。 - 前記位相調整器は、前記第2の基準クロック信号の位相よりも所定量だけ位相の早い第3の基準クロック信号と、前記第2の基準クロック信号の位相よりも所定量だけ位相の遅い第4の基準クロック信号とを生成し、
前記複数のサンプリング部は、
前記第2の基準クロック信号に同期させて前記エンベデッド・クロックをサンプリングする第1のサンプリング部と、
前記第3の基準クロック信号に同期させて前記エンベデッド・クロックをサンプリングする第2のサンプリング部と、
前記第4の基準クロック信号に同期させて前記エンベデッド・クロックをサンプリングする第3のサンプリング部と、を有し、
前記データ選択器は、前記第1乃至第3のサンプリング部でサンプリングされたデータのうち一つを選択することを特徴とする請求項3に記載のデータサンプリング装置。 - 互いに位相が90度異なる4種類の基準信号を生成するPLL回路と、
前記4種類の基準信号を用いて、クロック信号とデータとが重畳されたエンベデッド・クロック(Embedded Clock)をサンプリングするデータサンプリング回路と、
前記データサンプリング回路でサンプリングされたエンベデッド・クロックをパラレルデータに変換する直並列変換器と、を備え、
前記データサンプリング回路は、
前記エンベデッド・クロックを受信する受信器と、
前記エンベデッド・クロックと、前記4種類の基準信号に基づいて生成された第1の基準クロック信号との位相比較を行って位相差信号を出力する位相比較器と、
前記位相差信号に基づいて、前記第1の基準クロック信号の位相を調整するとともに、前記第1の基準クロック信号の位相とは90度位相が異なる第2の基準クロック信号を生成する位相調整器と、
前記位相比較器および前記位相調整器を用いた帰還制御により、前記第1の基準クロック信号の位相を前記エンベデッド・クロックの位相に合わせる帰還制御部と、
前記位相差信号に基づいて、前記第1の帰還ループの帰還動作よりも高速に前記第2の基準クロック信号の位相調整を行うサンプリング制御部と、
前記サンプリング制御部で位相調整された前記第2の基準クロック信号に同期させて、前記受信器で受信されたエンベデッド・クロックをサンプリングするサンプリング回路と、を有し、
前記位相調整器は、前記第2の基準クロック信号の位相よりも所定量だけ位相の早い第3の基準クロック信号と、前記第2の基準クロック信号の位相よりも所定量だけ位相の遅い第4の基準クロック信号とを生成し、
前記サンプリング制御部は、前記位相差信号に基づいて、前記第2〜第4の基準クロック信号のいずれか一つを選択するクロック選択器を有し、
前記サンプリング回路は、前記クロック選択器で選択されたクロック信号に同期させて前記エンベデッド・クロックをサンプリングすることを特徴とするデータサンプリング装置。
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