JP2012042226A

JP2012042226A - 半導体装置およびその試験方法

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Publication number: JP2012042226A
Application number: JP2010181062A
Authority: JP
Inventors: Tetsuya Yoshida; 哲也吉田; Kazuhisa Taniguchi; 和久谷口
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2010-08-12
Filing date: 2010-08-12
Publication date: 2012-03-01

Abstract

【課題】チップ間の接続を検査可能な半導体装置を提供する。
【解決手段】第１電源ラインＬＶＤＤ１と第２電源ラインＬＶＤＤ２には、独立に電源電圧を供給可能となっている。バッファＢＵＦ１は、第１パッドＰ１ごとに設けられ、それぞれの出力端子が対応する第１パッドＰ１に接続され、信号を出力するイネーブル状態と、出力がハイインピーダンスとなるディスイネーブル状態が切りかえ可能となっている。試験時には、検査対象のワイヤと接続される第１パッドＰ１および第２パッドＰ２がハイインピーダンスとされ、第１電源ラインＬＶＤＤ１に電源電圧ＶＤＤ１を、第２電源ラインＬＶＤＤ２に接地電圧が供給される。テスト用パッドＰＴＥＳＴに対して試験電流Ｉ_ＴＥＳＴが供給され、テスト用パッドＰＴＥＳＴの電圧が測定される。
【選択図】図２

Description

本発明は、マルチチップを有する半導体装置に関する。

近年、ひとつのパッケージ内に複数の半導体チップを搭載したマルチチップモジュールとも称される半導体装置が開発されている。複数の半導体チップは基板（基体）に実装され、ボンディングワイヤなどを介して接続された後に、樹脂によって封止される。封止後に、チップ間の電気的接続を検査する方式としては、以下のものが主流であった。
（１）Ｘ線撮影を行い、その画像から接続の有無を確認する。
（２）ファンクションテストを行い、チップ同士が接続されていることを確認する。

特開平５−２５６９１５号公報特開平９−２８３８７５号公報特開２０００−２２７４５７号公報

Ｘ線撮影を用いた検査では、電気的に確実に接続されているかどうかを判断することは難しい。またファンクションテストによる方法では、不良と判定された場合に、接続不良なのかチップ不良なのかを区別することができない。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的の一つは、チップ間の接続を検査可能な半導体装置の提供にある。

本発明のある態様は、第１半導体チップと第２半導体チップを備える半導体装置に関する。第１半導体チップは、少なくともひとつの第１パッドと、少なくともひとつの第１パッドのいずれかに選択的に接続されるテスト用パッドと、第１電源ラインと、第１接地ラインと、少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが第１電源ラインに接続され、それぞれのアノードが対応する第１パッドに接続される、少なくともひとつの第１ダイオードと、少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが対応する第１パッドに接続され、それぞれのアノードが第１接地ラインに接続される、少なくともひとつの第２ダイオードと、少なくともひとつの第１パッドごとに設けられ、それぞれの出力端子が対応する第１パッドに接続され、信号を出力するイネーブル状態と、出力がハイインピーダンスとなるディスイネーブル状態が切りかえ可能な、少なくともひとつのバッファと、を備える。第２半導体チップは、少なくともひとつの第１パッドごとに設けられ、それぞれが対応する第１パッドと接続手段を介して接続される、少なくともひとつの第２パッドと、第２電源ラインと、第２接地ラインと、少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが第２電源ラインに接続され、それぞれのアノードが対応する第２パッドに接続された、少なくともひとつの第３ダイオードと、少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが対応する第２パッドに接続され、それぞれのアノードが第２接地ラインに接続された、少なくともひとつの第４ダイオードと、を備える。第１電源ラインと第２電源ラインに独立に電源電圧を供給可能である。

第１電源ラインに電源電圧を、第２電源ラインに電源電圧より低い固定電圧、たとえば接地電圧を印加した状態で、テスト用端子に電流を供給することにより、テスト用端子には、接続手段の状態に応じた異なる電圧が発生する。したがってこの電圧にもとづいて接続手段を検査できる。

少なくともひとつのバッファは、その出力端子に接続される接続手段が検査対象であるとき、ディスイネーブル状態となるよう構成されてもよい。

少なくともひとつのバッファは、その出力端子に接続される接続手段が検査対象でないとき、電源電圧とは異なる固定電圧を出力するよう構成されてもよい。この場合、検査対象の接続手段が、別の接続手段とショートした状態を検出できる。

本発明の別の態様もまた、第１半導体チップと第２半導体チップを備える半導体装置に関する。第１半導体チップは、少なくともひとつの第１パッドと、第１電源ラインと、第１接地ラインと、少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが第１電源ラインに接続され、それぞれのアノードが対応する第１パッドに接続される、少なくともひとつの第１ダイオードと、少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが対応する第１パッドに接続され、それぞれのアノードが第１接地ラインに接続される、少なくともひとつの第２ダイオードと、を備える。第２半導体チップは、少なくともひとつの第１パッドごとに設けられ、それぞれが対応する第１パッドと接続手段を介して接続される、少なくともひとつの第２パッドと、少なくともひとつの第２パッドのいずれかに選択的に接続されるテスト用パッドと、第２電源ラインと、第２接地ラインと、少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが第２電源ラインに接続され、それぞれのアノードが対応する第２パッドに接続された、少なくともひとつの第３ダイオードと、少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが対応する第２パッドに接続され、それぞれのアノードが第２接地ラインに接続された、少なくともひとつの第４ダイオードと、を備える。第１電源ラインと第２電源ラインに独立に電源電圧を供給可能である。

少なくともひとつの第２パッドのうち、少なくともひとつごとに設けられ、それぞれの出力端子が対応する第２パッドに接続され、信号を出力するイネーブル状態と、出力がハイインピーダンスとなるディスイネーブル状態が切りかえ可能な、少なくともひとつのバッファをさらに備えてもよい。

少なくともひとつのバッファは、その出力端子に接続される接続手段が検査対象でないとき、電源電圧とは異なる固定電圧を出力するよう構成されてもよい。

本発明のさらに別の態様は、第１半導体チップと第２半導体チップを備える半導体装置の試験方法に関する。第１半導体チップは、少なくともひとつの第１パッドと、少なくともひとつの第１パッドのいずれかに選択的に接続されるテスト用パッドと、第１電源ラインと、第１接地ラインと、少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが第１電源ラインに接続され、それぞれのアノードが対応する第１パッドに接続される、少なくともひとつの第１ダイオードと、少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが対応する第１パッドに接続され、それぞれのアノードが第１接地ラインに接続される、少なくともひとつの第２ダイオードと、を備える。第２半導体チップは、少なくともひとつの第１パッドごとに設けられ、それぞれが対応する第１パッドと接続手段を介して接続される、少なくともひとつの第２パッドと、第２電源ラインと、第２接地ラインと、少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが第２電源ラインに接続され、それぞれのアノードが対応する第２パッドに接続された、少なくともひとつの第３ダイオードと、少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが対応する第２パッドに接続され、それぞれのアノードが第２接地ラインに接続された、少なくともひとつの第４ダイオードと、を備える。第１電源ラインと第２電源ラインに独立に電源電圧を供給可能である。本方法は、検査対象の接続手段と接続される第１パッドおよび第２パッドをハイインピーダンスとした状態で、以下の処理が実行される。
１．第１電源ラインに電源電圧を、第２電源ラインに電源電圧より低い固定電圧を供給する。
２．テスト用パッドに対して試験電流を供給する。
３．テスト用パッドの電圧を測定する。

各ステップは、検査対象でない接続手段と接続される第１パッドおよび第２パッドを電源電圧とは異なる電圧に固定した状態で実行されてもよい。
この場合、検査対象の接続手段が、別の接続手段とショートした状態を検出できる。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、チップ間の接続を検査できる。

実施の形態に係る半導体装置の構成を示す図である。実施の形態に係る半導体装置の構成を示す回路図である。図３（ａ）〜（ｃ）は、図２の半導体装置の試験工程における等価回路図である。変形例に係る半導体装置の構成を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る半導体装置１００の構成を示す図である。半導体装置１００は、基体１０と、基体１０の上にマウントされた第１半導体チップ１２および第２半導体チップ１４を備える。第１半導体チップ１２および第２半導体チップ１４にはそれぞれ、集積回路１６、１８が形成されている。第１半導体チップ１２は複数のパッドＰ１を備え、第２半導体チップ１４は複数のパッドＰ２を備える。第１半導体チップ１２のパッドＰ１のいくつかは、ボンディングワイヤＷを介して第２半導体チップ１４のパッドＰ２と接続される。また第１半導体チップ１２のパッドＰ１のいくつかと、第２半導体チップ１４のパッドＰ２のいくつかは、ボンディングワイヤＷを介して基体１０に形成されたパッドＰ５と接続されている。パッドＰ５は、図示しないリードや裏面電極などの外部接続用端子と接続される。

図１では省略されるが、基体１０、第１半導体チップ１２および第２半導体チップ１４は、不透明の樹脂によって封止されている。半導体装置１００の製造後に、第１半導体チップ１２と第２半導体チップ１４間が、ボンディングワイヤＷによって正常に接続されているかを確認することは困難である。接続検査が可能な半導体装置１００の具体的な構成を説明する。

図２は、実施の形態に係る半導体装置１００の構成を示す回路図である。図２には本発明に関連するブロックのみが示されており、その他のブロックは省略している。

第１半導体チップ１２は、電気信号を入出力するために、第１接地パッドＰＧＮＤ１、第１電源パッドＰＶＤＤ１、少なくともひとつの第１パッドＰ１_１〜Ｐ１_２、テスト用パッドＰＴＥＳＴを備える。図２では、２つの第１パッドＰ１が設けられる場合を示すが、その個数は任意である。

第１電源パッドＰＶＤＤ１および第１接地パッドＰＧＮＤ１はそれぞれ、第１半導体チップ１２に形成された第１電源ラインＬＶＤＤ１および第１接地ラインＬＧＮＤ１と接続される。また第１電源パッドＰＶＤＤ１および第１接地パッドＰＧＮＤ１はそれぞれ、ワイヤＷ２、Ｗ３を介して基体１０に形成されたパッドＰ５_２、Ｐ５_３と接続される。

半導体装置１００は、第１パッドＰ１_１〜Ｐ１_２ごとに設けられた第１ダイオードＤ１_１〜Ｄ１_２、第２ダイオードＤ２_１〜Ｄ２_２を備える。ｉ番目の第１ダイオードＤ１_ｉのカソードは、第１電源ラインＬＶＤＤ１に接続され、そのアノードは、対応する第１パッドＰ１_ｉに接続される。ｉ番目の第２ダイオードＤ２_ｉのカソードは、対応する第１パッドＰ１_ｉに接続され、そのアノードは第１接地ラインＬＧＮＤ１に接続される。第１ダイオードＤ１、第２ダイオードＤ２は保護素子であり、サージなどから内部回路を保護するために設けられている。

出力バッファＢＵＦ１_１〜ＢＵＦ１_２も、第１パッドＰ１_１〜Ｐ１_２ごとに設けられている。ｉ番目の出力バッファＢＵＦ１_ｉの出力端子は、対応する第１パッドＰ１_ｉに接続される。各出力バッファＢＵＦ１_１〜ＢＵＦ１_２は、いわゆる３ステートバッファであり、イネーブル状態においてハイレベルまたはローレベルを出力し、ディスイネーブル状態においてその出力がハイインピーダンスとなるように構成される。

テスト用パッドＰＴＥＳＴは、第１パッドＰ１_１〜Ｐ１_２のいずれかに、スイッチ２０を介して選択的に接続される。またテスト用パッドＰＴＥＳＴは、ワイヤＷ４を介して基体１０に形成されたパッドＰ５_４と接続される。

第１半導体チップ１２は、制御部２２を備える。制御部２２は、スイッチ２０の状態を制御するとともに、出力バッファＢＵＦ１_１〜ＢＵＦ１_２の状態を制御する。制御部２２については後述する。

第２半導体チップ１４は、第２接地パッドＰＧＮＤ２、第２電源パッドＰＶＤＤ２、少なくともひとつの第２パッドＰ２_１〜Ｐ２_２を備える。

第２電源パッドＰＶＤＤ２および第２接地パッドＰＧＮＤ２はそれぞれ、第２半導体チップ１４に形成された第２電源ラインＬＶＤＤ２および第２接地ラインＬＧＮＤ２と接続される。また第２電源パッドＰＶＤＤ２および第２接地パッドＰＧＮＤ２はそれぞれ、ワイヤＷ５、Ｗ６を介して基体１０に形成されたパッドＰ５_５、Ｐ５_６と接続される。

第２パッドＰ２_１〜Ｐ２_２は、第１パッドＰ１_１〜Ｐ１_２ごとに設けられ、それぞれが対応する第１パッドＰ１_１〜Ｐ１_２に対して、チップ間接続ワイヤ（インターコネクトワイヤ、単にワイヤとも称する）Ｗ１_１、Ｗ１_２を介して接続される。第３ダイオードＤ３_１〜Ｄ３_２は、第２パッドＰ２_１〜Ｐ２_２ごとに設けられており、それぞれのカソードは第２電源ラインＬＶＤＤ２に接続され、それぞれのアノードは対応する第２パッドＰ２_１〜Ｐ２_２に接続される。第４ダイオードＤ４_１〜Ｄ４_２も第２パッドＰ２_１〜Ｐ２_２ごとに設けられ、それぞれのカソードが対応する第２パッドＰ２_１〜Ｐ２_２に接続され、それぞれのアノードが第２接地ラインＬＧＮＤ２に接続される。

第１半導体チップ１２は、ワイヤＷ１_１を介して第２半導体チップ１４に信号を伝送する。また第１半導体チップ１２と第２半導体チップ１４は、ワイヤＷ１_２を介して信号の双方向伝送を行う。もちろん、ワイヤＷ１_２を介して単方向伝送を行ってもよい。

第２パッドＰ２_１〜Ｐ２_２には、出力バッファＢＵＦ１_１〜ＢＵＦ１_２からの信号を受けるための入力バッファＢＵＦ２_１〜ＢＵＦ２_２が接続されている。また双方向伝送を行うために、第２半導体チップ１４には出力バッファＢＵＦ３が設けられており、第１半導体チップ１２には入力バッファＢＵＦ４が設けられる。

基体１０に形成されるパッドＰ５は、外部接続端子１１と接続されており、外部からの電気信号が入力可能となっている。また第１電源ラインＬＶＤＤ１と第２電源ラインＬＶＤＤ２には、独立に電源電圧Ｖｄｄ１、Ｖｄｄ２を供給可能となっている。

以上が半導体装置１００の構成である。続いてその試験方法を説明する。

半導体装置１００の製造（組み立て）が終了すると、出荷前に半導体装置１００の試験が行われる。半導体装置１００の試験項目のひとつとして、第１半導体チップ１２と第２半導体チップ１４の間の電気的な接続確認が行われる。

接続確認試験は、複数のチップ間接続ワイヤＷ１_１、Ｗ１_２について順に行われる。ｉ番目のワイヤＷ_ｉの接続試験を行うとき、制御部２２はスイッチ２０を制御し、テスト用パッドＰＴＥＳＴをｉ番目の第１パッドＰ１_ｉへと接続する。

また制御部２２は、検査対象のワイヤＷ１_ｉと接続される第１パッドＰ１_ｉおよび第２パッドＰ２_ｉをハイインピーダンスとする。具体的には、ｉ番目の出力バッファＢＵＦ１_ｉをディスイネーブル状態とし、その出力端子をハイインピーダンスとする。

制御部２２は、ｉ番目以外の出力バッファＢＵＦ１をアクティブな状態とし、ローレベル（接地電圧ＶＧＮＤ）を出力させる。

この状態において、テスト用パッドＰＴＥＳＴに接続される外部接続端子１１には、電流源および電圧計が接続される。またテスト用パッドＰＴＥＳＴが設けられた第１半導体チップ１２側の第１電源ラインＬＶＤＤ１には、電源電圧ＶＤＤ１が供給され、反対側の第２半導体チップ１４側の第２電源ラインＬＶＤＤ２には、接地電圧ＶＧＮＤ（０Ｖ）が供給される。

図３（ａ）〜（ｃ）は、図２の半導体装置１００の試験工程における等価回路図である。図３（ａ）は、接続が正常な場合、図３（ｂ）はワイヤがオープン異常の場合、図３（ｃ）は隣接するワイヤと接触したショート異常の場合を示す。各図において、１番目のチップ間接続ワイヤＷ１_１が検査対象の場合を示す。

図３（ａ）に示すように、ワイヤＷ１_１が正常に接続されているとき、テスト用パッドＰＴＥＳＴに供給される定電流Ｉ_ＴＥＳＴは、第１パッドＰ１_１、ワイヤＷ１_１、第２パッドＰ２_１、第３ダイオードＤ３_１を介して第２電源ラインＬＶＤＤ２に流れる。第２電源ラインＬＶＤＤ２には接地電圧（０Ｖ）が供給されているため、このときのテスト用パッドＰＴＥＳＴの電位を測定すると、
Ｖ_ＴＥＳＴ＝Ｖｆ
が得られる。ここでＶｆは第３ダイオードＤ３の順方向電圧である。

図３（ｂ）に示すように、ワイヤＷ１_１が断線しているとき、あるいはワイヤＷ１_１第１パッドＰ１_１や第２パッドＰ２_１に対して電気的に接続されていないとき、テスト用パッドＰＴＥＳＴに供給される定電流Ｉ_ＴＥＳＴは、第１パッドＰ１_１および第１ダイオードＤ１_１を介して第１電源ラインＬＶＤＤ１に流れる。第１電源ラインＬＶＤＤ１には、電源電圧ＶＤＤ１が供給されているため、このときのテスト用パッドＰＴＥＳＴの電位は、
Ｖ_ＴＥＳＴ＝Ｖｆ＋ＶＤＤ１
となる。ここでＶｆは第１ダイオードＤ１の順方向電圧である。

つまり、テスト用パッドＰＴＥＳＴの電圧を測定することにより、ワイヤＷ１_１が正常かあるいは異常かを判別することができる。

図３（ｃ）に示すように、ワイヤＷ１_１がワイヤＷ１_２と接触しているとき、テスト用パッドＰＴＥＳＴの電位は、第１パッドＰ１_２の電位と等しくなる。出力バッファＢＵＦ１_２はローレベルの０Ｖを出力しているため、テスト用パッドＰＴＥＳＴの電位は、０Ｖとなる。

したがって、図２の半導体装置１００によれば、ワイヤＷ１_１の他のワイヤＷ１_２とのショートも検出することができる。

図４は、変形例に係る半導体装置１００ａの構成を示す回路図である。図４の半導体装置１００ａについて、図２の半導体装置１００との相違点を中心に説明する。図２の半導体装置１００では、送信側の第１半導体チップ１２にテスト用パッドＰＴＥＳＴが設けられたが、図４の半導体装置１００ａでは、受信側の第２半導体チップ１４にテスト用パッドＰＴＥＳＴが設けられる。

テスト用パッドＰＴＥＳＴと同様に、スイッチ２０ａ、制御部２２ａも第２半導体チップ１４側に設けられる。制御部２２ａは、スイッチ２０ａを制御し、テスト用パッドＰＴＥＳＴを第２パッドＰ２_１〜Ｐ２_２のうち、検査対象のワイヤＷ１に対応付けられるひとつと接続する。

以上が半導体装置１００ａの構成である。続いてその試験方法を説明する。

接続確認試験は、複数のチップ間接続ワイヤＷ１_１、Ｗ１_２について順に行われる。ｉ番目のワイヤＷ_ｉの接続試験を行うとき、制御部２２ａはスイッチ２０ａを制御し、テスト用パッドＰＴＥＳＴをｉ番目の第２パッドＰ２_ｉへと接続する。また制御部２２ａは、ｉ番目の第２パッドＰ２_ｉに対して信号を出力するバッファが存在する場合には、そのバッファをディスイネーブル状態とする。制御部２２ａは、ｉ番目以外の第２パッドＰ２に信号を出力するバッファが存在する場合には、そのバッファをアクティブな状態とし、ローレベル（接地電圧ＶＧＮＤ）を出力させる。

この状態において、テスト用パッドＰＴＥＳＴに接続される外部接続端子１１には、電流源および電圧計が接続される。またテスト用パッドＰＴＥＳＴが設けられた第２半導体チップ１４側の第２電源ラインＬＶＤＤ２には、電源電圧ＶＤＤ２が供給され、反対側の第１半導体チップ１２側の第１電源ラインＬＶＤＤ１には、接地電圧ＶＧＮＤ（０Ｖ）が供給される。

１番目のチップ間接続ワイヤＷ１_１を検査する場合について具体的に説明する。
ワイヤＷ１_１が正常に接続されているとき、テスト用パッドＰＴＥＳＴに供給される定電流Ｉ_ＴＥＳＴは、第２パッドＰ２_１、ワイヤＷ１_１、第１パッドＰ１_１、第１ダイオードＤ１_１を介して第１電源ラインＬＶＤＤ１に流れる。第１電源ラインＬＶＤＤ１には接地電圧（０Ｖ）が供給されているため、このときのテスト用パッドＰＴＥＳＴの電位を測定すると、
Ｖ_ＴＥＳＴ＝Ｖｆ
が得られる。ここでＶｆは第１ダイオードＤ１の順方向電圧である。

ワイヤＷ１_１が断線しているとき、あるいはワイヤＷ１_１第１パッドＰ１_１や第２パッドＰ２_１に対して電気的に接続されていないとき、テスト用パッドＰＴＥＳＴに供給される定電流Ｉ_ＴＥＳＴは、第２パッドＰ２_１および第３ダイオードＤ３_１を介して第２電源ラインＬＶＤＤ２に流れる。第２電源ラインＬＶＤＤ２には、電源電圧ＶＤＤ２が供給されているため、このときのテスト用パッドＰＴＥＳＴの電位は、
Ｖ_ＴＥＳＴ＝Ｖｆ＋ＶＤＤ２
となる。ここでＶｆは第３ダイオードＤ３の順方向電圧である。

つまり、テスト用パッドＰＴＥＳＴを第２半導体チップ１４側に設けた場合も、テスト用パッドＰＴＥＳＴの電圧を測定することにより、ワイヤＷ１_１が正常かあるいは異常かを判別することができる。

テスト用パッドＰＴＥＳＴが設けられる第２半導体チップ１４には、第２パッドＰ２ごとにバッファを設けることが望ましい。これらのバッファは、その出力端子が第２パッドと接続され、出力電圧をローレベルとするイネーブル状態と、その出力がハイインピーダンスとなるディスイネーブル状態が切りかえ可能である。双方向通信を行うチャンネルについては、出力バッファＢＵＦ３がその機能を果たす。双方向通信を行わないチャンネルについては、試験用にバッファＢＵＦ５を設ければよい。

ワイヤＷ１_１がワイヤＷ１_２と接触しているとき、テスト用パッドＰＴＥＳＴの電位は、第２パッドＰ２_２の電位と等しくなる。出力バッファＢＵＦ３はローレベルの０Ｖを出力しているため、テスト用パッドＰＴＥＳＴの電位は、０Ｖとなる。

したがって、第２半導体チップ１４が、第２パッドＰ２ごとのバッファＢＵＦ３、ＢＵＦ５を備える場合には、隣接するワイヤＷ１間のショートを検出することができる。なお、ワイヤＷ１間のショートを検出する必要が無い場合には、これらのバッファＢＵＦ３、ＢＵＦ５は不要である。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

多くの半導体装置では、あるワイヤを経由して第１半導体チップ１２から第２半導体チップ１４に信号が伝送され、別のワイヤを経由して第２半導体チップ１４から第１半導体チップ１２に信号が伝送される場合もある。このような半導体装置では、テスト用パッドＰＴＥＳＴを、第１半導体チップ１２と第２半導体チップ１４の両方に設けてもよい。

また実施の形態では、第１パッドＰ１と第２パッドＰ２がボンディングワイヤで接続される場合を説明したが、第１パッドＰ１や第２パッドＰ２間の接続手段はそれには限定されない。たとえば接続手段は、基体１０上に形成された配線であってもよいし、はんだボールであってもよく、本発明は任意の接続手段の検査に利用できる。

また実施の形態では、第１半導体チップ１２および第２半導体チップ１４が基体１０に実装される場合を説明したが、本発明はそれに限定されない。たとえば第１半導体チップ１２の上に第２半導体チップ１４が実装される、もしくはその逆のチップオンチップ構造であってもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

Ｐ１…第１パッド、ＰＧＮＤ１…第１接地パッド、ＰＶＤＤ１…第１電源パッド、ＬＧＮＤ１…第１接地ライン、ＬＶＤＤ１…第１電源ライン、Ｄ１…第１ダイオード、ＢＵＦ１…出力バッファ、ＰＴＥＳＴ…テスト用パッド、Ｐ２…第２パッド、ＰＧＮＤ２…第２接地パッド、ＰＶＤＤ２…第２電源パッド、ＬＧＮＤ２…第２接地ライン、ＬＶＤＤ２…第２電源ライン、Ｄ２…第２ダイオード、ＢＵＦ２…入力バッファ、Ｄ３…第３ダイオード、ＢＵＦ３…出力バッファ、Ｄ４…第４ダイオード、ＢＵＦ４…入力バッファ、１０…基体、１２…第１半導体チップ、１４…第２半導体チップ、１６…集積回路、１８…集積回路、２０…スイッチ、２２…制御部、１００…半導体装置。

Claims

第１半導体チップと第２半導体チップを備える半導体装置であって、
前記第１半導体チップは、
少なくともひとつの第１パッドと、
前記少なくともひとつの第１パッドのいずれかに選択的に接続されるテスト用パッドと、
第１電源ラインと、
第１接地ラインと、
前記少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが前記第１電源ラインに接続され、それぞれのアノードが対応する前記第１パッドに接続される、少なくともひとつの第１ダイオードと、
前記少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが対応する前記第１パッドに接続され、それぞれのアノードが前記第１接地ラインに接続される、少なくともひとつの第２ダイオードと、
前記少なくともひとつの第１パッドごとに設けられ、それぞれの出力端子が対応する前記第１パッドに接続され、信号を出力するイネーブル状態と、出力がハイインピーダンスとなるディスイネーブル状態が切りかえ可能な、少なくともひとつのバッファと、
を備え、
前記第２半導体チップは、
前記少なくともひとつの第１パッドごとに設けられ、それぞれが対応する前記第１パッドと接続手段を介して接続される、少なくともひとつの第２パッドと、
第２電源ラインと、
第２接地ラインと、
前記少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが前記第２電源ラインに接続され、それぞれのアノードが対応する前記第２パッドに接続された、少なくともひとつの第３ダイオードと、
前記少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが対応する前記第２パッドに接続され、それぞれのアノードが前記第２接地ラインに接続された、少なくともひとつの第４ダイオードと、
を備え、
前記第１電源ラインと前記第２電源ラインに独立に電源電圧を供給可能であることを特徴とする半導体装置。
前記少なくともひとつのバッファは、その出力端子に接続される前記接続手段が検査対象であるとき、ディスイネーブル状態となるよう構成されることを特徴とする請求項１に記載の半導体装置。
前記少なくともひとつのバッファは、その出力端子に接続される前記接続手段が検査対象でないとき、電源電圧とは異なる固定電圧を出力するよう構成されることを特徴とする請求項１または２に記載の半導体装置。
第１半導体チップと第２半導体チップを備える半導体装置であって、
前記第１半導体チップは、
少なくともひとつの第１パッドと、
第１電源ラインと、
第１接地ラインと、
前記少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが前記第１電源ラインに接続され、それぞれのアノードが対応する前記第１パッドに接続される、少なくともひとつの第１ダイオードと、
前記少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが対応する前記第１パッドに接続され、それぞれのアノードが前記第１接地ラインに接続される、少なくともひとつの第２ダイオードと、
を備え、
前記第２半導体チップは、
前記少なくともひとつの第１パッドごとに設けられ、それぞれが対応する前記第１パッドと接続手段を介して接続される、少なくともひとつの第２パッドと、
前記少なくともひとつの第２パッドのいずれかに選択的に接続されるテスト用パッドと、
第２電源ラインと、
第２接地ラインと、
前記少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが前記第２電源ラインに接続され、それぞれのアノードが対応する前記第２パッドに接続された、少なくともひとつの第３ダイオードと、
前記少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが対応する前記第２パッドに接続され、それぞれのアノードが前記第２接地ラインに接続された、少なくともひとつの第４ダイオードと、
を備え、
前記第１電源ラインと前記第２電源ラインに独立に電源電圧を供給可能であることを特徴とする半導体装置。
前記少なくともひとつの第２パッドのうち、少なくともひとつごとに設けられ、それぞれの出力端子が対応する前記第２パッドに接続され、信号を出力するイネーブル状態と、出力がハイインピーダンスとなるディスイネーブル状態が切りかえ可能な、少なくともひとつのバッファをさらに備えることを特徴とする請求項４に記載の半導体装置。
前記少なくともひとつのバッファは、その出力端子に接続される前記接続手段が検査対象であるとき、ディスイネーブル状態となるよう構成されることを特徴とする請求項５に記載の半導体装置。
前記少なくともひとつのバッファは、その出力端子に接続される前記接続手段が検査対象でないとき、電源電圧とは異なる固定電圧を出力するよう構成されることを特徴とする請求項５または６に記載の半導体装置。
第１半導体チップと第２半導体チップを備える半導体装置の試験方法であって、
前記第１半導体チップは、
少なくともひとつの第１パッドと、
前記少なくともひとつの第１パッドのいずれかに選択的に接続されるテスト用パッドと、
第１電源ラインと、
第１接地ラインと、
前記少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが前記第１電源ラインに接続され、それぞれのアノードが対応する前記第１パッドに接続される、少なくともひとつの第１ダイオードと、
前記少なくともひとつの第１パッドごとに設けられ、それぞれのカソードが対応する前記第１パッドに接続され、それぞれのアノードが前記第１接地ラインに接続される、少なくともひとつの第２ダイオードと、
を備え、
前記第２半導体チップは、
前記少なくともひとつの第１パッドごとに設けられ、それぞれが対応する前記第１パッドと接続手段を介して接続される、少なくともひとつの第２パッドと、
第２電源ラインと、
第２接地ラインと、
前記少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが前記第２電源ラインに接続され、それぞれのアノードが対応する前記第２パッドに接続された、少なくともひとつの第３ダイオードと、
前記少なくともひとつの第２パッドごとに設けられ、それぞれのカソードが対応する前記第２パッドに接続され、それぞれのアノードが前記第２接地ラインに接続された、少なくともひとつの第４ダイオードと、
を備え、
前記第１電源ラインと前記第２電源ラインに独立に電源電圧を供給可能であり、
本方法は、
検査対象の接続手段と接続される前記第１パッドおよび前記第２パッドをハイインピーダンスとした状態で実行される、
前記第１電源ラインに電源電圧を、前記第２電源ラインに前記電源電圧より低い固定電圧を供給するステップと、
前記テスト用パッドに対して試験電流を供給するステップと、
前記テスト用パッドの電圧を測定するステップと、
を備えることを特徴とする試験方法。
前記各ステップは、検査対象でない前記接続手段と接続される前記第１パッドおよび前記第２パッドを前記電源電圧と異なる電圧に固定した状態で実行されることを特徴とする請求項８に記載の試験方法。