JP2020008444A - 配線オープン検出回路 - Google Patents
配線オープン検出回路 Download PDFInfo
- Publication number
- JP2020008444A JP2020008444A JP2018130394A JP2018130394A JP2020008444A JP 2020008444 A JP2020008444 A JP 2020008444A JP 2018130394 A JP2018130394 A JP 2018130394A JP 2018130394 A JP2018130394 A JP 2018130394A JP 2020008444 A JP2020008444 A JP 2020008444A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- open
- terminal
- test bus
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/66—Testing of connections, e.g. of plugs or non-disconnectable joints
- G01R31/67—Testing the correctness of wire connections in electric apparatus or circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/54—Testing for continuity
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
Description
まず、第1の実施形態に係る配線オープン検出回路について、図面を参照して説明する。図1は配線オープン検出回路を示す回路図である。
次に、第2の実施形態に係る配線オープン検出回路に係るについて、図面を参照して説明する。図4は配線オープン検出回路を示す回路図である。
次に、第3の実施形態に係る配線オープン検出回路に係るについて、図面を参照して説明する。図7は配線オープン検出回路を示す回路図である。
次に、第4の実施形態に係る配線オープン検出回路に係るについて、図面を参照して説明する。図8は配線オープン検出回路を示す回路図である。
(付記1)
第1配線の一端に接続され、信号処理した信号を前記第1配線に出力する信号処理回路と、
前記第1配線の他端に接続される第1電極と、
第1ビアを介して前記第1電極に接続され、前記第1電極よりも上層の第2電極と、
前記第1電極と同一層に形成され、第2のビアを介して前記第2電極に接続される第3電極と、
一端が前記第3電極に接続されるダイオードと、
一端が前記ダイオードの他端に接続されるテストバスと、
前記テストバスの他端に接続され、前記テストバスを介して前記ダイオードの他端に第1電圧を印加し、前記第1配線に流れる電流の変化を検出して前記第3電極から前記第1配線までの配線がオープンか否かを判定するオープン判定回路と、
を有する配線オープン検出回路。
第1配線の一端に接続され、信号処理した信号を前記第1配線に出力する信号処理回路と、
前記第1配線の他端に接続される第1電極と、
第1ビアを介して前記第1電極に接続され、前記第1電極よりも上層の第2電極と、
前記第1電極と同一層に形成され、第2のビアを介して前記第2電極に接続される第3電極と、
前記第1電極と同一層に形成される第4電極と、
第3ビアを介して前記第4電極に接続され、前記第4電極よりも上層の第5電極と、
前記第4電極と同一層に形成され、第4のビアを介して前記第5電極に接続される第6電極と、
一端が前記第3電極に接続され、他端が前記第6電極に接続されるダイオードと、
一端が前記第4電極に接続されるテストバスと、
前記テストバスの他端に接続され、前記テストバスを介して前記ダイオードの他端に第1電圧を印加し、前記第4電極から前記第1配線に流れる電流の変化を検出して前記第4電極から前記第1配線までの配線がオープンか否かを判定するオープン判定回路と、
を有する配線オープン検出回路。
2 アナログ・デジタルコンバータ
100〜104、100a、101a、103a 配線オープン検出回路
BUFF1、BUFF2 バッファ
C1〜C4、Cn−1、Cn キャパシタ
ChipA、ChipB 集積回路チップ
D1〜D4、Dn−1、Dn、D11、D12、D21、D22、D31〜D34、D3n−1、D3n、D1a、D41〜D43 ダイオード
DNK1〜DNK3、DNK11〜DNK14、DNK21、DNK22 電極
DRIV1〜DRIV4、DRIVn−1、DRIVn ドライバ
Itest 電流
NMT1、NMT11,NMT12 MOSトランジスタ
MW1〜MW4、MWn−1、MWn、MW11、MW21 配線
PAD1〜PAD4、PADn−1、PADn、PAD11〜PAD14、PAD1a 端子
PMT1、PMT11、PMT12 MOSトランジスタ
R1〜R4、Rn−1、Rn 抵抗
Sin 入力信号
Sout 出力信号
SW1、SW2 スイッチ
TB、TB1、TB2、TB11、TB12、TB21、TB22,TBa、TB31〜TB33 テストバス
VDD1 電源(高電位側電源)
VIA1、VIA2、VIA11〜VIA14 ビア
Vss 接地電位(低電位側電源)
Vtb、Vtb1、Vtb2、Vtb3 テストバス印加電圧
Claims (8)
- 第1配線の一端に接続され、信号処理した信号を前記第1配線に出力する信号処理回路と、
前記第1配線の他端に接続される端子と、
一端が前記端子に接続されるダイオードと、
一端が前記ダイオードの他端に接続されるテストバスと、
前記テストバスの他端に接続され、前記テストバスを介して前記ダイオードの他端に第1電圧を印加し、前記第1配線に流れる電流の変化を検出して前記第1配線がオープンか否かを判定するオープン判定回路と、
を具備することを特徴とする配線オープン検出回路。 - 前記ダイオードの一端はカソードであり、前記ダイオードの他端はアノードであり、
前記第1電圧は、前記ダイオードの順方向電圧よりも大きな正の電圧である
ことを特徴とする請求項1に記載の配線オープン検出回路。 - 前記ダイオードの一端はアノードであり、前記ダイオードの他端はカソードであり、
前記第1電圧は、前記ダイオードの耐圧よりも大きな正の電圧である
ことを特徴とする請求項1に記載の配線オープン検出回路。 - 第1配線の一端に接続され、信号処理した信号を前記第1配線に出力する信号処理回路と、
前記第1配線の他端に接続される端子と、
一端が前記端子に接続される、前記信号処理回路から出力される信号により電荷を蓄積するキャパシタと、
一端が前記キャパシタの他端に接続されるテストバスと、
前記テストバスの他端に接続され、前記テストバスを介して前記キャパシタから放電される蓄積電荷の変化を検出して前記第1配線がオープンか否かを判定するオープン判定回路と、
を具備することを特徴とする配線オープン検出回路。 - 前記オープン判定回路は、アナログ・デジタルコンバータを含み、
前記アナログ・デジタルコンバータは、前記キャパシタから放電される電荷をアナログ信号として入力し、アナログ・デジタル変換した信号を出力し、
前記オープン判定回路は、前記アナログ・デジタルコンバータの出力信号が接地電位レベルを維持するときは前記第1配線がオープンであると判定し、前記アナログ・デジタルコンバータの出力信号レベルが変化する場合は前記第1配線が正常であると判定する、
ことを特徴とする請求項4に記載の配線オープン検出回路。 - 前記キャパシタは、前記端子と前記テストバスの間で形成される配線間容量或いはゲート容量である
ことを特徴とする請求項4又は5に記載の配線オープン検出回路。 - 第1端子と、一端が前記第1端子に接続される第1テストバスと、一端が前記第1テストバスの他端に接続される第1保護ダイオードと、前記第1ダイオードの他端に接続される第2端子とを有する第1集積回路チップと、
第3端子と、前記第3端子に接続される信号処理回路と、一端が前記信号処理回路に接続され第2テストバスと、前記第2テストバスの他端に接続される第4端子とを有する第2集積回路チップと、
一端が前記第2端子に接続され、他端が前記第3端子に接続され、前記第1集積回路チップと前記第2集積回路チップの間を電気的に接続する第1配線と、
前記第1端子に第1電圧を印加し、前記第2テストバスを介して前記第4端子から出力される電流の変化を検出して前記第1配線がオープンか否かを判定するオープン判定回路と、
を具備することを特徴とする配線オープン検出回路。 - 第1配線の一端に接続され、信号処理した信号を前記第1配線に出力する信号処理回路と、
前記第1配線の他端に接続される端子と、
一端が前記端子に接続される高抵抗値を有する第1抵抗と、
一端が前記第1抵抗の他端に接続されるテストバスと、
前記テストバスの他端に接続され、前記テストバスを介して前記第1抵抗の他端に第1電圧を印加し、前記第1配線に流れる電流の変化を検出して前記第1配線がオープンか否かを判定するオープン判定回路と、
を具備することを特徴とする配線オープン検出回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018130394A JP7241482B2 (ja) | 2018-07-10 | 2018-07-10 | 配線オープン検出回路 |
US16/266,135 US10942225B2 (en) | 2018-07-10 | 2019-02-04 | Wiring open detection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018130394A JP7241482B2 (ja) | 2018-07-10 | 2018-07-10 | 配線オープン検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020008444A true JP2020008444A (ja) | 2020-01-16 |
JP7241482B2 JP7241482B2 (ja) | 2023-03-17 |
Family
ID=69140234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018130394A Active JP7241482B2 (ja) | 2018-07-10 | 2018-07-10 | 配線オープン検出回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10942225B2 (ja) |
JP (1) | JP7241482B2 (ja) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03225233A (ja) * | 1990-01-31 | 1991-10-04 | Hitachi Ltd | 3線式被測定抵抗体のバーンアウト回路 |
JP2001296330A (ja) * | 2000-04-11 | 2001-10-26 | Fujitsu Ltd | 断線位置検出機能を備えた電子機器及び断線位置検出方法 |
JP2003029296A (ja) * | 2001-07-13 | 2003-01-29 | Toshiba Corp | アレイ基板及びその検査方法並びに液晶表示装置 |
JP2005017099A (ja) * | 2003-06-26 | 2005-01-20 | Renesas Technology Corp | マルチチップモジュール |
JP2007147330A (ja) * | 2005-11-24 | 2007-06-14 | Fujifilm Corp | 半導体チップおよびその試験方法 |
US20110204910A1 (en) * | 2008-11-14 | 2011-08-25 | Teradyne, Inc. | Method and apparatus for testing electrical connections on a printed circuit board |
JP2012042226A (ja) * | 2010-08-12 | 2012-03-01 | Rohm Co Ltd | 半導体装置およびその試験方法 |
JP2012127803A (ja) * | 2010-12-15 | 2012-07-05 | Denso Corp | 半導体集積回路 |
JP2014095687A (ja) * | 2012-10-12 | 2014-05-22 | Institute Of National Colleges Of Technology Japan | はんだ接続部の検査回路および方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4056773A (en) * | 1976-08-25 | 1977-11-01 | Sullivan Donald F | Printed circuit board open circuit tester |
US5124660A (en) * | 1990-12-20 | 1992-06-23 | Hewlett-Packard Company | Identification of pin-open faults by capacitive coupling through the integrated circuit package |
US6614253B2 (en) * | 2001-08-03 | 2003-09-02 | Northrop Grumman Corporation | On-circuit board continuity tester |
US7030623B1 (en) * | 2004-02-03 | 2006-04-18 | Kevin Carpenter | Electrical short tracing apparatus and method |
JP4337983B2 (ja) | 2005-02-17 | 2009-09-30 | 国立大学法人 東京大学 | 混在型半導体集積回路及びその製造方法 |
JP2010221372A (ja) | 2009-03-25 | 2010-10-07 | Seiko Epson Corp | Memsデバイス及びその検査方法 |
US9043623B2 (en) * | 2012-05-07 | 2015-05-26 | Tesla Motors, Inc. | Host initiated state control of remote client in communications system |
-
2018
- 2018-07-10 JP JP2018130394A patent/JP7241482B2/ja active Active
-
2019
- 2019-02-04 US US16/266,135 patent/US10942225B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03225233A (ja) * | 1990-01-31 | 1991-10-04 | Hitachi Ltd | 3線式被測定抵抗体のバーンアウト回路 |
JP2001296330A (ja) * | 2000-04-11 | 2001-10-26 | Fujitsu Ltd | 断線位置検出機能を備えた電子機器及び断線位置検出方法 |
JP2003029296A (ja) * | 2001-07-13 | 2003-01-29 | Toshiba Corp | アレイ基板及びその検査方法並びに液晶表示装置 |
JP2005017099A (ja) * | 2003-06-26 | 2005-01-20 | Renesas Technology Corp | マルチチップモジュール |
JP2007147330A (ja) * | 2005-11-24 | 2007-06-14 | Fujifilm Corp | 半導体チップおよびその試験方法 |
US20110204910A1 (en) * | 2008-11-14 | 2011-08-25 | Teradyne, Inc. | Method and apparatus for testing electrical connections on a printed circuit board |
JP2012042226A (ja) * | 2010-08-12 | 2012-03-01 | Rohm Co Ltd | 半導体装置およびその試験方法 |
JP2012127803A (ja) * | 2010-12-15 | 2012-07-05 | Denso Corp | 半導体集積回路 |
JP2014095687A (ja) * | 2012-10-12 | 2014-05-22 | Institute Of National Colleges Of Technology Japan | はんだ接続部の検査回路および方法 |
Also Published As
Publication number | Publication date |
---|---|
US20200018788A1 (en) | 2020-01-16 |
JP7241482B2 (ja) | 2023-03-17 |
US10942225B2 (en) | 2021-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2020036530A (ja) | スイッチング素子の駆動制御装置 | |
US9473133B2 (en) | Control device | |
KR101110942B1 (ko) | 정전기 방전 보호 회로 및 동작 방법 | |
US8139330B2 (en) | Semiconductor integrated circuit | |
US20060262472A1 (en) | Semiconductor integrated circuit device | |
US10330736B2 (en) | Semiconductor device, battery monitoring system, and diagnostic method for semiconductor device | |
US20140036401A1 (en) | Semiconductor device, electronic device, and method of testing the semiconductor device | |
JP7271933B2 (ja) | 絶縁ゲート型デバイス駆動装置 | |
JP6350422B2 (ja) | 電力変換装置 | |
JP6200757B2 (ja) | 信号伝送回路を備える駆動回路及び動作方法 | |
US9647647B2 (en) | Semiconductor device | |
US20140327079A1 (en) | Electrostatic Discharge (ESD) Clamp Circuit with High Effective Holding Voltage | |
US9001478B2 (en) | Self-reset transient-to-digital convertor and electronic product utilizing the same | |
US11482858B2 (en) | Protection circuit | |
US8879220B2 (en) | Electrostatic discharge protection circuit | |
US20060158808A1 (en) | Integrated circuit with an undervoltage detector | |
US20090067106A1 (en) | Static electricity discharge circuit | |
US9553446B2 (en) | Shared ESD circuitry | |
JP5157313B2 (ja) | 半導体装置 | |
JP5219342B2 (ja) | Ac結合される箇所のesd保護のための方法及び構成 | |
US20080198520A1 (en) | Electrostatic discharge protection circuit with lowered driving voltage | |
JP7241482B2 (ja) | 配線オープン検出回路 | |
JP2012194183A (ja) | 半導体装置 | |
CN106357261A (zh) | 具自身静电防护功能的输出缓冲电路 | |
JP2011040521A (ja) | 保護回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201125 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20211029 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20211102 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20211221 |
|
A603 | Late request for extension of time limit during examination |
Free format text: JAPANESE INTERMEDIATE CODE: A603 Effective date: 20220125 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220202 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220510 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220610 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221003 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221111 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230206 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230307 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7241482 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |