JP2020008444A - 配線オープン検出回路 - Google Patents

Abstract

【課題】複数の配線のオープン検出を簡略な構成を用いて実行する。【解決手段】一つの実施形態によれば、配線オープン検出回路は、信号処理回路、端子、ダイオード、テストバス、オープン判定回路を含む。信号処理回路は、第１配線の一端に接続され、信号処理した信号を第１配線に出力する。端子は、第１配線の他端に接続される。ダイオードは、一端が端子に接続される。テストバスは、一端がダイオードの他端に接続される。オープン判定回路は、テストバスの他端に接続され、テストバスを介してダイオードの他端に第１電圧を印加し、第１配線に流れる電流の変化を検出して第１配線がオープンか否かを判定する。【選択図】図１

Description

本発明の実施形態は、配線オープン検出回路に関する。

近年、半導体集積回路では、多数の機能を取り込んでシステム化及び高集積化、半導体集積回路を多数用いてマルチチップパッケージ化やマルチチップモジュール化等が進行している。半導体集積回路の配線数の多数本化や配線の長距離化、半導体集積回路チップ間を接続する配線の長距離化も進展している。

このため、半導体集積回路では、配線のオープンやショートを検出するのは大変重要となっている。これらの配線のオープンやショート検出する方法として、例えば光信号や電気信号等を用いた不良解析装置が多用されている。不良解析装置を用いた場合、解析の事前準備、解析対応ソフト等が必要となり、簡略な構成で迅速な不良解析が困難であるという問題点がある。

特開２０１２−０４２２２６号公報

本発明は、複数の配線のオープン検出を簡略な構成を用いて実行することができる配線オープン検出回路を提供することにある。

一つの実施形態によれば、配線オープン検出回路は、信号処理回路、端子、ダイオード、テストバス、オープン判定回路を含む。信号処理回路は、 第１配線の一端に接続され、信号処理した信号を第１配線に出力する。端子は、第１配線の他端に接続される。ダイオードは、一端が端子に接続される。テストバスは、一端がダイオードの他端に接続される。オープン判定回路は、テストバスの他端に接続され、テストバスを介してダイオードの他端に第１電圧を印加し、第１配線に流れる電流の変化を検出して第１配線がオープンか否かを判定する。

第１の実施形態に係る配線オープン検出回路を示す回路図である。 第１の実施形態に係る配線オープン試験を示す回路図である。 第１の実施形態に係る配線オープン試験での印加電圧を示す図である。 第１の実施形態に係る配線オープン試験での判定結果を示す図である。 第２の実施形態に係る配線オープン検出回路を示す回路図である。 第２の実施形態に係る配線オープン試験を示す回路図である。 第２の実施形態に係る配線オープン試験での判定結果を示す図である。 第３の実施形態に係る配線オープン検出回路を示す回路図である。 第４の実施形態に係る配線オープン検出回路を示す回路図である。 第４の実施形態に係る配線オープン試験での印加電圧を示す図である。 第４の実施形態に係る配線オープン試験での判定結果を示す図である。 第１の変形例の配線オープン検出回路を示す回路図である。 第１の変形例の配線オープン試験での印加電圧を示す図である。 第１の変形例の配線オープン試験での判定結果を示す図である。 第２の変形例の配線オープン検出回路を示す回路図である。 第３の変形例の配線オープン検出回路を示す回路図である。 第４の変形例の配線オープン検出回路を示す回路図である。 第４の変形例の配線オープン試験での印加電圧を示す図である。 第４の変形例の配線オープン試験での判定結果を示す図である。

以下本発明の実施形態について図面を参照しながら説明する。

（第１の実施形態）
まず、第１の実施形態に係る配線オープン検出回路について、図面を参照して説明する。図１は配線オープン検出回路を示す回路図である。

第１の実施形態では、ドライバと端子間を接続する長距離の配線のオープン検出として、端子とオープン判定回路の間にダイオード及びテストバスを設けている。テストバスを介してダイオードに電圧を印加して長距離の配線に流れる電流の変化をオープン判定回路が検出して、長距離の配線がオープンか否かを判定している。

図1に示すように、配線オープン検出回路１００は、ドライバＤＲＩＶ１〜ＤＲＩＶ４、ドライバＤＲＩＶｎ−１、ドライバＤＲＩＶｎ、配線ＭＷ１〜ＭＷ４、配線ＭＷｎ−１、配線ＭＷｎ、端子ＰＡＤ１〜ＰＡＤ４、端子ＰＡＤｎ−１、端子ＰＡＤｎ、ダイオードＤ１〜Ｄ４、ダイオードＤｎ−１、ダイオードＤｎ、テストバスＴＢ、オープン判定回路１を含む。

第１の実施形態では、ドライバＤＲＩＶ１〜ＤＲＩＶ４、ドライバＤＲＩＶｎ−１、ドライバＤＲＩＶｎ、配線ＭＷ１〜ＭＷ４、配線ＭＷｎ−１、配線ＭＷｎ、端子ＰＡＤ１〜ＰＡＤ４、端子ＰＡＤｎ−１、及び端子ＰＡＤｎを含む半導体集積回路（図示せず）に、ダイオードＤ１〜Ｄ４、ダイオードＤｎ−１、ダイオードＤｎ、テストバスＴＢを設けて長距離の配線である配線ＭＷ１〜ＭＷ４、配線ＭＷｎ−１、配線ＭＷｎがオープンか否かを判定している。

ドライバＤＲＩＶ１〜ＤＲＩＶ４、ドライバＤＲＩＶｎ−１、ドライバＤＲＩＶｎは、半導体集積回路の出力側に設けられる信号処理を実行する信号処理回路である。

配線ＭＷ１〜ＭＷ４、配線ＭＷｎ−１、配線ＭＷｎは、配線長が１ｍｍ以上（例えば、７ｍｍ）の金属配線であり、並列配置されている。

配線ＭＷ１は、一端がドライバＤＲＩＶ１に接続され、他端が端子ＰＡＤ１に接続され、ドライバＤＲＩＶ１で実行される信号処理信号を端子ＰＡＤ１に出力する。配線ＭＷ２は、一端がドライバＤＲＩＶ２に接続され、他端が端子ＰＡＤ２に接続され、ドライバＤＲＩＶ２で実行される信号処理信号を端子ＰＡＤ２に出力する。配線ＭＷ３は、一端がドライバＤＲＩＶ３に接続され、他端が端子ＰＡＤ３に接続され、ドライバＤＲＩＶ３で実行される信号処理信号を端子ＰＡＤ３に出力する。配線ＭＷ４は、一端がドライバＤＲＩＶ４に接続され、他端が端子ＰＡＤ４に接続され、ドライバＤＲＩＶ４で実行される信号処理信号を端子ＰＡＤ４に出力する。配線ＭＷｎ−１は、一端がドライバＤＲＩＶｎ−１に接続され、他端が端子ＰＡＤｎ−１に接続され、ドライバＤＲＩＶｎ−１で実行される信号処理信号を端子ＰＡＤｎ−１に出力する。配線ＭＷｎは、一端がドライバＤＲＩＶｎに接続され、他端が端子ＰＡＤｎに接続され、ドライバＤＲＩＶｎで実行される信号処理信号を端子ＰＡＤｎに出力する。

ダイオードＤ１は、一端（カソード）が端子ＰＡＤ１に接続され、他端（アノード）がテストバスＴＢに接続される。ダイオードＤ２は、一端（カソード）が端子ＰＡＤ２に接続され、他端（アノード）がテストバスＴＢに接続される。ダイオードＤ３は、一端（カソード）が端子ＰＡＤ３に接続され、他端（アノード）がテストバスＴＢに接続される。ダイオードＤ４は、一端（カソード）が端子ＰＡＤ４に接続され、他端（アノード）がテストバスＴＢに接続される。ダイオードＤｎ−１は、一端（カソード）が端子ＰＡＤｎ−１に接続され、他端（アノード）がテストバスＴＢに接続される。ダイオードＤｎは、一端（カソード）が端子ＰＡＤｎに接続され、他端（アノード）がテストバスＴＢに接続される。オープン判定回路１は、テストバスＴＢに接続される。

隣接配置される長距離の配線間のショート不良は、例えば隣接配置されるドライバからの電流を検出して配線間がショートしているか否かを判定する。ここでは、詳細の説明は省略する。

次に、配線オープン試験について図２、図３Ａ及び図３Ｂを参照して説明する。図２は、配線オープン試験を示す回路図である。図３Ａは、配線オープン試験での印加電圧を示す図である。図３Ｂは、配線オープン試験での判定結果を示す図である。ここでは、配線ＭＷ１のオープン試験を例にして説明する。配線ＭＷ２〜ＭＷ４、配線ＭＷｎ−１、配線ＭＷｎのオープン試験については、配線ＭＷ１と同様なので説明を省略する。

図２に示すように、ドライバＤＲＩＶ１は、トランジスタＰＭＴ１とトランジスタＮＭＴ１から構成される出力バッファである。トランジスタＰＭＴ１は、Ｐｃｈ ＭＯＳトランジスタであり、ソースが電源（高電位側電源）ＶＤＤ１に接続され、ドレインが配線ＭＷ１の一端に接続される。トランジスタＮＭＴ１は、Ｎｃｈ ＭＯＳトランジスタであり、ドレインがトランジスタＰＭＴ１のドレインと配線ＭＷ１の一端に接続され、ソースが接地電位（低電位側電源）Ｖｓｓに接続される。

オープン判定回路１は、一端がテストバスＴＢに接続され、他端がＭＯＳトランジスタＮＭＴ１のソースに接続されている。

配線オープン試験のときに、オープン判定回路１は、テストバスＴＢを介してダイオードＤ１の他端（アノード）にテストバス印加電圧Ｖｔｂ（第１電圧）を印加する。オープン判定回路１は、配線ＭＷ１（第１配線）に流れる電流Ｉｔｅｓｔの変化を検出して配線ＭＷ１がオープンか否かを判定する。

図３Ａに示すように、半導体集積回路の通常動作時では、オープン判定回路１が印加するテストバス印加電圧Ｖｔｂは接地電位Ｖｓｓに設定され、例えばドライバＤＲＩＶ１から出力される信号は端子ＰＡＤ１を介して外部に出力される。

配線オープン試験のときに、オープン判定回路１が印加するテストバス印加電圧ＶｔｂはダイオードＤ１の順方向電圧よりも大きな正の電圧（第１電圧）に設定される。

図３Ｂに示すように、オープン判定回路１は、配線ＭＷ１に流れる電流Ｉｔｅｓｔが変化する場合は配線ＭＷ１が配線正常（断線していない）と判定し、配線ＭＷ１に流れる電流Ｉｔｅｓｔが一定（変化なし）の場合は配線ＭＷ１がオープン不良であると判定する。

上述したように、本実施形態の配線オープン検出回路１００では、ドライバＤＲＩＶ１〜ＤＲＩＶ４、ドライバＤＲＩＶｎ−１、ドライバＤＲＩＶｎ、配線ＭＷ１〜ＭＷ４、配線ＭＷｎ−１、配線ＭＷｎ、端子ＰＡＤ１〜ＰＡＤ４、端子ＰＡＤｎ−１、端子ＰＡＤｎ、ダイオードＤ１〜Ｄ４、ダイオードＤｎ−１、ダイオードＤｎ、テストバスＴＢ、オープン判定回路１が設けられる。オープン判定回路１は、テストバスＴＢを介してダイオードＤ１の他端にテストバス印加電圧Ｖｔｂを印加する。オープン判定回路１は、配線ＭＷ１に流れる電流Ｉｔｅｓｔの変化を検出して配線ＭＷ１がオープンか否かを判定する。

このため、複数の配線のオープンか否かの判定を迅速に、簡略な構成を用いて実行することができる。

なお、第１の実施形態では、ダイオードのカソードを端子に接続し、ダイオードのアノードをテストデバイスに接続しているが必ずしもこれに限定されるものではない。例えば、図１０に示す第１の変形例の配線オープン検出回路１００ａにしてもよい。

具体的には、図１０に示すように、ダイオードＤ３１は、アノードが端子ＰＡＤ１に接続カソードがテストバスＴＢに接続されている。ダイオードＤ３２は、アノードが端子ＰＡＤ２に接続カソードがテストバスＴＢに接続されている。ダイオードＤ３３は、アノードが端子ＰＡＤ３に接続カソードがテストバスＴＢに接続されている。ダイオードＤ３４は、アノードが端子ＰＡＤ４に接続カソードがテストバスＴＢに接続されている。ダイオードＤ３ｎ−１は、アノードが端子ＰＡＤｎ−１に接続カソードがテストバスＴＢに接続されている。ダイオードＤ３ｎは、アノードが端子ＰＡＤｎに接続カソードがテストバスＴＢに接続されている。テストバスＴＢはオープン判定回路２１に接続されている。

図１１Ａに示すように、配線オープン試験のときに、オープン判定回路２１は、テストバスＴＢを介してダイオードＤ３１の他端（カソード）にテストバス印加電圧Ｖｔｂ（第１電圧）を印加する。オープン判定回路２１は、配線ＭＷ１（第１配線）に流れる電流Ｉｔｅｓｔの変化を検出して配線ＭＷ１がオープンか否かを判定する。

図１１Ｂに示すように、配線オープン試験のときに、オープン判定回路２１が印加するテストバス印加電圧ＶｔｂはダイオードＤ１の耐圧よりも大きな正の電圧（第１電圧）に設定される。オープン判定回路２１は、配線ＭＷ１に流れる電流Ｉｔｅｓｔが変化する場合は配線ＭＷ１が配線正常（断線していない）と判定し、配線ＭＷ１に流れる電流Ｉｔｅｓｔが一定（変化なし）の場合は配線ＭＷ１がオープン不良であると判定する。

（第２の実施形態）
次に、第２の実施形態に係る配線オープン検出回路に係るについて、図面を参照して説明する。図４は配線オープン検出回路を示す回路図である。

第２の実施形態では、ドライバと端子間を接続する長距離の配線のオープン検出として、端子とオープン判定回路の間にキャパシタを設けている。キャパシタに充電された電荷が放電されたときに、オープン判定回路に設けられたアナログ・デジタルコンバータが放電電圧の変化を検出して長距離の配線がオープンか否かを判定している。

以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図４に示すように、配線オープン検出回路１０１は、ドライバＤＲＩＶ１〜ＤＲＩＶ４、ドライバＤＲＩＶｎ−１、ドライバＤＲＩＶｎ、配線ＭＷ１〜ＭＷ４、配線ＭＷｎ−１、配線ＭＷｎ、端子ＰＡＤ１〜ＰＡＤ４、端子ＰＡＤｎ−１、端子ＰＡＤｎ、キャパシタＣ１〜Ｃ４、キャパシタＣｎ−１、キャパシタＣｎ、スイッチＳＷ１、スイッチＳＷ２、テストバスＴＢ１、テストバスＴＢ２、オープン判定回路１ａを含む。

第１の実施形態では、ドライバＤＲＩＶ１〜ＤＲＩＶ４、ドライバＤＲＩＶｎ−１、ドライバＤＲＩＶｎ、配線ＭＷ１〜ＭＷ４、配線ＭＷｎ−１、配線ＭＷｎ、端子ＰＡＤ１〜ＰＡＤ４、端子ＰＡＤｎ−１、及び端子ＰＡＤｎを含む半導体集積回路（図示せず）に、キャパシタＣ１〜Ｃ４、キャパシタＣｎ−１、キャパシタＣｎ、スイッチＳＷ１、スイッチＳＷ２、テストバスＴＢ１、テストバスＴＢ２を設けて長距離の配線である配線ＭＷ１〜ＭＷ４、配線ＭＷｎ−１、配線ＭＷｎがオープンか否かを判定している。

キャパシタＣ１は、端子ＰＡＤ１とテストバスＴＢ１の間に設けられる配線間容量であり、ドライバＤＲＩＶ１から出力される出力信号により電荷を充電する。キャパシタＣ３は、端子ＰＡＤ３とテストバスＴＢ１の間に設けられる配線間容量であり、ドライバＤＲＩＶ３から出力される出力信号により電荷を充電する。キャパシタＣｎ−１は、端子ＰＡＤｎ−１とテストバスＴＢ１の間に設けられる配線間容量であり、ドライバＤＲＩＶｎ−１から出力される出力信号により電荷を充電する。

キャパシタＣ２は、端子ＰＡＤ２とテストバスＴＢ２の間に設けられる配線間容量であり、ドライバＤＲＩＶ２から出力される出力信号により電荷を充電する。キャパシタＣ４は、端子ＰＡＤ４とテストバスＴＢ２の間に設けられる配線間容量であり、ドライバＤＲＩＶ４から出力される出力信号により電荷を充電する。キャパシタＣｎは、端子ＰＡＤｎとテストバスＴＢ２の間に設けられる配線間容量であり、ドライバＤＲＩＶｎから出力される出力信号により電荷を充電する。

スイッチＳＷ１は、テストバスＴＢ１とオープン判定回路１ａの間に設けられる。スイッチＳＷ２は、テストバスＴＢ２とオープン判定回路１ａの間に設けられる。

出力信号が一定なローレベル（Ｖｓｓレベル）の信号では、キャパシタＣ１〜Ｃ４、キャパシタＣｎ−１、キャパシタＣｎは電荷を充電しない。キャパシタＣ１〜Ｃ４、キャパシタＣｎ−１、キャパシタＣｎは、配線間容量であるので蓄積された電荷は徐々に放電する。

ここでは、キャパシタＣ１〜Ｃ４、キャパシタＣｎ−１、キャパシタＣｎには、配線間容量を用いているがゲート容量を用いてもよい。

次に、配線オープン試験について図５及び図６を参照して説明する。図５は、配線オープン試験を示す回路図である。図６は、配線オープン試験での判定結果を示す図である。ここでは、配線ＭＷ１のオープン試験を例にして説明する。配線ＭＷ２〜ＭＷ４、配線ＭＷｎ−１、配線ＭＷｎのオープン試験については、配線ＭＷ１と同様なので説明を省略する。

図５に示すように、オープン判定回路１ａは、一端がテストバスＴＢ１に接続され、他端がＭＯＳトランジスタＮＭＴ１のソースに接続され、アナログ・デジタルコンバータ２を含む。キャパシタＣ１は、ドライバＤＲＩＶ１から出力されるハイレベルの出力信号により電荷を充電し、ドライバＤＲＩＶ１の出力信号がＶｓｓレベルのときに蓄積された電荷を放電する。このとき、スイッチＳＷ１がオンしてキャパシタＣ１の放電電荷がアナログ・デジタルコンバータ２の入力側に入力信号Ｓｉｎとして入力される。アナログ・デジタルコンバータ２は、アナログ・デジタル変換処理を実行してデジタル信号である出力信号Ｓｏｕｔを出力する。

配線ＭＷ１の配線オープン試験のとき、ドライバＤＲＩＶ２〜ＤＲＩＶ４、ドライバＤＲＩＶｎ−１、ドライバＤＲＩＶｎから出力される出力信号は一定なＶｓｓレベルに設定するのが好ましい。その理由は、キャパシタＣ２〜Ｃ４、キャパシタＣｎ−１、キャパシタＣｎを充放電させないためである。

図６に示すように、オープン判定回路１ａは、アナログ・デジタルコンバータ２から出力される出力信号Ｓｏｕｔが変化する場合（ハイレベルがＶｄｄ１／ローレベルがＶｓｓ）、配線ＭＷ１が配線正常（断線していない）と判定し、アナログ・デジタルコンバータ２から出力される出力信号Ｓｏｕｔが一定な場合（Ｖｓｓ）、配線ＭＷ１がオープン不良であると判定する。

上述したように、本実施形態の配線オープン検出回路１０１では、ドライバＤＲＩＶ１〜ＤＲＩＶ４、ドライバＤＲＩＶｎ−１、ドライバＤＲＩＶｎ、配線ＭＷ１〜ＭＷ４、配線ＭＷｎ−１、配線ＭＷｎ、端子ＰＡＤ１〜ＰＡＤ４、端子ＰＡＤｎ−１、端子ＰＡＤｎ、キャパシタＣ１〜Ｃ４、キャパシタＣｎ−１、キャパシタＣｎ、スイッチＳＷ１、スイッチＳＷ２、テストバスＴＢ１、テストバスＴＢ２、オープン判定回路１ａが設けられる。オープン判定回路１ａは、アナログ・デジタルコンバータ２を含む。キャパシタに充電された電荷が放電されたときに、アナログ・デジタルコンバータ２が放電電圧の変化を検出し、オープン判定回路１ａが長距離の配線のオープンか否かを判定している。

このため、複数の配線がオープンか否かの判定を迅速に、簡略な構成を用いて実行することができる。

なお、第２の実施形態では、端子とテストバスの間にキャパシタを設けているが必ずしもこれに限定されるものではない。例えば、図１２に示すキャパシタを抵抗に置き換えた第２の変形例の配線オープン検出回路１０１ａにしてもよい。

具体的には、図１２に示すように、抵抗Ｒ１は端子ＰＡＤ１とテストバスＴＢ１の間に設けられる。抵抗Ｒ２は端子ＰＡＤ２とテストバスＴＢ２の間に設けられる。抵抗Ｒ３は端子ＰＡＤ３とテストバスＴＢ１の間に設けられる。抵抗Ｒ４は端子ＰＡＤ４とテストバスＴＢ２の間に設けられる。抵抗Ｒｎ−１は端子ＰＡＤｎ−１とテストバスＴＢ１の間に設けられる。抵抗Ｒｎは端子ＰＡＤｎとテストバスＴＢ２の間に設けられる。

抵抗Ｒ１〜Ｒ４、抵抗Ｒｎ−１、抵抗Ｒｎは、高抵抗値（例えば、数ＭΩ）を有する抵抗である。オープン判定回路３１がスイッチＳＷ１とスイッチＳＷ２に接続される。

オープン判定回路３１は、ドライバから出力される出力信号を高抵抗値の抵抗を介して入力し、長距離の配線に流れる電流の変化を検知して長距離の配線がオープンであるか否かを判定する。ここで、配線ＭＷ１の配線オープン試験のとき、ドライバＤＲＩＶ２〜ＤＲＩＶ４、ドライバＤＲＩＶｎ−１、ドライバＤＲＩＶｎから出力される出力信号は一定なＶｓｓレベルに設定するのが好ましい。

（第３の実施形態）
次に、第３の実施形態に係る配線オープン検出回路に係るについて、図面を参照して説明する。図７は配線オープン検出回路を示す回路図である。

第３の実施形態では、第１集積回路チップに第１テストバスを設け、第２集積回路チップに第２テストバスを設けて、オープン判定回路が第１集積回路チップと第２集積回路チップを接続する配線のオープンか否かを判定している。

図７に示すように、配線オープン検出回路１０２は、集積回路チップＣｈｉｐＡ、集積回路チップＣｈｉｐＢ、配線ＭＷ１１、オープン判定回路１ｂを含む。

集積回路チップＣｈｉｐＡは、バッファＢＵＦＦ１、端子ＰＡＤ１１，端子ＰＡＤ１２、テストバスＴＢ１１、ダイオードＤ１１、ダイオードＤ１２を含む。集積回路チップＣｈｉｐＡは、多数の回路（図示しない）を内蔵する半導体集積回路である。

バッファＢＵＦＦ１は、ＭＯＳトランジスタＰＭＴ１１とＭＯＳトランジスタＮＭＴ１１を含む入力バッファである。

ＭＯＳトランジスタＰＭＴ１１は、Ｐｃｈ ＭＯＳトランジスタであり、ソースが電源（高電位側電源）ＶＤＤ１に接続され、ゲートに端子Ｄ１２を介して入力される入力信号を入力する。ＭＯＳトランジスタＮＭＴ１１は、Ｎｃｈ ＭＯＳトランジスタであり、ドレインがＭＯＳトランジスタＰＭＴ１１のドレインに接続され、ソースが接地電位（低電位側電源）Ｖｓｓに接続され、ゲートに端子Ｄ１２を介して入力される入力信号を入力する。

ダイオードＤ１１は、端子ＰＡＤ１２とバッファＢＵＦＦ１の間に設けられる低電位側の保護ダイオードである。ダイオードＤ１１は、カソードが端子ＰＡＤ２に接続される。ダイオードＤ１２は、端子ＰＡＤ１２とバッファＢＵＦＦ１の間に設けられる高電位側の保護ダイオードである。ダイオードＤ１２は、カソードが電源（高電位側電源）ＶＤＤ１に接続され、アノードが端子ＰＡＤ１２に接続される。

テストバスＴＢ１１(第１テストバス)は、一端が端子ＰＡＤ１１に接続され、他端がダイオードＤ１１のアノードに接続される。

集積回路チップＣｈｉｐＢは、バッファＢＵＦＦ２、端子ＰＡＤ１３、端子１４、テストバスＴＢ１２を含む。集積回路チップＣｈｉｐＢは、多数の回路（図示しない）を内蔵する半導体集積回路である。

バッファＢＵＦＦ２（信号処理回路）は、ＭＯＳトランジスタＰＭＴ１２とＭＯＳトランジスタＮＭＴ１２を含み、出力信号を端子ＰＡＤ１３に出力する出力バッファである。

ＭＯＳトランジスタＰＭＴ１２は、Ｐｃｈ ＭＯＳトランジスタであり、ソースが電源（高電位側電源）ＶＤＤ１に接続され、ドレインが端子ＰＡＤ１３に接続される。ＭＯＳトランジスタＮＭＴ１２は、Ｎｃｈ ＭＯＳトランジスタであり、ドレインがＭＯＳトランジスタＰＭＴ１２のドレインと端子ＰＡＤ１３に接続され、ソースが接地電位（低電位側電源）Ｖｓｓに接続される。テストバスＴＢ１２（第２のテストバス）は、一端がＭＯＳトランジスタＮＭＴ１２のソースに接続され、他端が端子ＰＡＤ１４に接続される。

配線ＭＷ１１は、一端が端子ＰＡＤ１２に接続され、他端が端子ＰＡＤ１３に接続される。ここでは、配線ＭＷ１１は積層形成される集積回路チップＣｈｉｐＡと集積回路チップＣｈｉｐＢを接続するビアであるが、隣接配置される集積回路チップＣｈｉｐＡと集積回路チップＣｈｉｐＢを接続する配線であってもよい。

オープン判定回路１ｂは、一端が端子ＰＡＤ１１に接続され、他端が端子ＰＡＤ１４に接続される。オープン判定回路１ｂは、配線ＭＷ１１のオープン試験のとき、テストバスＴＢ１１(第１テストバス)を介してダイオードＤ１１のアノードにダイオードＤ１１の順方向電圧よりも大きな正の電圧（第１電圧）であるテストバス印加電圧Ｖｔｂを印加して、配線がオープンであるか否かを判定する。

上述したように、本実施形態の配線オープン検出回路１０２では、集積回路チップＣｈｉｐＡ、集積回路チップＣｈｉｐＢ、配線ＭＷ１１、オープン判定回路１ｂが設けられる。 集積回路チップＣｈｉｐＡは、バッファＢＵＦＦ１、端子ＰＡＤ１１，端子ＰＡＤ１２、テストバスＴＢ１１、ダイオードＤ１１、ダイオードＤ１２を含む。集積回路チップＣｈｉｐＢは、バッファＢＵＦＦ２、端子ＰＡＤ１３、端子１４、テストバスＴＢ１２を含む。配線ＭＷ１１は、一端が端子ＰＡＤ１２に接続され、他端が端子ＰＡＤ１３に接続される。オープン判定回路１ｂは、テストバスＴＢ１１を介してダイオードＤ１１のアノードにダイオードＤ１１の順方向電圧よりも大きな正の電圧（第１電圧）であるテストバス印加電圧Ｖｔｂを印加して、配線がオープンであるか否かを判定する。

このため、集積回路チップＣｈｉｐＡと集積回路チップＣｈｉｐＢを接続する配線ＭＷ１１がオープンか否かの判定を迅速に、簡略な構成を用いて実行することができる。

なお、第３の実施形態では、低電位側の保護ダイオードであるダイオードＤ１１のアノードに電圧を印加しているが必ずしもこれに限定されるものではない。例えば、高電位側の保護ダイオードであるダイオードＤ１２のカソードにダイオードＤ１２の耐圧よりも大きな正の電圧（第１電圧）であるテストバス印加電圧Ｖｔｂを印加して、配線がオープンであるか否かを判定してもよい。

（第４の実施形態）
次に、第４の実施形態に係る配線オープン検出回路に係るについて、図面を参照して説明する。図８は配線オープン検出回路を示す回路図である。

第４の実施形態では、多数の長距離の配線を有するドライバアレイチップとビアを介してドライバアレイチップに接続されるＭＥＭＳアレイチップにダイオードとテストバスを設けて、オープン判定回路がテストバス及びビアを介してドライバアレイチップの長距離の配線のオープンか否かを判定している。

以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図８に示すように、配線オープン検出回路１０３は、ドライバＤＲＩＶ１、配線ＭＷ２１、オープン判定回路１１ａ、オープン判定回路１１ｂ、テストバスＴＢ２１、テストバスＴＢ２２、ダイオードＤ２１、ダイオードＤ２２、電極ＤＮＫ１〜ＤＮＫ３、ビアＶＩＡ１、ビアＶＩＡ２を含む。

ドライバＤＲＩＶ１、配線ＭＷ２１、テストバスＴＢ２１、テストバスＴＢ２２、ダイオードＤ２１、ダイオードＤ２２、電極ＤＮＫ１、電極ＤＮＫ２は、多数の長距離の配線を有するドライバアレイチップ（図示しない）に含まれる。電極ＤＮＫ３は、ＭＥＭＳアレイチップ（図示しない）に含まれる。ＭＥＭＳアレイチップは、ビアＶＩＡ１、ビアＶＩＡ２を介してドライバアレイチップに接続され、ドライバアレイチップ上に積層形成される。

配線ＭＷ２１は、一端がドライバＤＲＩＶ１に接続され、他端が電極ＤＮＫ１に接続される長距離の配線である。電極ＤＮＫ２は、電極ＤＮＫ１に隣接配置され、例えばドライバアレイチップの同じ層に設けられる電極である。電極ＤＮＫ３は、ＭＥＭＳアレイチップの電極であり、一端がビアＶＩＡ１を介して電極ＤＮＫ１に接続され、他端がビアＶＩＡ２を介して電極ＤＮＫ２に接続される。

ダイオードＤ２１は、カソードが電極ＤＮＫ１に接続され、アノードがテストバスＴＢ２１に接続される。ダイオードＤ２２は、カソードが電極ＤＮＫ２に接続され、アノードがテストバスＴＢ２２に接続される。

オープン判定回路１１ａは、一端がテストバスＴＢ２１に接続され、他端がＭＯＳトランジスタＮＭＴ１のソースに接続されている。オープン判定回路１１ｂは、一端がテストバスＴＢ２２に接続され、他端がＭＯＳトランジスタＮＭＴ１のソースに接続されている。

オープン判定回路１１ａは、配線オープン試験のときにダイオードＤ２１のアノードにテストバス印加電圧Ｖｔｂ１を印加する。オープン判定回路１１ｂは、配線オープン試験のときにダイオードＤ２２のアノードにテストバス印加電圧Ｖｔｂ２を印加する。

次に、配線オープン試験について図９Ａ、図９Ｂを参照して説明する。図９Ａは配線オープン試験での印加電圧を示す図である。図９Ｂは、配線オープン試験での判定結果を示す図である。

図９Ａに示すように、ドライバアレイチップ及びＭＥＭＳアレイチップが通常動作のとき、テストバス印加電圧Ｖｔｂ１とテストバス印加電圧Ｖｔｂ２は、接地電位Ｖｓｓに設定される。

配線オープンテストＩのとき、ダイオードＤ２１の順方向電圧よりも大きな正のテストバス印加電圧Ｖｔｂ１がダイオードＤ２１のアノードに印加され、接地電位Ｖｓｓのテストバス印加電圧Ｖｔｂ２がダイオードＤ２２のアノードに印加される。配線オープンテストＩのとき、オープン判定回路１１ａは、テストバスＴＢ２１〜ダイオードＤ２１〜電極ＤＮＫ１〜配線ＭＷ２１の経路の配線に流れる電流の変化を検知し、配線がオープンであるか否かを判定する。

配線オープンテストＩＩのとき、ダイオードＤ２２の順方向電圧よりも大きな正のテストバス印加電圧Ｖｔｂ２がダイオードＤ２２のアノードに印加され、接地電位Ｖｓｓのテストバス印加電圧Ｖｔｂ１がダイオードＤ２１のアノードに印加される。配線オープンテストＩＩのとき、オープン判定回路１１ｂは、テストバスＴＢ２２〜ダイオードＤ２２〜電極ＤＮＫ２〜ビアＶＩＡ２〜電極ＤＮＫ３〜ビアＶＩＡ１〜電極ＤＮＫ１〜配線ＭＷ２１の経路の配線に流れる電流の変化を検知し、配線がオープンであるか否かを判定する。配線オープンテストＩＩでは、ＭＥＭＳアレイチップを介してドライバアレイチップの長距離の配線ＭＷ２１がオープンであるか否かが判定される。

図９Ｂに示すように、配線オープンテストＩのとき、オープン判定回路１１ａが配線に流れる電流Ｉｔｅｓｔの変化を検知し、電流Ｉｔｅｓｔが変化する場合は配線が正常（オープンではない）と判定し、電流Ｉｔｅｓｔが一定で変化しない場合は配線のオープン不良と判定する。

配線オープンテストＩＩのとき、オープン判定回路１１ｂが配線に流れる電流Ｉｔｅｓｔの変化を検知し、電流Ｉｔｅｓｔが変化する場合は配線が正常（オープンではない）と判定し、電流Ｉｔｅｓｔが一定で変化しない場合は配線がオープン不良であると判定する。

配線オープンテストＩが正常と判定され、配線オープンテストＩＩがオープン不良と判定された場合、長距離の配線ＭＷ２１が正常であると判定でき、電極ＤＮＫ２〜ビアＶＩＡ２〜電極ＤＮＫ３〜ビアＶＩＡ１の経路にオープン不良が発生し、何らかの異常が発生していると判定できる。

上述したように、本実施形態の配線オープン検出回路１０３では、ドライバＤＲＩＶ１、配線ＭＷ２１、オープン判定回路１１ａ、オープン判定回路１１ｂ、テストバスＴＢ２１、テストバスＴＢ２２、ダイオードＤ２１、ダイオードＤ２２、電極ＤＮＫ１〜ＤＮＫ３、ビアＶＩＡ１、ビアＶＩＡ２が設けられる。オープン判定回路１１ａは、配線オープンテストＩのときに、ダイオードＤ２１のアノードにダイオードＤ２１の順方向電圧よりも大きな正のテストバス印加電圧Ｖｔｂ１をダイオードＤ２１のアノードに印加し、長距離の配線ＭＷ２１がオープンであるか否かを判定する。オープン判定回路１１ｂは、配線オープンテストＩＩのときに、ダイオードＤ２２のアノードにダイオードＤ２２の順方向電圧よりも大きな正のテストバス印加電圧Ｖｔｂ２をダイオードＤ２１のアノードに印加し、ビア及びＭＥＭＳアレイの電極を介して長距離の配線ＭＷ２１がオープンであるか否かを判定する。

このため、第１の実施形態の効果の他に、ビア及びＭＥＭＳアレイの電極が正常に形成されているかの判定を行うことができる。

以上第１〜第４の実施形態、第１の変形例、第２の変形例について説明したが、以下の示す別の変形例であってもよい。

図１３は、第３の変形例の配線オープン検出回路を示す回路図である。図１３に示すように、配線オープン検出回路１０４は、ドライバＤＲＩＶ１、配線ＭＷ１、端子ＰＡＤ１、端子ＰＡＤ１ａ、ダイオードＤ１、ダイオードＤ１ａ、テストバスＴＢ、テストバスＴＢａ、オープン判定回路１、オープン判定回路４１を含む。配線オープン検出回路１０４は、第１の実施形態の配線オープン検出回路１００（図２参照）に端子ＰＡＤ１ａ、ダイオードＤ１ａ、テストバスＴＢａ、オープン判定回路４１を追加したものである。以下、第１の実施形態と異なる部分のみ説明する。

ダイオードＤ１ａは、カソードが端子ＰＡＤ１に接続され、アノードが端子ＰＡＤ１ａに接続される。端子ＰＡＤ１ａは、ドライバＤＲＩＶ１側の配置される端子ＰＡＤ１に対して、接地電位Ｖｓｓ側に設けられる端子である。オープン判定回路４１は、一端がテストバスＴＢａに接続され、他端がＭＯＳトランジスタＮＭＴ１のソースに接続され、テストバスＴＢａを介して電極ＰＡＤ１ａに接続される。

オープン判定回路４１は、配線のオープン試験のときに、テストバスＴＢａと端子ＰＡＤ１ａを介してダイオードＤ１ａのアノードにダイオードＤ１ａの順方向電圧以上の正の電圧を印加し、長距離の配線ＭＷ１に流れる電流Ｉｔｅｓｔの変化を検知し、長距離の配線ＭＷ１がオープンであるか否かを判定する。

図１４は、第４の変形例の配線オープン検出回路を示す回路図である。図１４に示すように、配線オープン検出回路１０３ａは、ドライバＤＲＩＶ１、配線ＭＷ２１、電極ＤＮＫ１１〜ＤＮＫ１４、電極ＤＮＫ２１、電極ＤＮＫ２２、ビアＶＩＡ１１〜ＶＩＡ１４、ダイオードＤ４１〜Ｄ４３、テストバスＴＢ３１〜ＴＢ３３、オープン判定回路５１を含む。配線オープン検出回路１０３ａは、第４の実施形態の配線オープン検出回路１０３を変更及び追加したものである。

ドライバＤＲＩＶ１、配線ＭＷ２１、電極ＤＮＫ１１〜ＤＮＫ１４、ダイオードＤ４１〜Ｄ４３、テストバスＴＢ３１〜ＴＢ３３、オープン判定回路５１は、ドライバアレイチップに含まれる。電極ＤＮＫ２１、電極ＤＮＫ２２は、ＭＥＭＳアレイチップに含まれる。

配線ＭＷ２１は、一端がドライバＤＲＩＶ１に接続され、他端が電極ＤＮＫ１１に接続される。電極ＤＮＫ１２は、電極ＤＮＫ１１に隣接配置され、例えば電極ＤＮＫ１１と同じ層に形成される接地電位Ｖｓｓ側の電極である。電極ＤＮＫ１３は、電極ＤＮＫ１２に隣接配置され、例えば電極ＤＮＫ１１と同じ層に形成される接地電位Ｖｓｓ側の電極である。電極ＤＮＫ１４は、電極ＤＮＫ１３に隣接配置され、例えば電極ＤＮＫ１１と同じ層に形成される電極である。

電極ＤＮＫ２１は、一端がビアＶＩＡ１１を介して電極ＤＮＫ１１に接続され、他端がビアＶＩＡ１２を介して電極ＤＮＫ１２に接続されるＭＥＭＳ電極である。電極ＤＮＫ２２は、一端がビアＶＩＡ１４を介して電極ＤＮＫ１４に接続され、他端がビアＶＩＡ１３を介して電極ＤＮＫ１３に接続されるＭＥＭＳの接地電位Ｖｓｓ側電極である。

ダイオードＤ４１は、カソードが電極ＤＮＫ１１に接続され、他端がテストバスＴＢ３１に接続される。ダイオードＤ４２は、カソードが電極ＤＮＫ１２に接続され、アノードが電極ＤＮＫ１３に接続される。ダイオードＤ４３は、カソードが電極ＤＮＫ１１に接続され、アノードが電極ＤＮＫ１４に接続される。

テストバスＴＢ３２は、一端が電極ＤＮＫ１４に接続される。テストバスＴＢ３３は、一端が電極ＤＮＫ１４に接続され、他端がオープン判定回路５１に接続される。

オープン判定回路５１は、一端がテストバスＴＢ３３に接続され、他端がＭＯＳトランジスタＮＭＴ１のソースに接続されている。

配線オープン検出回路１０３ａの配線オープン試験での印加電圧は、図１５Ａに示すように、ドライバアレイとＭＥＭＳアレイの通常動作のとき、オープン判定回路５１は、ダイオードＤ４１のアノードに接地電位Ｖｓｓであるテストバス印加電圧Ｖｔｂ１を印加し、ダイオードＤ４３のアノードに接地電位Ｖｓｓであるテストバス印加電圧Ｖｔｂ２を印加し、ダイオードＤ４２のアノードに接地電位Ｖｓｓであるテストバス印加電圧Ｖｔｂ３を印加する。

配線オープン検出回路１０３ａの配線オープン試験のとき、オープン判定回路５１は、テストバスＴＢ３３、電極ＤＮＫ１４、ビアＶＩＡ１４、電極ＤＮＫ２２、ビアＶＩＡ１３、及び電極ＤＮＫ１３を介してダイオードＤ４２のアノードにダイオードＤ４２の順方向電圧よりも大きな正の電圧であるテストバス印加電圧Ｖｔｂ３を印加する。このとき、テストバス印加電圧Ｖｔｂ１とテストバス印加電圧Ｖｔｂ２は、接地電位Ｖｓｓに設定される。

オープン判定回路５１は、配線オープン試験のときに、テストバスＴＢ３３〜電極ＤＮＫ１４〜ビアＶＩＡ１４〜電極ＤＮＫ２２〜ビアＶＩＡ１３〜電極ＤＮＫ１３〜ダイオードＤ４２〜電極ＤＮＫ１２〜ビアＶＩＡ１２〜電極ＤＮＫ２１〜ビアＶＩＡ１１〜電極ＤＮＫ１１を介して長距離の配線ＭＷ２１に流れる電流Ｉｔｅｓｔを検知して、長距離の配線ＭＷ２１がオープンであるか否かを判定する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１）
第１配線の一端に接続され、信号処理した信号を前記第１配線に出力する信号処理回路と、
前記第１配線の他端に接続される第１電極と、
第１ビアを介して前記第１電極に接続され、前記第１電極よりも上層の第２電極と、
前記第１電極と同一層に形成され、第２のビアを介して前記第２電極に接続される第３電極と、
一端が前記第３電極に接続されるダイオードと、
一端が前記ダイオードの他端に接続されるテストバスと、
前記テストバスの他端に接続され、前記テストバスを介して前記ダイオードの他端に第１電圧を印加し、前記第１配線に流れる電流の変化を検出して前記第３電極から前記第１配線までの配線がオープンか否かを判定するオープン判定回路と、
を有する配線オープン検出回路。

（付記２）
第１配線の一端に接続され、信号処理した信号を前記第１配線に出力する信号処理回路と、
前記第１配線の他端に接続される第１電極と、
第１ビアを介して前記第１電極に接続され、前記第１電極よりも上層の第２電極と、
前記第１電極と同一層に形成され、第２のビアを介して前記第２電極に接続される第３電極と、
前記第１電極と同一層に形成される第４電極と、
第３ビアを介して前記第４電極に接続され、前記第４電極よりも上層の第５電極と、
前記第４電極と同一層に形成され、第４のビアを介して前記第５電極に接続される第６電極と、
一端が前記第３電極に接続され、他端が前記第６電極に接続されるダイオードと、
一端が前記第４電極に接続されるテストバスと、
前記テストバスの他端に接続され、前記テストバスを介して前記ダイオードの他端に第１電圧を印加し、前記第４電極から前記第１配線に流れる電流の変化を検出して前記第４電極から前記第１配線までの配線がオープンか否かを判定するオープン判定回路と、
を有する配線オープン検出回路。

１、１ａ、１ｂ、１１ａ、１１ｂ、２１、３１、４１、５１ オープン判定回路
２ アナログ・デジタルコンバータ
１００〜１０４、１００ａ、１０１ａ、１０３ａ 配線オープン検出回路
ＢＵＦＦ１、ＢＵＦＦ２ バッファ
Ｃ１〜Ｃ４、Ｃｎ−１、Ｃｎ キャパシタ
ＣｈｉｐＡ、ＣｈｉｐＢ 集積回路チップ
Ｄ１〜Ｄ４、Ｄｎ−１、Ｄｎ、Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１〜Ｄ３４、Ｄ３ｎ−１、Ｄ３ｎ、Ｄ１ａ、Ｄ４１〜Ｄ４３ ダイオード
ＤＮＫ１〜ＤＮＫ３、ＤＮＫ１１〜ＤＮＫ１４、ＤＮＫ２１、ＤＮＫ２２ 電極
ＤＲＩＶ１〜ＤＲＩＶ４、ＤＲＩＶｎ−１、ＤＲＩＶｎ ドライバ
Ｉｔｅｓｔ 電流
ＮＭＴ１、ＮＭＴ１１，ＮＭＴ１２ ＭＯＳトランジスタ
ＭＷ１〜ＭＷ４、ＭＷｎ−１、ＭＷｎ、ＭＷ１１、ＭＷ２１ 配線
ＰＡＤ１〜ＰＡＤ４、ＰＡＤｎ−１、ＰＡＤｎ、ＰＡＤ１１〜ＰＡＤ１４、ＰＡＤ１ａ 端子
ＰＭＴ１、ＰＭＴ１１、ＰＭＴ１２ ＭＯＳトランジスタ
Ｒ１〜Ｒ４、Ｒｎ−１、Ｒｎ 抵抗
Ｓｉｎ 入力信号
Ｓｏｕｔ 出力信号
ＳＷ１、ＳＷ２ スイッチ
ＴＢ、ＴＢ１、ＴＢ２、ＴＢ１１、ＴＢ１２、ＴＢ２１、ＴＢ２２，ＴＢａ、ＴＢ３１〜ＴＢ３３ テストバス
ＶＤＤ１ 電源（高電位側電源）
ＶＩＡ１、ＶＩＡ２、ＶＩＡ１１〜ＶＩＡ１４ ビア
Ｖｓｓ 接地電位（低電位側電源）
Ｖｔｂ、Ｖｔｂ１、Ｖｔｂ２、Ｖｔｂ３ テストバス印加電圧

Claims (8)

1. 第１配線の一端に接続され、信号処理した信号を前記第１配線に出力する信号処理回路と、
   前記第１配線の他端に接続される端子と、
   一端が前記端子に接続されるダイオードと、
   一端が前記ダイオードの他端に接続されるテストバスと、
   前記テストバスの他端に接続され、前記テストバスを介して前記ダイオードの他端に第１電圧を印加し、前記第１配線に流れる電流の変化を検出して前記第１配線がオープンか否かを判定するオープン判定回路と、
   を具備することを特徴とする配線オープン検出回路。
2. 前記ダイオードの一端はカソードであり、前記ダイオードの他端はアノードであり、
   前記第１電圧は、前記ダイオードの順方向電圧よりも大きな正の電圧である
   ことを特徴とする請求項１に記載の配線オープン検出回路。
3. 前記ダイオードの一端はアノードであり、前記ダイオードの他端はカソードであり、
   前記第１電圧は、前記ダイオードの耐圧よりも大きな正の電圧である
   ことを特徴とする請求項１に記載の配線オープン検出回路。
4. 第１配線の一端に接続され、信号処理した信号を前記第１配線に出力する信号処理回路と、
   前記第１配線の他端に接続される端子と、
   一端が前記端子に接続される、前記信号処理回路から出力される信号により電荷を蓄積するキャパシタと、
   一端が前記キャパシタの他端に接続されるテストバスと、
   前記テストバスの他端に接続され、前記テストバスを介して前記キャパシタから放電される蓄積電荷の変化を検出して前記第１配線がオープンか否かを判定するオープン判定回路と、
   を具備することを特徴とする配線オープン検出回路。
5. 前記オープン判定回路は、アナログ・デジタルコンバータを含み、
   前記アナログ・デジタルコンバータは、前記キャパシタから放電される電荷をアナログ信号として入力し、アナログ・デジタル変換した信号を出力し、
   前記オープン判定回路は、前記アナログ・デジタルコンバータの出力信号が接地電位レベルを維持するときは前記第１配線がオープンであると判定し、前記アナログ・デジタルコンバータの出力信号レベルが変化する場合は前記第１配線が正常であると判定する、
   ことを特徴とする請求項４に記載の配線オープン検出回路。
6. 前記キャパシタは、前記端子と前記テストバスの間で形成される配線間容量或いはゲート容量である
   ことを特徴とする請求項４又は５に記載の配線オープン検出回路。
7. 第１端子と、一端が前記第１端子に接続される第１テストバスと、一端が前記第１テストバスの他端に接続される第１保護ダイオードと、前記第１ダイオードの他端に接続される第２端子とを有する第１集積回路チップと、
   第３端子と、前記第３端子に接続される信号処理回路と、一端が前記信号処理回路に接続され第２テストバスと、前記第２テストバスの他端に接続される第４端子とを有する第２集積回路チップと、
   一端が前記第２端子に接続され、他端が前記第３端子に接続され、前記第１集積回路チップと前記第２集積回路チップの間を電気的に接続する第１配線と、
   前記第１端子に第１電圧を印加し、前記第２テストバスを介して前記第４端子から出力される電流の変化を検出して前記第１配線がオープンか否かを判定するオープン判定回路と、
   を具備することを特徴とする配線オープン検出回路。
8. 第１配線の一端に接続され、信号処理した信号を前記第１配線に出力する信号処理回路と、
   前記第１配線の他端に接続される端子と、
   一端が前記端子に接続される高抵抗値を有する第１抵抗と、
   一端が前記第１抵抗の他端に接続されるテストバスと、
   前記テストバスの他端に接続され、前記テストバスを介して前記第１抵抗の他端に第１電圧を印加し、前記第１配線に流れる電流の変化を検出して前記第１配線がオープンか否かを判定するオープン判定回路と、
   を具備することを特徴とする配線オープン検出回路。

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