JP2012033840A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2012033840A JP2012033840A JP2010174295A JP2010174295A JP2012033840A JP 2012033840 A JP2012033840 A JP 2012033840A JP 2010174295 A JP2010174295 A JP 2010174295A JP 2010174295 A JP2010174295 A JP 2010174295A JP 2012033840 A JP2012033840 A JP 2012033840A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- wafer
- insulating film
- groove
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】ウェハ1の周辺領域2の第3層間絶縁膜に、ダミーパターン41を形成する。ダミーパターン41は、ウェハ1の接線及び法線に交差する斜パターン42と、斜パターン42に連結され、ウェハ1の周方向に延びる分離パターン43とを有する。配線溝に導電性材料を埋め込んだ後に、CMP法により余分な導電性材料を除去するときは、ダミーパターン41に形成された溝を通って研磨剤が分散されるので、導電性材料や第3層間絶縁膜の研磨量が均一になる。
【選択図】図3
Description
ところが、従来のCMP法では、同心円状にウェハ中央から周辺に向かって差の大きな膜厚分布が発生し易く、半導体装置に要求される高精度な均一性を確保することが困難であった。
ダミーパターンは、素子の配列方向に対して傾斜するラインに沿って複数個、ウェハ上の空き領域を埋めるように配列される。ここで、ダミーパターンのサイズは、半導体装置の素子のパターンより小さくなる。
また、多層構造を形成する場合に、下側の層に形成したダミーパターンの中心点に対して、上側の層に形成するダミーパターンの中心点をずらしたり、ダミーパターンを隣り合う配線パターンに対して45°傾斜した直方体形状に形成したりしていた。
このように、従来では、素子のパターン以外の空き領域にダミーパターンを敷き詰めることによって、エロージョン及びディッシングの抑制を図っていた。
ップには、溝パターンが形成されている。溝パターンは、半導体装置のチップの配線パターンと同程度の幅の複数のラインを平行に配列することで形成される。
このため、研磨剤の入射方向に沿って配置された半導体装置のチップ領域間では、ウェハ外周に近いチップ領域とウェハ中央に近いチップ領域との間で研磨量に差が生じる。このような研磨量の差は、ダミーパターンを空き領域に配置しても発生していた。このため、膜厚の変化が特性に大きな影響を与えるスイッチトキャパシタなどの素子を高精度で製造することは困難であった。
本発明は、このような事情に鑑みてなされたものであり、CMP法による研磨のばらつきを抑制できる半導体装置の製造方法を提供することを目的とする。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
図面を参照して第1の実施の形態について説明する。
まず、図1Aに示す断面構造を得るまでの工程について説明する。図1Aは、ウェハ1の周辺部分の断面図であって、ウェハ1の外周に周辺領域2を有し、周辺領域2より中央
側には、半導体装置のチップを形成するチップ領域3を有している。図2に示すように、チップ領域3は、ウェハ1に複数配列される。
Silicon)法で形成した絶縁膜であっても良い。
そして、トランジスタ活性領域の表面を熱酸化させてゲート絶縁膜13が形成される。ゲート絶縁膜13は、熱酸化によるシリコン酸化膜であり、その厚さは例えば1〜10nmである。また、ゲート絶縁膜13は、誘電率の高い材料から形成しても良い。
さらに、ゲート電極14を含むウェハ1の上側全面に金属膜をスパッタ法により形成する。金属膜は、例えば、コバルトやニッケルの高融点金属が好ましいが、比較的に融点が低い金属であっても良い。そして、この金属膜を加熱してシリコンと反応させることにより、ゲート電極14の上面と、ソース/ドレイン領域17におけるウェハ1上にそれぞれにコバルトシリサイド層やニッケルシリサイド層といった金属シリサイド層18A、18Bを形成する。この熱処理によって、各ソース/ドレイン領域17が活性化されて低抵抗化する。
ここまでの工程で、ウェハ1の活性領域ごとに、ゲート絶縁膜13,ゲート電極14、ソース/ドレイン領域17等によって構成されるMOSトランジスタT1,T2が形成される。
ゲート電極14を含むウェハ1の上側全面に、CESL(Contact Etch stop layer)としてSiN膜21を形成する。さらに、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、SiN膜21の上に第1層間絶縁膜22としてシリコン酸化膜を例えば500nm形成する。なお、TEOSを用いてプラズマCVD法によって形成されるシリコン酸化膜を以下においてTEOS膜という。
そして、第1層間絶縁膜22の表面を化学的機械研磨 (CMP:Chemical Mechanical Polishing)法で研磨して平坦化させ、ウェハ1の表面から第1層間絶縁膜22の表面までの膜厚を所定値、例えば、約300nmに調整する。
次に、第2層間絶縁膜30の上に図示を省略するレジストマスクを形成し、ドライエッチングにより配線溝31A,31Bを形成する。この配線溝31A,31Bの内面に、図示を省略するバリア層として、Ta,TaN,Ti,TiN又はこれらの組合せから選択した積層膜をPVD法により形成する。さらに、図示を省略するシード層をPVD法により形成してから、めっき法を用いて配線溝31A,31Bに、Cuなどの導電性材料を埋め込む。その後、第2層間絶縁膜30の上面から余分な導電性材料をCMP法で除去し、配線溝31A,31B内にダマシン構造の配線32A,32Bを形成する。
まず、絶縁膜30及び配線32A,32Bを覆うように、第3層間絶縁膜35を形成する。第3層間絶縁膜35には、例えば、SiON膜が用いられる。SiOC膜は、有機系シランを原料ガスとして用いたプラズマCVD法にて、例えば300nmの膜に形成される。
まず、レジストマスク36を用いて第3層間絶縁膜35をドライエッチングする。ドライエッチングにより、周辺領域2にダミーパターン41が形成され、チップ領域3にデュアルダマシン配線用のスルーホール61A、61Bが形成される。
ダミーパターン41は、ウェハ1上の四角のチップ領域3の各辺に対して斜めな直線を平行に複数配列した溝からなる斜パターン42(第1のパターン)と、ウェハ1の外周に沿って環状に形成された溝からなる分離パターン43(第2のパターン)とを有する。
また、各溝パターン42A,42Bは、直線形状を有し、その幅は、5μm以上である。各溝パターン42A,42Bの深さは、第3層間絶縁膜35の膜厚以上である。斜パターン42は、ウェハ1のエッジまでは形成されておらず、エッジの手前で止まっている。
図4Aに示すように、ダミーパターン41を形成する際に使用する露光用のフォトマスク49には、ダミーパターン41の一部に相当する転写用パターン50(部分パターン)が形成されている。転写用パターン50は、斜パターン42を部分的に投射できる複数のライン51を有する。さらに、ライン51に連結され、分離パターン43を部分的に投射できるライン52と、ライン52より内側に配置された2つのアライメントマーク53を有する。
、第1の溝パターン42Aに相当するラインと、第2の溝パターン42Bに相当するラインをそれぞれ1つ以上有する形状にすることが好ましい。
そして、以降は、この作業を繰り返してウェハ1の外周に複数の部分パターンを露光する。
この後、レジストマスク36を取り除き、第3層間絶縁膜35の上に別のレジストマスクを形成して再びドライエッチングを行い、スルーホール61A,61Bに連通する配線溝44A,44Bと電極用の溝45などの素子パターンを形成する。
まず、ダミーパターン41の溝パターン42,43、スルーホール61A,61Bや配線溝44A,44B、電極用の溝45などの素子パターンの内面に図示を省略するバリア層として、例えばタンタル膜をPVD法により形成する。さらに、図示を省略するシード層をPVD法により形成してから、めっきによりCuなどの導電性材料63を析出させる。これにより、ダミーパターン41の溝パターン44A、44B内に導電性材料63が埋め込まれる。なお、導電性材料63は、各溝42〜45を越えて第3層間絶縁膜35を覆うように析出する。
研磨は、研磨砥液を研磨パッド73上に供給しながら実施する。研磨砥液には、コロイダルシリカ砥粒に分散剤,酸化剤,防食剤,キレート剤等のケミカル物質を含むものを用いられる。砥粒は、例えばコロイダルシリカ、フュームドシリカ、セリウム、アルミナ、炭化珪素のいずれか1つを含むものが使用できる。分散剤には、例えば水酸化カリウムやアンモニウムを含むものが用いられる。酸化剤には、例えば過硫酸アンモニウムや過酸化水素水を使用できる。防食剤には例えばベンゾトリアゾール(BTA)が用いられ、キレート剤には例えばクエン酸やリンゴ酸が用いられる。
矢印d21,d22に示すように、隣接する2つのチップ領域81A,81Bの配列方向と研磨方向とがほぼ一致する場合に、隣り合う2つのチップ領域81A,81Bの研磨
量の差が大きくなり、このチップ領域81A,81B間の研磨量の誤差が大きくなって、相対精度が劣化する。なお、図7の四角に「×」印を付けた領域が劣化の大きなチップ領域になる。
これは、ウェハ1を研磨する過程で、研磨剤の供給量が多い周辺領域2が研磨されると、ダミーパターン41にディッシングが生じ、図1Fに示すようにダミーパターン41に導電性材料63が沈み込んでできる溝81が形成されるからである。この溝81は、ダミーパターン41の斜パターン42と分離パターン43の両方に形成される。そして、研磨剤の一部が斜パターン42の溝81から分離パターン43の溝81を通り、圧力のより低い場所の斜パターン42の溝81に流れ込む。流れ込んだ研磨剤の少なくとも一部は、斜パターン42の溝81を通ってウェハ1外に排出される。
6Bを形成する。ダミーパターン41は、下層のダミーパターン41の上に同様の方法で形成され、その形状はダミーパターン41と同じである。さらに、ドライエッチングにより、チップ領域3に配線溝87A,87Bと電極用の溝88などの素子パターンを形成する。
以降は、図1Eから図1Hを繰り返して、チップ領域3に多層の配線回路を形成する。そして、この後、ウェハ1をダイシングしてチップ領域3を個片化すると、配線回路を有する半導体装置が完成する。
さらに、ダミーパターン41がウェハ1の接線Lt及び法線Lnに対して傾斜した斜パターン42を有するので、ウェハ1に対して斜めに供給される研磨剤をスムーズに他の領域に分散させることができる。
これらのことから、ウェハ1の場所ごとの研磨量の差が低減され、チップ領域3の素子パターン及び絶縁膜の研磨量が均一化される。
図8に示すダミーパターン41は、斜パターン42が複数の四角形の微細パターン91の集合体からなる。微細パターン91の集合体は、斜めのライン状のパターン42C,42Dを形成している。斜パターン42のライン状のパターン42C,42Dは、ウェハ1の接線Lt及び法線Lnに対して10°以上の傾斜角度を有する第1の方向及び第2の方向に延びており、互いに交差している。さらに、斜パターン42に連結される分離パターン43も複数の微細パターン91の集合体からなり、集合体がライン状に複数配列されている。微細パターン91は、例えば、0.5μm以下の四角形状を有している。
また、ダミーパターン41は、斜パターン42又は分離パターン43の一方のみを微細パターン91,92で形成しても良い。
このダミーパターン41では、エッチング時にディッシングやエロージョンが発生し易くなる。その結果、斜パターン42に図1Fと同様の溝81が形成され、ウェハ1の被研磨面に作用する圧力の差を低減させ、チップ領域3の素子パターン及び絶縁膜の膜厚の均一化が図れる。
図面を参照して第2の実施の形態について説明する。
最初に、図1Aから図1Cに示すように、ウェハ1のチップ領域3に素子パターンの少なくとも一部を形成する。さらに、第1層目の配線32A,32Bの上に第3層間絶縁膜35を形成する。
続いて、ダミーパターン41を形成する。ダミーパターン41を形成するときは、最初に第3層間絶縁膜35の上にレジスト膜を形成し、図4に示すような転写用パターン50を有するフォトマスク49を使用してレジスト膜を露光する。この後、レジスト膜を現像すると、ダミーパターン41の形状に一致した開口部を有するレジストマスク36が形成される。このレジストマスク36を用いてドライエッチングにより第3層間絶縁膜35を加工してダミーパターン41を形成する。ダミーパターン41は、図3、図8、図9又は図10のいずれかの形状とする。
まず、第3層間絶縁膜35の全面及びダミーパターン41の内壁に保護絶縁膜105を形成する。保護絶縁膜105には、例えば、シリコン酸化膜やシリコン窒化膜が用いられる。続いて、図示を省略するレジストマスクを用いてチップ領域3の保護絶縁膜105及び第3層間絶縁膜35を加工し、スルーホール61A,61Bと配線溝44A,44B、電極用の溝45などの素子パターンを形成する。
まず、第3層間絶縁膜35の上に第4層間絶縁膜85を、ダミーパターン41や、配線65A,65Bなどを覆うように形成する。このとき、ダミーパターン41が溝110を有することから、ダミーパターン41の上の第4層間絶縁膜85には凹部が形成される。
以降は、図11Bから図11Eと同様のチップ領域3に多層の半導体回路を形成する。そして、この後、ウェハ1をダイシングしてチップ領域を個片化すると半導体装置が完成する。
(付記1) 基板の上方に絶縁膜を形成する工程と、前記基板の外周領域に形成した前記絶縁膜に、前記基板の外周の接線及び法線のそれぞれに交差する第1の溝パターンを有するダミーパターンを形成する工程と、前記基板の前記外周領域よりも内側に形成された前記絶縁膜に素子形成用の溝パターンを形成する工程と、前記素子形成用の溝パターンと、前記第1の溝パターンとに導電性材料を埋め込む工程と、前記絶縁膜上の前記導電性材料を研磨により除去すると共に、前記第1の溝パターン内の前記導電材料の上部に溝を形成する工程と、を含む半導体装置の製造方法。
(付記2) 前記ダミーパターンを形成する工程は、前記第1の溝パターンに連結され、前記基板の周方向に延びる第2の溝パターンを形成することを含む付記1に記載の半導体装置の製造方法。
(付記3) 前記ダミーパターンを形成する工程は、前記第1の溝パターンとして、前記基板の外周の接線及び法線のそれぞれに対して10°以上傾斜させたラインを形成することを含む付記1又は付記2に記載の半導体装置の製造方法。
(付記4) 前記ダミーパターンを形成する工程は、前記第1の溝パターンとして、傾斜
角度が異なる複数の溝パターンを形成することを含む付記1乃至付記3のいずれか一項に記載の半導体装置の製造方法。
(付記5) 前記ダミーパターンを形成する工程は、前記第1の溝パターンと前記第2の溝パターンの少なくとも一方を、微細なパターンの集合体から形成することを含む付記2に記載の半導体装置の製造方法。
(付記6) 前記ダミーパターンを形成する工程は、前記絶縁膜の上にレジスト膜を形成する工程と、前記レジスト膜に、前記第1の溝パターンの少なくとも一部に相当するパターンを含む部分パターンと、前記ユニットの内周側に配置されるアライメントマークとを転写する工程と、前記アライメントマークを基準にして、前記レジスト膜に転写した前記部分パターンの隣りに次の前記部分パターンを位置決めして転写する工程と、前記部分パターンを転写した前記レジスト膜を現像して形成したレジストマスクを用いて前記絶縁膜をエッチングする工程と、を含む付記1乃至付記5のいずれか一項に記載の半導体装置の製造方法。
(付記7) 前記ダミーパターンを形成する工程は、前記ダミーパターンを前記絶縁膜の膜厚以上の深さに形成することを含む付記1乃至付記6のいずれか一項に記載の半導体装置の製造方法。
(付記8) 前記ダミーパターンを形成する工程は、前記基板の外周端から1cm以内の領域に前記ダミーパターンを形成する工程を含む付記1乃至付記7のいずれか一項に記載の半導体装置の製造方法。
2 周辺領域
3 チップ領域
35 第2層間絶縁膜
41 ダミーパターン
42,101 斜パターン(第1の溝パターン)
42A,42B 溝パターン
42C,42D,42E,42F ライン状のパターン
43,102 分離パターン(第2の溝パターン)
44A,44B 配線溝(溝パターン)
45 溝(溝パターン)
50 転写用パターン
53 アライメントマーク
55A,55B 部分パターン
63 導電性材料
81 溝
85 第3層間絶縁膜
91,92 微細パターン
Ln 法線
Lt 接線
L11 第1の方向
L12 第2の方向
Claims (4)
- 基板の上方に絶縁膜を形成する工程と、
前記基板の外周領域に形成した前記絶縁膜に、前記基板の外周の接線及び法線のそれぞれに交差する第1の溝パターンを有するダミーパターンを形成する工程と、
前記基板の前記外周領域よりも内側に形成された前記絶縁膜に素子形成用の溝パターンを形成する工程と、
前記素子形成用の溝パターンと、前記第1の溝パターンとに導電性材料を埋め込む工程と、
前記絶縁膜上の前記導電性材料を研磨により除去すると共に、前記第1の溝パターン内の前記導電材料の上部に溝を形成する工程と、
を含む半導体装置の製造方法。 - 前記ダミーパターンを形成する工程は、前記第1の溝パターンに連結され、前記基板の周方向に延びる第2の溝パターンを形成することを含む請求項1に記載の半導体装置の製造方法。
- 前記ダミーパターンを形成する工程は、前記第1の溝パターンとして、前記基板の外周の接線及び法線のそれぞれに対して10°以上傾斜させたラインを形成することを含む請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記ダミーパターンを形成する工程は、前記第1の溝パターンと前記第2の溝パターンの少なくとも一方を、微細なパターンの集合体から形成することを含む請求項2に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010174295A JP5585279B2 (ja) | 2010-08-03 | 2010-08-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010174295A JP5585279B2 (ja) | 2010-08-03 | 2010-08-03 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012033840A true JP2012033840A (ja) | 2012-02-16 |
JP5585279B2 JP5585279B2 (ja) | 2014-09-10 |
Family
ID=45846859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010174295A Expired - Fee Related JP5585279B2 (ja) | 2010-08-03 | 2010-08-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5585279B2 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000021882A (ja) * | 1998-07-01 | 2000-01-21 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
JP2001267322A (ja) * | 2000-03-17 | 2001-09-28 | Seiko Epson Corp | 半導体装置およびその製造方法ならびにマスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体 |
JP2006024810A (ja) * | 2004-07-09 | 2006-01-26 | Sony Corp | 半導体装置の製造方法、半導体装置、露光マスクおよび露光装置 |
JP2008066716A (ja) * | 2006-08-10 | 2008-03-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2010182869A (ja) * | 2009-02-05 | 2010-08-19 | Elpida Memory Inc | 半導体装置の製造方法 |
-
2010
- 2010-08-03 JP JP2010174295A patent/JP5585279B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000021882A (ja) * | 1998-07-01 | 2000-01-21 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
JP2001267322A (ja) * | 2000-03-17 | 2001-09-28 | Seiko Epson Corp | 半導体装置およびその製造方法ならびにマスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体 |
JP2006024810A (ja) * | 2004-07-09 | 2006-01-26 | Sony Corp | 半導体装置の製造方法、半導体装置、露光マスクおよび露光装置 |
JP2008066716A (ja) * | 2006-08-10 | 2008-03-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2010182869A (ja) * | 2009-02-05 | 2010-08-19 | Elpida Memory Inc | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5585279B2 (ja) | 2014-09-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10170306B2 (en) | Method of double patterning lithography process using plurality of mandrels for integrated circuit applications | |
US10510666B2 (en) | Interconnect structure and method of forming same | |
US8492271B2 (en) | Semiconductor device and method of manufacturing the same | |
US9117804B2 (en) | Interposer structure and manufacturing method thereof | |
TW516177B (en) | A semiconductor device and a method of manufacturing the same | |
US9613903B2 (en) | Fine line space resolution lithography structure for integrated circuit features using double patterning technology | |
US10692728B2 (en) | Use of selective aluminum oxide etch | |
US9514979B2 (en) | Trench formation using horn shaped spacer | |
US8703606B2 (en) | Method for manufacturing semiconductor device having a wiring structure | |
TW201639775A (zh) | 填充積體電路中之凹穴及其結果裝置 | |
US20030160303A1 (en) | Semiconductor chip mounting wafer | |
US11217457B2 (en) | Method of fabricating a semiconductor device | |
JP5845781B2 (ja) | 半導体装置の製造方法 | |
JP5585279B2 (ja) | 半導体装置の製造方法 | |
US9793287B2 (en) | Semiconductor wafer with first and second stacked bodies and semiconductor memory device | |
TW201742104A (zh) | 半導體裝置、其製造方法及將半導體裝置單粒化之方法 | |
JP4966116B2 (ja) | 半導体集積回路装置の製造方法 | |
US10121677B2 (en) | Manufacturing method of semiconductor device | |
JP5924198B2 (ja) | 半導体装置の製造方法 | |
US11810973B2 (en) | Semiconductor structure and method of forming thereof | |
TWI809745B (zh) | 具有整合去耦合特徵以及對準特徵的半導體元件 | |
US20230197511A1 (en) | Double patterning with selectively deposited spacer | |
KR100945867B1 (ko) | 반도체 소자의 다층 배선 형성 방법 | |
JP2007053220A (ja) | 半導体装置の製造方法 | |
JP2012109293A (ja) | 半導体装置の製造方法及び半導体ウェハ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130424 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140401 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140602 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140624 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140707 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5585279 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |