JP2011530812A5

JP2011530812A5 -

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Publication number: JP2011530812A5
Application number: JP2011522155A
Authority: JP
Filing date: 2009-08-04
Publication date: 2014-05-15
Anticipated expiration: 2029-08-04

Description

本発明の第１の態様は、（ａ）シリコン基板内にトレンチを形成するステップであって、トレンチが基板の上面に対して開いているステップと、（ｂ）トレンチの側壁上に二酸化シリコン層を形成するステップであって、二酸化シリコン層がトレンチを充填しないステップと、（ｃ）トレンチ内の残りの空間をポリシリコンで充填するステップと、（ｄ）（ｃ）の後に、基板内にＣＭＯＳデバイスの少なくとも一部分を製作するステップと、（ｅ）トレンチから完全にポリシリコンを除去するステップであって、二酸化シリコン層がトレンチの側壁上に残存するステップと、（ｆ）トレンチを導電性コアで再充填するステップであって、前記導電性コアは前記基板の前記上面より上まで延びるステップと、（ｇ）（ｆ）の後に、基板の上面の上に第１の配線レベルから最後の配線レベルまで２以上のダマシーン配線層を形成するステップであって、第１の配線レベルの１つの電線が導電性コアの上面に接触するステップとを含む、方法である。

本発明の第２の態様は、（ａ）シリコン基板の上面上に酸化バリア層を形成し、バリア層内に開口部を形成するステップであって、基板の上面の一領域が開口部の底面内で露出されるステップと、（ｂ）基板がバリア層によって保護されないトレンチをシリコン基板内に形成するステップであって、トレンチが基板の上面に対して開いているステップと、（ｃ）トレンチの側壁上に二酸化シリコン層を形成するステップであって、二酸化シリコン層がトレンチを充填しないステップと、（ｄ）酸化バリア層を除去するステップと、（ｅ）基板の上面および二酸化シリコン層のすべての露出面上にハードマスク層を形成するステップと、（ｆ）トレンチ内の残りの空間をポリシリコンで充填するステップであって、その後、ポリシリコンの上面がハードマスク層の上面と同一平面上にあるステップと、（ｇ）（ｆ）の後に、基板内の電界効果トランジスタのソース、ドレイン、およびチャネル領域、チャネル領域上のゲート誘電体、ならびにゲート誘電体上のゲート電極を形成するステップと、（ｈ）ハードマスク層および電界効果トランジスタの上にパッシベーション層を形成するステップと、（ｉ）パッシベーション層を貫通して電界効果トランジスタのソース、ドレイン、およびゲート電極それぞれに対する金属接点を形成するステップであって、金属接点の上面がパッシベーション層の上面と同一平面上にあるステップと、（ｊ）トレンチの上のパッシベーション層内に開口部を形成し、トレンチからポリシリコンを完全に除去するステップであって、二酸化シリコン層およびハードマスク層がトレンチの側壁上に残存するステップと、（ｋ）トレンチを導電性コアで再充填するステップであって、二酸化シリコン層およびハードマスク層がトレンチの側壁上に残存し、コアの上面がパッシベーション層の上面と同一平面上にあるステップと、（ｌ）（ｋ）の後に、パッシベーション層の上に第１の配線レベルから最後の配線レベルまで２以上のダマシーン配線層を形成するステップであって、第１の配線レベルのうちの１つの配線レベルの１つの電線が導電性コアの上面に接触するステップとを含む、方法である。

本発明の第３の態様は、シリコン基板内のトレンチと、トレンチの側壁上の二酸化シリコン層であって、二酸化シリコン層がトレンチを充填せず、二酸化シリコン層がトレンチの側壁上の二酸化シリコン層の最薄領域と最厚領域との間で約１０％未満の厚みの変動を有する、二酸化シリコン層と、トレンチ内の残りの空間を充填する導電性コアと、基板内のＣＭＯＳデバイスの少なくとも一部分と、基板の上面の上の１つまたは複数の配線層であって、基板に最も近い１つまたは複数の配線レベルのうちの１つの配線レベルの１つの電線が導電性コアの上面に接触する、１つまたは複数の配線層とを含む、構造である。

本発明の第４の態様は、シリコン基板内のトレンチと、トレンチの側壁上の二酸化シリコン層であって、二酸化シリコン層がトレンチを充填しない、二酸化シリコン層と、基板
の上面上および二酸化シリコン層上の誘電体層であって、誘電体層がトレンチを充填しない、誘電体層と、トレンチ内の残りの空間を充填する導電性コアと、基板内の電界効果トランジスタのソース、ドレイン、およびチャネル領域、チャネル領域上のゲート誘電体、ならびにゲート誘電体上のゲート電極と、誘電体層および電界効果トランジスタの上のパッシベーション層であって、コアがパッシベーション層を貫通して延び、コアの上面がパッシベーション層の上面と同一平面上にある、パッシベーション層と、パッシベーション層を貫通して電界効果トランジスタのソース、ドレイン、およびゲート電極それぞれに対する金属接点であって、金属接点の上面がパッシベーション層の上面と同一平面上にある、金属接点と、パッシベーション層の上の１つまたは複数の配線層であって、基板に最も近い１つまたは複数の配線レベルのうちの１つの配線レベルの１つの電線が導電性コアの上面に接触する、１つまたは複数の配線層とを含む、構造である。

図５では、フォトレジスト層１２５は除去される（図４を参照）。これは、乾燥剥離灰化（dry stripping ashing）（たとえば、酸素プラズマ内でフォトレジスト層にエッチングする）、酸性溶液内での湿式剥離（wet stripping）、または乾燥剥離と湿式剥離の組み合わせによって行うことができる。トレンチ１４０は、上面１０５から距離Ｄだけ基板１００内に延びており、実質的に均一な幅（すなわち、Ｗ１の約±１０％以内）を有し、基板１００の上面１０５に対して測定された角度Ａで本質的にまっすぐな側壁１４１を有する。一例では、Ａは約８５°〜約９５°である。一例では、Ａは約８８°〜約９２°である。図５に示されている通り、Ａは約９０°と等しい。Ａが可能な限り９０°に近いことは有利である。一例では、Ｄは約２０ミクロン〜約２００ミクロンであり、Ｗ１は約１ミクロン〜約５ミクロンである。幅とは、１つのトレンチの最も近く向かい合う２つの側壁間の距離であって、基板の上面に平行な平面内で測定されたものとして定義される。たとえば、まっすぐな辺を有する長方形のトレンチでは、幅は、長辺間で長辺に対して垂直に測定され、単一の幅値が得られる。たとえば、テーパ状の辺を有する方形のトレンチでは、幅は、長辺間で長辺に対して垂直に測定されるが、基板の上面に平行な、どの表面で幅が測定されるかに応じて幅値が変動するが、依然として最も近く向かい合う側壁間で測定される。

図１４〜図２１は、本発明の諸実施形態によるＣＭＯＳ集積回路デバイスおよび配線の製作と統合されたシリコン貫通ビアの追加の製作段階を示す断面図である。図１４では、１つまたは複数の前駆シリコン貫通ビア１９０を有する基板１００を使用して、集積回路の通常の製作が開始される。図１４では、電界効果トランジスタ（ＦＥＴ）２００が製作されている。ＦＥＴ２００は、ウェル２１０内に形成され、ゲート電極２２０の下のチャネル領域２１５によって分離されたソース／ドレイン２０５を含む。ゲート電極２２０はゲート誘電体２２５によってチャネル領域から分離されている。ゲート電極２２０の側壁上には誘電体側壁スペーサが形成されている。ソース／ドレイン２０５およびウェル２１０は基板１００内に形成されている。誘電体トレンチ分離２３５は、ウェル２１０の外周に隣接し、ソース／ドレイン２０５に隣接する。ゲート誘電体２２５は基板１００の上面１０５に接して形成され、ゲート電極２２０およびスペーサ２３０はゲート誘電体２２５
より上に形成される。金属シリサイド接点（図示せず）はソース／ドレイン２０５およびゲート電極２２０の露出面上に形成される。ＦＥＴ２００は、プロセスのこの時点で製作可能なＣＭＯＳデバイスの一例である。その他のタイプのＣＭＯＳデバイスまたはＣＭＯＳ互換（すなわち、ＣＭＯＳプロセス技術を使用して製作可能なもの）としては、バイポーラ・トランジスタ（ＳｉＧｅトランジスタを含む）、ダイオード、キャパシタ、トレンチ・キャパシタ、および抵抗器（ポリシリコンおよび金属抵抗器を含む）を含む。ＦＥＴ２００（あるいはＦＥＴとその他のデバイスまたはその両方）の製作後、ハードマスク層１５５、トレンチ分離２３５、およびＦＥＴ２００の露出部分上に誘電体パッシベーション層２４０を付着させる。一例では、誘電体層２４０は二酸化シリコンである。一例では、パッシベーション層２４０は、テトラエトキシシラン（ＴＥＯＳ）を使用するＣＶＤ（すなわち、ＴＥＯＳ酸化物を形成するため）によって形成される。一例では、パッシベーション層２４０は、シランあるいはシラン誘導体またはその両方を使用する酸化物の高圧（１気圧超）プラズマ付着（すなわち、ＨＤＰ酸化物を形成するため）によって形成される。

図１６では、フォトリソグラフィ／ＲＩＥプロセスを使用して、前駆シリコン貫通ビア１９０の上にパッシベーション層２４０およびハードマスク層１５５を貫通する開口部２５０を形成する。誘電体キャップ１８０（図１５を参照）がこのプロセス中に除去されるとともに、ハードマスク層１５５および二酸化シリコン層１４５の上部領域が開口部２５０内で露出されることに留意されたい。

図１８では、導電性コア２５５は、トレンチ１４０および開口部２５０内の空間を完全に充填する。コア２５５の上面はパッシベーション層２４０の上面と同一平面上にある。コア２５５はダマシーン・プロセスを使用して形成されている。一例では、コア２５５は金属を含む。一例では、コア２５５は耐火金属を含む。耐火金属は、熱、摩耗、および腐食に対して並外れて抵抗力のある金属の部類である。５種類の耐火金属は、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、およびレニウム（Ｒｅ）である。一例では、コア２５５は、タングステン、タンタル、またはその組み合わせを含む。一例では、コア２５５は、銅または銅とタンタルの組み合わせを含む。一例では、コア２５５はドープ・ポリシリコンを含む。これで、フロントエンドオブライン（ＦＥＯＬ）操作と呼ばれるものによるかまたは単純にＦＥＯＬによる集積回路の製作が完了する。コア２５５はパッシベーション層２４０内の一体型接点領域２５７を含む。

図１９では、バックエンドオブライン（ＢＥＯＬ）操作と呼ばれるものまたは単純にＢＥＯＬの間に１つまたは複数の配線レベルを追加することにより、集積回路の製作が完了
する。図１９では、２つの配線レベルが追加されている。第１の配線レベル２５６は、層間誘電体（ＩＬＤ）層２６５内に形成されたデュアル・ダマシーン電線２６０を含む。

代わって、ビア用のシングル・ダマシーン・プロセスおよび電線用のシングル・ダマシーン・プロセスを使用して、電線２６０を形成することができる（しかし、ＩＬＤ２５５は２つの誘電体層を含むであろう）。第２の配線レベル２７０は、ＩＬＤ層２８０内に形成されたデュアル・ダマシーン電線２７５を含む。これで、集積回路のＢＥＯＬ製作が完了する。

Claims

（ａ）シリコン基板内にトレンチを形成するステップであって、前記トレンチが前記基板の上面に対して開いているステップと、
（ｂ）前記トレンチの側壁上に二酸化シリコン層を形成するステップであって、前記二酸化シリコン層が前記トレンチを充填しないステップと、
（ｃ）前記トレンチ内の残りの空間をポリシリコンで充填するステップと、
（ｄ）（ｃ）の後に、前記基板内にＣＭＯＳデバイスの少なくとも一部分を製作するステップと、
（ｅ）前記トレンチから完全に前記ポリシリコンを除去するステップであって、前記二酸化シリコン層が前記トレンチの前記側壁上に残存するステップと、
（ｆ）前記トレンチを導電性コアで再充填するステップであって、前記導電性コアは前記基板の前記上面より上まで延びるステップと、
（ｇ）（ｆ）の後に、前記基板の前記上面の上に第１の配線レベルから最後の配線レベルまで２以上のダマシーン配線層を形成するステップであって、前記第１の配線レベルの１つの電線が前記導電性コアの上面に接触するステップと、
を含む、方法。
（ｈ）前記基板を底面から薄型化して薄型化基板を形成するステップであって、前記薄型化の後、前記コアの底面が前記薄型化基板の底面と同一平面上にあるステップ
をさらに含む、請求項１記載の方法。
前記コアの前記底面に対する相互接続構造を形成するステップ
をさらに含む、請求項２記載の方法。
前記相互接続構造を形成する前記ステップが、
前記薄型化基板の前記底面上に誘電体層を形成するステップと、
前記誘電体層内に開口部を形成するステップであって、前記コアが前記開口部の底面内で露出されるステップと、
前記誘電体層上に金属パッドを形成するステップであって、前記パッドの外周が前記開口
部の外周に重なり、前記パッドが前記コアの前記底面に接触するステップと、
前記金属パッド上に半田バンプを形成するステップと、
を含む、請求項３記載の方法。
（ａ）が、
前記基板の前記上面上に酸化バリアを形成するステップと、
前記酸化バリア内に開口部を形成するステップであって、前記基板の前記上面の一領域が前記開口部内で露出されるステップと、
前記開口部内で露出された前記基板にプラズマ・エッチングするステップと、
を含む、請求項１記載の方法。
（ａ）が、
前記基板の上面上に酸化バリア層を形成するステップと、
前記バリア層の上面上にパターン形成されたフォトレジスト層を形成するステップと、
前記バリア層にエッチングして、前記バリア層が前記パターン形成されたフォトレジスト層によって保護されない前記基板の前記上面を露出するステップと、
前記バリア層にエッチングした後、前記基板にエッチングして、前記トレンチを形成するステップと、
前記トレンチにエッチングした後であって（ｂ）の前に、前記フォトレジスト層を除去するステップと、
を含む、請求項１記載の方法。
（ｂ）と（ｃ）との間に、前記基板の前記上面および前記二酸化シリコン層の露出面上にハードマスク層を形成するステップ
をさらに含む、請求項１記載の方法。
（ｃ）と（ｄ）との間に、前記トレンチ内の前記ポリシリコンの上部領域を除去し、前記トレンチ内の残りのポリシリコン上に誘電体キャップを形成するステップ
をさらに含む、請求項７記載の方法。
前記ＣＭＯＳデバイスが電界効果トランジスタであり、（ｄ）が、
前記電界効果トランジスタを形成した後、前記基板の前記上面の上にパッシベーション層を形成するステップと、
前記パッシベーション層を貫通して前記電界効果トランジスタのソース、ドレイン、およびゲート電極に対する金属接点を形成するステップと、
前記トレンチの上の前記パッシベーション層内に開口部を形成するステップと、
を含む、請求項１記載の方法。
（ｆ）を実行した後、前記コアの上部領域が前記パッシベーション層内の前記開口部を充填する、請求項９記載の方法。
前記トレンチが、前記基板の前記上面に対して垂直なまっすぐな側壁と、実質的に均一な幅を有する、請求項１記載の方法。
前記トレンチの前記上面における前記トレンチの第１の幅が前記トレンチの底面における前記トレンチの第２の幅より大きくなるように、前記トレンチが互いに向かってテーパ状になっているまっすぐな側壁を有する、請求項１記載の方法。
前記トレンチの前記上面における前記トレンチの第１の幅が前記トレンチの底面における前記トレンチの第２の幅より小さくなるように、前記トレンチが互いに離れるようにテー
パ状になっているまっすぐな側壁を有する、請求項１記載の方法。
（ａ）シリコン基板の上面上に酸化バリア層を形成し、前記バリア層内に開口部を形成するステップであって、前記基板の前記上面の一領域が前記開口部の底面内で露出されるステップと、
（ｂ）前記基板が前記バリア層によって保護されないトレンチを前記シリコン基板内に形成するステップであって、前記トレンチが前記基板の上面に対して開いているステップと、
（ｃ）前記トレンチの側壁上に二酸化シリコン層を形成するステップであって、前記二酸化シリコン層がトレンチを充填しないステップと、
（ｄ）前記酸化バリア層を除去するステップと、
（ｅ）前記基板の前記上面および前記二酸化シリコン層のすべての露出面上にハードマスク層を形成するステップと、
（ｆ）前記トレンチ内の残りの空間をポリシリコンで充填するステップであって、その後、前記ポリシリコンの上面が前記ハードマスク層の上面と同一平面上にあるステップと、（ｇ）（ｆ）の後に、前記基板内の電界効果トランジスタのソース、ドレイン、およびチャネル領域、前記チャネル領域上のゲート誘電体、ならびに前記ゲート誘電体上のゲート電極を形成するステップと、
（ｈ）前記ハードマスク層および前記電界効果トランジスタの上にパッシベーション層を形成するステップと、
（ｉ）前記パッシベーション層を貫通して前記電界効果トランジスタの前記ソース、前記ドレイン、および前記ゲート電極それぞれに対する金属接点を形成するステップであって、前記金属接点の上面が前記パッシベーション層の上面と同一平面上にあるステップと、（ｊ）前記トレンチの上の前記パッシベーション層内に開口部を形成し、前記トレンチから前記ポリシリコンを完全に除去するステップであって、前記二酸化シリコン層および前記ハードマスク層が前記トレンチの前記側壁上に残存するステップと、
（ｋ）前記トレンチを導電性コアで再充填するステップであって、前記二酸化シリコン層および前記ハードマスク層が前記トレンチの前記側壁上に残存し、前記コアの上面が前記パッシベーション層の前記上面と同一平面上にあるステップと、
（ｌ）（ｋ）の後に、前記パッシベーション層の上に第１の配線レベルから最後の配線レベルまで２以上のダマシーン配線層を形成するステップであって、前記第１の配線レベルの１つの電線が前記導電性コアの前記上面に接触するステップと、
を含む、方法。
（ｍ）前記基板を底面から薄型化して薄型化基板を形成するステップであって、前記薄型化の後、前記コアの底面が前記薄型化基板の底面と同一平面上にあるステップ
をさらに含む、請求項１４記載の方法。
前記薄型化基板の前記底面上に誘電体層を形成するステップと、
前記底面パッシベーション層内に開口部を形成するステップであって、前記コアが前記開口部の底面内で露出されるステップと、
前記誘電体層上に金属パッドを形成するステップであって、前記パッドの外周が前記開口部の外周に重なり、前記パッドが前記コアの前記底面に接触するステップと、
前記底面金属パッド上に半田バンプを形成するステップと、
をさらに含む、請求項１５記載の方法。
（ａ）が、前記バリア層の上面上にパターン形成されたフォトレジスト層を形成するステップと、前記バリア層にエッチングして、前記バリア層が前記パターン形成されたフォトレジスト層によって保護されない前記開口部を前記バリア層内に形成するステップとを含み、
（ｂ）が、前記開口部内で露出された前記基板にプラズマ・エッチングすることにより、前記トレンチを形成するステップと、前記トレンチにエッチングした後であって（ｃ）の前に、前記フォトレジスト層を除去するステップとを含む、請求項１４記載の方法。
（ｆ）と（ｇ）との間に、前記トレンチ内の前記ポリシリコンの上部領域を除去し、前記トレンチ内の残りのポリシリコン上に誘電体キャップを形成するステップをさらに含み、（ｊ）が、前記誘電体キャップを除去するステップを含む、請求項１４記載の方法。
前記トレンチが、前記基板の前記上面に対して垂直なまっすぐな側壁と、実質的に均一な幅を有する、請求項１４記載の方法。
前記トレンチの前記上面における前記トレンチの第１の幅が前記トレンチの底面における前記トレンチの第２の幅より大きくなるように、前記トレンチが互いに向かってテーパ状になっているまっすぐな側壁を有する、請求項１４記載の方法。
前記トレンチの前記上面における前記トレンチの第１の幅が前記トレンチの底面における前記トレンチの第２の幅より小さくなるように、前記トレンチが互いに離れるようにテーパ状になっているまっすぐな側壁を有する、請求項１４記載の方法。
シリコン基板内のトレンチと、
前記トレンチの側壁上の二酸化シリコン層であって、前記二酸化シリコン層が前記トレンチを充填せず、前記二酸化シリコン層が前記トレンチの前記側壁上の前記二酸化シリコン層の最薄領域と最厚領域との間で１０％未満の厚みの変動を有する、二酸化シリコン層と、
前記トレンチ内の残りの空間を充填する導電性コアと、
前記基板内のＣＭＯＳデバイスの少なくとも一部分と、
前記基板の上面の上の１つまたは複数の配線層であって、前記基板に最も近い前記１つまたは複数の配線レベルのうちの１つの配線レベルの１つの電線が前記導電性コアの上面に接触する、１つまたは複数の配線層と、
を含む、構造体。
前記基板の底面上の誘電体層と、
前記底面誘電体層内の開口部であって、前記コアが前記開口部の底面内で露出される、開口部と、
前記誘電体層上の金属パッドであって、前記パッドの外周が前記開口部の外周に重なり、前記パッドが前記コアの前記底面に接触する、金属パッドと、
前記金属パッド上の半田バンプと、
をさらに含む、請求項２２記載の構造体。
（ｉ）前記トレンチが、前記基板の前記上面に対して垂直なまっすぐな側壁と、実質的に均一な幅を有するか、（ｉｉ）前記トレンチの前記上面における前記トレンチの第１の幅が前記トレンチの底面における前記トレンチの第２の幅より大きくなるように、前記トレンチが互いに向かってテーパ状になっているまっすぐな側壁を有するか、または（ｉｉｉ）前記トレンチの前記上面における前記トレンチの前記第１の幅が前記トレンチの前記底面における前記トレンチの前記第２の幅より小さくなるように、前記トレンチが互いに離れるようにテーパ状になっているまっすぐな側壁を有するかのいずれかである、請求項２２記載の構造体。
シリコン基板内のトレンチと、
前記トレンチの側壁上の二酸化シリコン層であって、前記二酸化シリコン層が前記トレン
チを充填しない、二酸化シリコン層と、
前記基板の上面上および前記二酸化シリコン層上の誘電体層であって、前記誘電体層が前記トレンチを充填しない、誘電体層と、
前記トレンチ内の残りの空間を充填する導電性コアと、
前記基板内の電界効果トランジスタのソース、ドレイン、およびチャネル領域、前記チャネル領域上のゲート誘電体、ならびに前記ゲート誘電体上のゲート電極と、
誘電体層および前記電界効果トランジスタの上のパッシベーション層であって、前記コアが前記パッシベーション層を貫通して延び、前記コアの上面が前記パッシベーション層の前記上面と同一平面上にある、パッシベーション層と、
前記パッシベーション層を貫通して前記電界効果トランジスタの前記ソース、前記ドレイン、および前記ゲート電極それぞれに対する金属接点であって、前記金属接点の上面が前記パッシベーション層の上面と同一平面上にある、金属接点と、
前記パッシベーション層の上の１つまたは複数の配線層であって、前記基板に最も近い前記１つまたは複数の配線レベルのうちの１つの配線レベルの１つの電線が前記導電性コアの前記上面に接触する、１つまたは複数の配線層と、
を含む、構造体。
前記基板の底面上の誘電体層と、
前記底面誘電体層内の開口部であって、前記コアが前記開口部の底面内で露出される、開口部と、
前記誘電体層上の金属パッドであって、前記パッドの外周が前記開口部の外周に重なり、前記パッドが前記コアの前記底面に接触する、金属パッドと、
前記金属パッド上の半田バンプと、
をさらに含む、請求項２５記載の構造体。
（ｉ）前記トレンチが、前記基板の前記上面に対して垂直なまっすぐな側壁と、実質的に均一な幅を有するか、（ｉｉ）前記トレンチの前記上面における前記トレンチの第１の幅が前記トレンチの底面における前記トレンチの第２の幅より大きくなるように、前記トレンチが互いに向かってテーパ状になっているまっすぐな側壁を有するか、または（ｉｉｉ）前記トレンチの前記上面における前記トレンチの前記第１の幅が前記トレンチの前記底面における前記トレンチの前記第２の幅より小さくなるように、前記トレンチが互いに離れるようにテーパ状になっているまっすぐな側壁を有するかのいずれかである、請求項２５記載の構造体。