KR101934045B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 회로 영역 및 비아 영역을 갖는 기판의 회로 영역 상부에 형성된 소자 분리막, 기판의 비아 영역 상부에 형성되고 소자 분리막보다 큰 두께를 가지며 기판 내부로 향함에 따라 폭이 줄어드는 계단 형상을 갖는 스트레스 완화막 및 스트레스 완화막 및 기판의 적어도 일부를 관통하는 관통 전극 구조물을 포함한다. 스트레스 완화막이 관통 전극 구조물의 측벽을 감쌈에 따라, 기판에 미치는 스트레스가 감소될 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 관통 전극 구조물을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자가 고도로 집적화되고 대용량화됨에 따라, 각 개별 칩들을 적층시키는 3차원 패키지 기술이 개발되고 있다. 이 중에서, 관통 실리콘 비아(TSV, Through Silicon Via) 기술은 실리콘 기판을 관통하는 비아홀을 형성하고 상기 비아홀 내에 관통 전극을 형성하는 패키지 기술이다.
그런데, 상기 관통 전극은 상기 실리콘 기판과 열팽창률이 다르므로, 후속 열처리 공정 시 상기 기판 및/또는 상기 기판에 형성된 타 회로 소자에 스트레스를 주어 반도체 소자의 신뢰성을 악화시킬 수 있다. 또한 상기 관통 전극은 일반적으로 배리어막 패턴 및 금속막 패턴을 포함하는데, 상기 열팽창률 차이에 따른 스트레스로 인해 상기 배리어막 패턴이 상기 금속막 패턴으로부터 박리되는 현상이 발생할 수 있다.
미국등록특허 제7,960,282호 (2011.06.14)
본 발명의 일 목적은 높은 신뢰성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 높은 신뢰성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 장치는 회로 영역 및 비아 영역을 갖는 기판의 상기 회로 영역 상부에 형성된 소자 분리막, 상기 기판의 상기 비아 영역 상부에 형성되고 상기 소자 분리막보다 실질적으로 큰 두께를 갖는 스트레스 완화막 및 상기 스트레스 완화막 및 상기 기판의 적어도 일부를 관통하는 관통 전극 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 스트레스 완화막은 상기 소자 분리막과 동일한 물질을 포함하며 2배 이상의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 스트레스 완화막은 상기 관통 전극 구조물의 하부 측벽을 감쌀 수 있다.
예시적인 실시예들에 있어서, 상기 스트레스 완화막은 상기 소자 분리막과 동일한 물질을 포함하며 2배 이상의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물은, 상기 스트레스 완화막에 의해 감싸지며 상기 기판 내부로 향함에 따라 점차 작아지는 폭을 갖는 상부 및 상기 기판에 의해 감싸지며 일정한 폭을 갖는 하부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 기판의 상기 회로 영역 상에 형성된 회로 소자 및 상기 회로 소자를 커버하며 상기 기판, 상기 소자 분리막 및 상기 스트레스 완화막 상에 형성된 층간 절연막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물은 상기 층간 절연막을 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물은, 상기 층간 절연막 및 상기 스트레스 완화막에 의해 감싸지며 상기 기판 내부로 향함에 따라 점차 작아지는 폭을 갖는 상부 및 상기 기판에 의해 감싸지며 일정한 폭을 갖는 하부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물은 상기 스트레스 완화막 및 상기 기판의 적어도 일부를 관통하는 리세스 내부에 형성될 수 있으며, 상기 리세스 내벽에 형성된 절연막 패턴과, 상기 절연막 상에 형성된 배리어막 패턴과, 상기 리세스의 나머지를 채우며 상기 배리어막 상에 형성된 금속막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물은 상기 스트레스 완화막 및 상기 기판을 관통하는 개구 내부에 형성될 수 있으며, 상기 개구 측벽에 형성된 절연막 패턴과, 상기 기판 외부로 노출된 상기 개구의 바닥면 및 상기 절연막 상에 형성된 배리어막 패턴과, 상기 개구의 나머지를 채우며 상기 배리어막 상에 형성된 금속막 패턴을 포함할 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 장치는 회로 영역 및 비아 영역을 갖는 기판의 상기 회로 영역 상부에 형성된 소자 분리막, 상기 기판의 상기 비아 영역 상부에 형성되고 상기 기판 내부로 향함에 따라 줄어드는 폭을 갖는 스트레스 완화막 및 상기 스트레스 완화막 및 상기 기판의 적어도 일부를 관통하는 관통 전극 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 스트레스 완화막은 상기 기판 내부로 향함에 따라 폭이 줄어드는 계단 형상을 가질 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 장치는 회로 영역 및 비아 영역을 갖는 기판의 상기 회로 영역 상부에 형성된 소자 분리막, 상기 기판의 상기 비아 영역 상부에 형성되고 상기 소자 분리막보다 큰 두께를 갖는 스트레스 완화막, 상기 기판의 상기 회로 영역 상에 형성된 회로 소자, 상기 회로 소자를 커버하며 상기 기판, 상기 소자 분리막 및 상기 스트레스 완화막 상에 형성된 층간 절연막 및 상기 층간 절연막, 상기 스트레스 완화막 및 상기 기판의 적어도 일부를 관통하며, 상기 층간 절연막 및 상기 스트레스 완화막에 의해 감싸지며 상기 기판 내부로 향함에 따라 점차 작아지는 폭을 갖는 상부와, 상기 기판에 의해 감싸지며 일정한 폭을 갖는 하부를 포함하는 관통 전극 구조물을 구비한다.
상기 본 발명의 다른 목적을 달성하기 위한 실시예들에 따른 반도체 장치의 제조 방법에서, 회로 영역 및 비아 영역을 갖는 기판의 상기 회로 영역 및 상기 비아 영역 상부에 각각 제1 트렌치 및 상기 제1 트렌치보다 깊은 제2 트렌치 구조물을 형성한다. 상기 제1 트렌치를 매립하는 소자 분리막 및 상기 제2 트렌치 구조물을 매립하는 스트레스 완화막을 형성한다. 상기 스트레스 완화막 및 상기 기판의 적어도 일부를 관통하는 관통 전극 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 트렌치 및 상기 제2 트렌치 구조물을 형성할 때, 상기 기판의 상기 회로 영역 및 상기 비아 영역에 상기 제1 트렌치 및 상기 제1 트렌치와 동일한 깊이의 제2 트렌치를 각각 형성하고, 상기 제2 트렌치보다 좁은 폭을 갖고 상기 제2 트렌치에 연통하는 제3 트렌치를 형성하여 상기 제2 트렌치 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 트렌치 및 상기 제2 트렌치 구조물을 형성할 때, 상기 기판의 상기 회로 영역에 상기 제1 트렌치를 형성하고, 상기 기판의 상기 비아 영역에 상기 제1 트렌치보다 깊은 상기 제2 트렌치 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물을 형성할 때, 상기 기판 상면에 경사진 측벽을 갖는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 스트레스 완화막 및 상기 기판 상부를 식각함으로써, 상기 스트레스 완화막에서는 상기 기판 내부로 향함에 따라 점차 줄어드는 폭을 갖고 상기 기판에서는 일정한 폭을 갖는 리세스를 형성하며, 상기 리세스를 채우는 상기 관통 전극 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물을 형성하기 이전에, 상기 기판의 상기 회로 영역 상에 회로 소자를 형성하고, 상기 회로 소자를 커버하며 상기 기판, 상기 소자 분리막 및 상기 스트레스 완화막 상에 층간 절연막을 형성할 수 있으며, 상기 관통 전극 구조물을 형성할 때, 상기 층간 절연막 상면에 경사진 측벽을 갖는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막, 상기 스트레스 완화막 및 상기 기판 상부를 식각함으로써, 상기 층간 절연막 및 상기 스트레스 완화막에서는 상기 기판 내부로 향함에 따라 점차 줄어드는 폭을 갖고 상기 기판에서는 일정한 폭을 갖는 리세스를 형성하며, 상기 리세스를 채우는 상기 관통 전극 구조물을 형성할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 관통 전극 구조물 측벽을 감싸는 스트레스 완화막이 깊게 형성되어 있으므로, 열처리 공정 시 상기 관통 전극 구조물과 기판 사이의 열팽창률 차이에 의해 상기 기판 및/또는 상기 기판에 형성된 회로 소자들이 받는 스트레스를 줄일 수 있다.
디자인 룰의 감소에 따라 회로 소자들은 스트레스에 보다 민감해지며, 이에 따라 관통 전극 구조물과 회로 소자들 사이엔 큰 이격 거리가 필요할 수 있다. 하지만, 상기 스트레스 완화막이 형성되어 상기 회로 소자들이 받는 스트레스를 경감시킴으로써, 보다 집적된 형태의 반도체 장치를 제조할 수 있다. 또한, 상기 스트레스 완화막이 깊게 형성됨으로 인해 상기 관통 전극 구조물에 기인한 기생 커패시턴스가 감소하며, 이에 따라 RC 지연 및 신호 전달 시 발생하는 노이즈 또는 혼선(crosstalk) 등도 감소할 수 있다.
나아가, 상기 관통 전극 구조물 내부의 배리어막 패턴과 금속막 패턴 사이의 박리 현상도 감소시킬 수 있으며, 이와 같은 효과는 상기 관통 전극 구조물이 경사진 측벽을 가짐으로써 더욱 더 증대될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3 내지 도 10은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17 내지 도 18은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 23 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 27은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 30 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 33은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 35는 예시적인 실시예들에 따른 적층형 반도체 장치를 설명하기 위한 단면도이다.
도 36 내지 도 37은 예시적인 실시예에 따른 적층형 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 38은 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치는 제1 기판(100) 상에 형성된 소자 분리막(152), 제1 스트레스 완화막(156) 및 제1 관통 전극 구조물(275)을 포함한다. 또한 상기 반도체 장치는 회로 소자들 및 배선들(322, 324)을 더 포함할 수 있다.
제1 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다.
제1 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있으며, 제1 영역(I)은 상기 회로 소자들이 형성되는 회로 영역이고, 제2 영역(II)은 제1 관통 전극 구조물(275)이 형성되는 비아 영역이다. 한편, 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역(도시되지 않음)과 주변 회로 패턴들이 형성되는 주변 회로 영역(도시되지 않음)을 포함할 수 있다.
소자 분리막(152)은 제1 기판(100)의 제1 영역(I) 상부에 형성되며, 이에 따라 제1 기판(100)은 소자 분리막(152)이 형성된 필드 영역과 소자 분리막(152)이 형성되지 않은 액티브 영역으로 구분될 수 있다.
소자 분리막(152)은 산화물을 포함할 수 있다. 예를 들어, 소자 분리막(152)은 토즈(Tonen Silazene : TOSZ), 폭스(Flowable Oxide : FOX), 에스오지(Spin On Glass : SOG) 등 갭필 특성이 우수한 산화물을 포함할 수 있다. 일 실시예에 있어서, 소자 분리막(152)은 산화막 및 질화막이 적층된 다층 구조를 가질 수 있다.
제1 스트레스 완화막(156)은 제1 기판(100)의 제2 영역(II) 상부에 형성된다.
제1 스트레스 완화막(156)은 소자 분리막(152)보다 실질적으로 큰 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 제1 스트레스 완화막(156)의 두께(T2)는 소자 분리막(152)의 두께(T1)의 대략 1.1배, 바람직하게는 대략 2배 이상일 수 있다. 소자 분리막(152)과 제1 스트레스 완화막(156)은 소자 분리막(152) 및 제1 스트레스 완화막(156)이 형성되지 않은 제1 기판(100) 상면과 각각 동일한 높이의 상면을 가질 수 있다. 이에 따라, 제1 스트레스 완화막(156)이 소자 분리막(152)보다 실질적으로 큰 두께를 가지므로, 결국 제1 스트레스 완화막(156)은 제1 기판(100) 내부 방향으로 소자 분리막(152)보다 깊은 깊이를 가질 수 있다. 한편, 제1 스트레스 완화막(156)은 소자 분리막(152)보다 큰 폭을 가질 수 있다.
제1 스트레스 완화막(156)은 상부에서 하부로, 즉 제1 기판(100) 내부로 향함에 따라 줄어드는 폭을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 스트레스 완화막(156)은 제1 기판(100) 내부로 향함에 따라 폭이 줄어드는 계단 형상을 가질 수 있다. 도면에서 제1 스트레스 완화막(156)은 2개의 계단을 갖는 것으로 도시되고 있으나, 3개 이상의 계단을 가질 수도 있다.
예시적인 실시예들에 있어서, 제1 스트레스 완화막(156)은 서로 고립된 형상으로 복수 개 형성될 수 있다.
제1 스트레스 완화막(156)은 산화물 또는 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 스트레스 완화막(156)은 소자 분리막(152)과 동일한 물질을 포함할 수 있다.
상기 회로 소자들로서 도면에는 예시적으로 트랜지스터가 도시되어 있다. 즉, 제1 기판(100)의 제1 영역(I) 상에 형성된 게이트 구조물(160) 및 게이트 구조물(160)에 인접한 제1 기판(100) 상부에 형성된 불순물 영역(180)을 포함하는 트랜지스터가 도시되어 있다.
게이트 구조물(160)은 제1 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(162) 및 게이트 전극(164)을 포함할 수 있으며, 게이트 구조물(160) 측벽에는 게이트 스페이서(170)가 더 형성될 수 있다. 불순물 영역(180)은 인, 비소와 같은 n형 불순물 혹은 붕소, 알루미늄과 같은 p형 불순물이 도핑될 수 있다.
상기 트랜지스터는 예시적인 것으로서, 다른 회로 소자들, 예를 들어, 다이오드, 워드 라인, 비트 라인 등이 제1 영역(I)에 형성될 수도 있다.
상기 트랜지스터를 커버하는 제1 층간 절연막(190)이 제1 기판(100), 소자 분리막(152) 및 제1 스트레스 완화막(156) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(190)은 예를 들어, 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함할 수 있다. 일 실시예에 있어서, 제1 층간 절연막(190)은 다층 구조를 가질 수 있으며, 이에 따라 제1 관통 전극 구조물(275)은 상기 다층 구조를 갖는 제1 층간 절연막(190)을 관통할 수 있다.
제1 관통 전극 구조물(275)은 제1 스트레스 완화막(156) 및 제1 기판(100)의 제2 영역(II)의 적어도 일부, 예를 들어 상부를 관통한다. 이에 더하여, 제1 관통 전극 구조물(275)은 제1 층간 절연막(190)도 관통할 수 있다. 제1 스트레스 완화막(156)이 서로 고립된 형상으로 복수 개로 형성되는 것에 대응하여, 제1 관통 전극 구조물(275)도 서로 고립된 형상으로 복수 개 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 관통 전극 구조물(275)은 제1 기판(100) 상면에 실질적으로 수직한 측벽을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 관통 전극 구조물(275)은 순차적으로 적층된 제1 절연막 패턴(235), 제1 배리어막 패턴(245) 및 제1 금속막 패턴(255)을 포함한다. 이때, 제1 금속막 패턴(255)과 제1 배리어막 패턴(245)을 함께 제1 관통 전극(265)으로 호칭할 수 있다.
구체적으로, 제1 절연막 패턴(235)은 제1 층간 절연막(190), 제1 스트레스 완화막(156) 및 제1 기판(100) 상부에 형성된 제1 리세스(220)의 내벽에 컨포멀하게(conformally) 형성될 수 있고, 제1 배리어막 패턴(245)은 제1 절연막 패턴(235) 상에 컨포멀하게 형성될 수 있으며, 제1 금속막 패턴(255)은 제1 리세스(220)의 나머지 부분을 채우면서 제1 배리어막 패턴(245) 상에 형성될 수 있다. 이에 따라 제1 관통 전극(265)은 그 측벽 및 바닥이 제1 절연막 패턴(235)에 의해 감싸질 수 있다.
제1 절연막 패턴(235)은 산화물 혹은 질화물을 포함할 수 있고, 제1 배리어막 패턴(245)은 금속 또는 금속 질화물을 포함할 수 있으며, 제1 금속막 패턴(255)은 금속을 포함할 수 있다. 예를 들어, 제1 배리어막 패턴(245)은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 붕화물(NiB), 텅스텐 질화물(WN) 등을 포함할 수 있으며, 제1 금속막 패턴(255)은 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다. 각 제1 배리어막 패턴(245) 및 제1 금속막 패턴(255)은 단일층 구조 혹은 다층 구조를 가질 수 있다.
제1 관통 전극 구조물(275)은 제1 스트레스 완화막(156)에 의해 적어도 측벽 일부가 감싸지며, 이에 따라 상기 부분에서는 제1 기판(100)에 직접 접촉하지 않을 수 있다. 그 결과, 제1 관통 전극 구조물(275)이 제1 기판(100) 혹은 제1 기판(100)에 형성된 상기 회로 소자들에 미치는 스트레스가 감소될 수 있다.
즉, 제1 관통 전극 구조물(275)의 제1 관통 전극(265)은 주로 금속 성분을 포함하나 제1 기판(100)은 주로 실리콘 등의 반도체 물질을 포함하므로, 각종 열처리 공정 시 상기 물질들의 열팽창률 차이로 인해 제1 관통 전극 구조물(275)과 제1 기판(100) 사이에 스트레스가 발생할 수 있다. 이에 따라, 제1 기판(100)에 형성되는 상기 회로 소자들, 예를 들어 상기 트랜지스터의 동작 특성 및 신뢰성에 악영향을 미칠 수 있다.
나아가, 제1 관통 전극 구조물(275) 내부에서도 제1 금속막 패턴(255)과 제1 배리어막 패턴(245) 사이 혹은 제1 배리어막 패턴(245)과 제1 절연막 패턴(235) 사이에서 이들의 열팽창률 차이 또는 접착성의 차이에 따라 박리(delamination) 현상이 발생할 수 있다.
하지만, 예시적인 실시예들에 따르면, 제1 기판(100)과 제1 관통 전극 구조물(275) 사이에 제1 스트레스 완화막(156)이 형성되므로, 상기 열팽창률 차이에 따른 제1 기판(100)과 제1 관통 전극 구조물(275) 사이의 스트레스를 완화시킬 수 있어 제1 기판(100)에 형성되는 상기 회로 소자들의 동작 특성 및 신뢰성 악화를 감소시킬 수 있으며,
디자인 룰의 감소에 따라 회로 소자들은 스트레스에 보다 민감해지며, 이에 따라 관통 전극 구조물과 회로 소자들 사이엔 큰 이격 거리가 필요할 수 있다. 하지만, 상기 스트레스 완화막이 형성되어 상기 회로 소자들이 받는 스트레스를 경감시킴으로써, 보다 집적된 형태의 반도체 장치를 제조할 수 있다. 또한, 상기 스트레스 완화막이 깊게 형성됨으로 인해 상기 관통 전극 구조물에 기인한 기생 커패시턴스가 감소하며, 이에 따라 RC 지연 및 신호 전달 시 발생하는 노이즈 또는 혼선(crosstalk) 등도 감소할 수 있다.
나아가, 제1 관통 전극 구조물(275) 내부의 박리 현상도 감소시킬 수 있다.
특히, 제1 스트레스 완화막(156)은 큰 두께, 예를 들어 소자 분리막(152)의 2배 이상의 두께를 가지므로, 스트레스 완화 효과 또는 박리 현상 감소 효과를 증가시킬 수 있다. 실험 결과에 따르면, 제1 스트레스 완화막(156)의 두께가 0.25um에서 0.5um로 두 배 증가하면, 즉 제1 스트레스 완화막(156)이 제1 관통 전극 구조물(275)의 측벽을 두 배로 감싸게 되면, 제1 관통 전극 구조물(275)이 제1 기판(100)에 미치는 스트레스가 10.5% 정도 감소되는 것으로 나타났다.
제1 층간 절연막(190) 상에는 제2 층간 절연막(280)이 형성될 수 있으며, 제2 층간 절연막(280) 내에는 제1 및 제2 배선들(322, 324)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 층간 절연막(280)은 산화물을 포함할 수 있으며, 제1 층간 절연막(190)과 실질적으로 동일한 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 층간 절연막(280)은 다층 구조를 가질 수 있으며, 이에 따라 제1 관통 전극 구조물(275)은 상기 다층 구조를 갖는 제2 층간 절연막(280)을 관통할 수 있다. 한편, 도시되지는 않았으나, 제1 및 제2 층간 절연막들(190, 280) 사이에는 실리콘 질화물을 포함하는 버퍼막(도시되지 않음)이 더 형성될 수도 있다.
제1 배선(322)은 제1 영역(I)에 형성되며, 제1 층간 절연막(190)을 관통하는 제1 플러그(200)에 의해 불순물 영역(180)과 전기적으로 연결될 수 있다. 제2 배선(324)은 제2 영역(II)에 형성되며, 제1 관통 전극 구조물(275)에 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 제1 배선(322)은 제2 층간 절연막(280)을 관통하는 제1 개구(292)의 바닥 및 측벽 상에 형성된 제2 배리어막 패턴(302) 및 제1 개구(292)의 나머지 부분을 채우며 제2 배리어막 패턴(302) 상에 형성된 제2 금속막 패턴(312)을 포함하고, 제2 배선(324)은 제2 층간 절연막(280)을 관통하는 제2 개구(294)의 바닥 및 측벽 상에 형성된 제3 배리어막 패턴(304) 및 제2 개구(294)를 채우며 제3 배리어막 패턴(304) 상에 형성된 제3 금속막 패턴(314)을 포함한다.
한편 도면에서는 제1 및 제2 층간 절연막들(190, 280) 및 제1 및 제2 배선들(322, 324)만이 도시되었으나, 보다 많은 수의 층간 절연막들 및 배선들이 더 형성될 수 있음은 당업자에게 자명하다고 할 것이다.
특히, 도면에서는 제1 관통 전극 구조물(275)이 제1 스트레스 완화막(156), 제1 기판(100)의 제2 영역(II)의 일부 및 제1 층간 절연막(190)을 관통하는 것으로 도시되었으나, 배선들(322, 324)을 수용하는 제2 층간 절연막(280)도 관통할 수 있다. 이 경우, 제1 관통 전극 구조물(275)은 제2 배선(324)에 전기적으로 연결되지는 않을 수 있으며, 제2 층간 절연막(280) 상에 형성되는 다른 배선(도시되지 않음)에 전기적으로 연결될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2에 도시된 반도체 장치는 기판 및 관통 전극 구조물을 제외하면 도 1에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
도 2를 참조하면, 제2 관통 전극 구조물(277)은 제2 기판(105)을 관통하며, 이에 더하여 제1 층간 절연막(190)도 관통할 수 있다.
제2 관통 전극 구조물(277)은 제2 기판(105) 및 제1 층간 절연막(190)을 관통하는 제3 개구(225)의 측벽에 순차적으로 적층된 제2 절연막 패턴(237) 및 제4 배리어막 패턴(247)과, 제3 개구(225)의 나머지 부분을 채우며 제4 배리어막 패턴(247) 상에 형성된 제1 금속막 패턴(255)을 포함한다. 즉, 제2 관통 전극 구조물(277)은 제2 관통 전극(267) 및 이의 측벽을 감싸는 제4 절연막 패턴(237)을 포함하며, 제2 관통 전극(267)은 제4 배리어막 패턴(247) 및 제1 금속막 패턴(255)을 포함한다.
제2 기판(105)은 제1 기판(100)의 하부를 제거하여 형성될 수 있으며, 이에 따라 제1 기판(100)보다 작은 두께를 가질 수 있다. 실제 제조 공정 상에서는, 도 1에 도시된 반도체 장치에서 제1 기판(100)의 하부와, 제1 리세스(220) 바닥면 상의 제1 절연막 패턴(235) 및 제1 배리어막 패턴(245) 부분을 제거함으로써, 도 2에 도시된 반도체 장치를 얻을 수 있으며, 이에 따라 제1 관통 전극 구조물(275)이 제2 관통 전극 구조물(277)로 변환될 수 있다. 제2 관통 전극 구조물(277)에 포함된 제2 관통 전극(267)은 그 하부가 외부로 노출되므로, 다른 반도체 장치, 예를 들어 반도체 칩과 전기적으로 연결될 수 있다.
이하에서는, 특별한 경우를 제외하고는 도 1에 도시된 반도체 장치와 같이 관통 전극 구조물이 기판 일부를 관통하는 경우에 대해서만 설명하지만, 당업자라면 기판을 관통하여 외부 반도체 장치와 전기적으로 연결되는 관통 전극 구조물을 포함하는 반도체 장치도 본 발명의 범위에 해당됨을 자명하게 알 수 있을 것이다.
도 3 내지 도 10은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 본 제조 방법은 예시적으로 도 1에 도시된 반도체 장치를 제조하는 데 사용될 수 있지만, 반드시 이에 한정되는 것은 아니다.
도 3을 참조하면, 제1 기판(100) 상에 제1 포토레지스트 패턴(110)을 형성한 후, 제1 포토레지스트 패턴(110)을 식각 마스크로 사용하여 제1 기판(100) 상부를 제거함으로써, 제1 및 제2 트렌치들(122, 124)을 형성한다.
제1 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(SOI) 기판, 게르마늄 온 인슐레이터(GOI) 기판 등일 수 있다. 제1 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있으며, 제1 영역(I)은 상기 회로 소자들이 형성되는 회로 영역이고, 제2 영역(II)은 이후 제1 관통 전극 구조물(275)이 형성되는 비아 영역이다. 한편, 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역(도시되지 않음)과 주변 회로 패턴들이 형성되는 주변 회로 영역(도시되지 않음)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 트렌치(122)는 제1 기판(100)의 제1 영역(I) 상부에 형성되고, 제2 트렌치(124)는 제1 기판(100)의 제2 영역(II) 상부에 형성된다. 이때, 제2 트렌치(124)는 제1 트렌치(122)보다 넓은 폭을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 트렌치들(122, 124)은 실질적으로 동일한 깊이로 형성될 수 있다.
이후 제1 포토레지스트 패턴(110)은 제거될 수 있다.
도 4를 참조하면, 제1 및 제2 트렌치들(122, 124)이 형성된 제1 기판(100) 상에 제2 포토레지스트 패턴(130)을 형성한 후, 제2 포토레지스트 패턴(130)을 식각 마스크로 사용하여 제1 기판(100) 상부를 제거함으로써, 제3 트렌치(144)를 형성한다.
구체적으로, 제2 포토레지스트 패턴(130)은 제2 트렌치(124)가 형성된 부분을 제외한 나머지 부분을 커버하도록 제1 기판(100) 상에 형성된다. 즉, 제2 포토레지스트 패턴(130)은 제1 트렌치(122) 상면과, 제1 및 제2 트렌치들(122, 124)이 형성되지 않은 제1 기판(100) 상면을 커버하도록 형성된다. 이때, 제2 포토레지스트 패턴(130)은 제2 트렌치(124)의 가장자리 부분도 커버할 수 있다.
제2 포토레지스트 패턴(130)이 제2 트렌치(124)의 전부 또는 가운데 부분을 노출시킴에 따라, 상기 식각 공정에서 제2 트렌치(124)와 동일하거나 혹은 이보다 작은 폭을 갖는 제3 트렌치(144)가 형성될 수 있으며, 제3 트렌치(144)는 제2 트렌치(124)와 연통할 수 있다. 이때, 제2 및 제3 트렌치들(122, 144)은 함께 제2 트렌치 구조물로 호칭될 수 있다. 상기 제2 트렌치 구조물은 상부에서 하부 방향으로, 즉, 제1 기판(100) 내부로 향함에 따라 줄어드는 폭을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제2 트렌치 구조물은 제1 기판(100) 내부로 향함에 따라 그 폭이 줄어드는 계단 형상을 가질 수 있다. 일 실시예에 있어서, 상기 제2 트렌치 구조물은 제1 트렌치(122)보다 두 배 이상의 깊이를 가질 수 있다.
이후, 제2 포토레지스트 패턴(130)은 제거될 수 있다.
도 5를 참조하면, 제1 트렌치(122) 및 상기 제2 트렌치 구조물을 각각 매립하는 소자 분리막(152) 및 제1 스트레스 완화막(156)을 형성한다.
예시적인 실시예들에 있어서, 산화물을 사용하여 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 소자 분리막(152) 및 제1 스트레스 완화막(156)을 형성할 수 있다. 예를 들어, 상기 산화물은 토즈(TOSZ), 폭스(FOX), 에스오지(SOG) 등 갭필 특성이 우수한 산화물을 포함할 수 있다. 일 실시예에 있어서, 소자 분리막(152) 및 제1 스트레스 완화막(156)은 산화막 및 질화막이 적층된 다층 구조를 가지도록 형성될 수도 있다.
도 6을 참조하면, 제1 기판(100)의 제1 영역(I)에 회로 소자들을 형성하고, 상기 회로 소자들을 커버하는 제1 층간 절연막(190)을 제1 기판(100) 상에 형성한다. 즉, 이른 바 프론트 엔드(Front End Of Line: FEOL) 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 회로 소자로서 트랜지스터를 형성할 수 있다. 구체적으로, 제1 기판(100), 소자 분리막(152) 및 제1 스트레스 완화막(156) 상에 게이트 절연막 및 게이트 도전막을 형성하고, 하드 마스크(도시되지 않음)를 식각 마스크로 사용하여 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝함으로써, 제1 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 게이트 절연막 패턴(162) 및 게이트 전극(164)을 포함하는 게이트 구조물(160)을 형성할 수 있다. 이때, 상기 게이트 절연막 및 상기 게이트 도전막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 또는 물리 기상 증착(PVD) 공정을 통해 형성될 수 있다. 이와는 달리, 상기 게이트 절연막은 제1 기판(100) 상면에 열산화 공정을 수행하여 형성될 수도 있다. 예시적인 실시예들에 있어서, 상기 게이트 절연막은 실리콘 산화물을 사용하여 형성할 수 있고, 상기 게이트 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 등을 사용하여 형성할 수 있다.
상기 하드 마스크를 제거한 후, 게이트 구조물(160)을 커버하는 게이트 스페이서막을 제1 기판(100), 소자 분리막(152) 및 제1 스트레스 완화막(156) 상에 형성하고, 상기 게이트 스페이서막을 이방성 식각 공정을 통해 식각함으로써, 게이트 구조물(160) 측벽 상에 게이트 스페이서(170)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 스페이서막은 실리콘 질화물을 사용하여 형성할 수 있다.
제1 기판(100)의 제2 영역(II)을 커버하는 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴, 게이트 구조물(160) 및 게이트 스페이서(170)를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 게이트 구조물(160)에 인접하는 제1 기판(100)의 제1 영역(I) 상부에 불순물 영역(180)을 형성한다. 예시적인 실시예들에 있어서, 불순물 영역(180)은 인, 비소 등과 같은 n형 불순물 혹은 붕소, 알루미늄 등 p형 불순물을 사용하여 형성할 수 있다. 불순물 영역(180) 사이의 제1 기판(100) 상부에는 전하 이동이 가능한 채널 영역이 형성될 수 있다.
게이트 구조물(160) 및 불순물 영역(180)은 상기 트랜지스터를 형성하며, 이때 불순물 영역(180)은 상기 트랜지스터의 소스/드레인 영역으로서 기능할 수 있다.
상기 트랜지스터는 상기 회로 소자의 예시일 뿐이며, 당업자라면 다른 회로 소자들, 예를 들어, 다이오드, 워드 라인, 비트 라인 등이 형성될 수도 있음을 알 수 있을 것이다.
상기 제3 포토레지스트 패턴을 제거한 후, 상기 트랜지스터를 커버하는 제1 층간 절연막(190)을 제1 기판(100) 상에 형성한다.
예시적인 실시예들에 있어서, 제1 층간 절연막(190)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 또는 물리 기상 증착(PVD) 공정을 통해 형성될 수 있다.
이후, 제1 층간 절연막(190) 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 제4 포토레지스트 패턴을 식각 마스크로 사용하여 제1 층간 절연막(190)을 식각함으로써, 불순물 영역(180)을 노출시키는 콘택홀(195)을 형성한다. 콘택홀(195)을 매립하는 제1 도전막을 노출된 불순물 영역(180) 및 제1 층간 절연막(190) 상에 형성하고, 제1 층간 절연막(190) 상면이 노출될 때까지 상기 제1 도전막을 평탄화함으로써, 콘택홀(195)을 매립하는 제1 플러그(200)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 도전막은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
도 7을 참조하면, 상기 프론트 엔드(FEOL) 공정 이후, 제1 층간 절연막(190) 상에 제5 포토레지스트 패턴(210)을 형성하고, 제5 포토레지스트 패턴(210)을 식각 마스크로 사용하여 제1 층간 절연막(190) 및 제1 스트레스 완화막(156)과 제1 기판(100)의 적어도 일부, 예를 들어, 상부를 관통하는 제1 리세스(220)를 형성한다.
예시적인 실시예들에 있어서, 제5 포토레지스트 패턴(210)은 수직한 측벽을 가지며, 이에 따라 제1 리세스(220)는 실질적으로 수직한 측벽을 갖도록 형성될 수 있다.
도 8을 참조하면, 제5 포토레지스트 패턴(210)을 제거한 후, 제1 리세스(220)를 매립하도록 제1 절연막(230), 제1 배리어막(240) 및 제1 금속막(250)을 제1 기판(100) 및 제1 층간 절연막(190) 상에 순차적으로 형성한다.
구체적으로, 제1 리세스(220)의 내벽 및 제1 층간 절연막(190) 상에 제1 절연막(230)을 컨포멀하게 형성한다. 예시적인 실시예들에 있어서, 제1 절연막(230)은 산화물 또는 질화물을 사용하여 형성할 수 있다.
제1 절연막(230) 상에 제1 배리어막(240)을 컨포멀하게 형성한다. 예시적인 실시예들에 있어서, 제1 배리어막(240)은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 붕화물(NiB), 텅스텐 질화물(WN) 등과 같은 금속 또는 금속 질화물을 사용하여 형성할 수 있다.
제1 배리어막(240) 상에 제1 씨드막(도시되지 않음)을 형성한다. 예시적인 실시예들에 있어서, 상기 제1 씨드막은 구리 또는 텅스텐을 사용하여 물리 기상 증착(PVD) 공정을 통해 형성할 수 있다.
상기 제1 씨드막 상에 제1 리세스(220)의 나머지 부분을 충분히 매립하는 제1 금속막(250)을 형성한다. 예시적인 실시예들에 있어서, 제1 금속막(250)은 구리 또는 텅스텐을 사용하여 전해 도금법을 통해 형성될 수 있다.
도 9를 참조하면, 제1 층간 절연막(190) 상면이 노출될 때까지 제1 금속막(250), 제1 배리어막(240) 및 제1 절연막(230) 상부를 평탄화한다. 이에 따라, 제1 리세스(220)를 매립하는 제1 관통 전극 구조물(275)이 형성된다. 제1 관통 전극 구조물(275)은 제1 리세스(220)의 내벽 상에 컨포멀하게 형성된 제1 절연막 패턴(235), 제1 절연막 패턴(235) 상에 컨포멀하게 형성된 제1 배리어막 패턴(245) 및 제1 리세스(220)의 나머지 부분을 채우는 제1 금속막 패턴(255)을 포함하며, 제1 금속막 패턴(255) 및 제1 배리어막 패턴(245)은 함께 제1 관통 전극(265)을 형성한다.
제1 관통 전극 구조물(275)은 제1 스트레스 완화막(156)에 의해 측벽의 적어도 일부가 감싸진다.
도 10을 참조하면, 이른 바 백 엔드(Back End Of Line: BEOL) 공정을 수행한다.
먼저, 제1 층간 절연막(190), 제1 관통 전극 구조물(275) 및 제1 플러그(200) 상에 제2 층간 절연막(280)을 형성하고, 제2 층간 절연막(280)을 관통하여 제1 플러그(200) 및 제1 관통 전극 구조물(275)을 각각 노출시키는 제1 및 제2 개구들(292, 294)을 형성한다.
제2 층간 절연막(280)은 산화물을 사용하여 형성할 수 있다. 일 실시예에 있어서, 제2 층간 절연막(280)은 제1 층간 절연막(190)과 실질적으로 동일한 물질을 사용하여 형성할 수 있다.
제1 및 제2 개구들(292, 294)은 제2 층간 절연막(280) 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 제6 포토레지스트 패턴을 식각 마스크로 사용하여 제2 층간 절연막(280)을 식각함으로써 형성될 수 있다.
다시 도 1을 참조하면, 상기 제6 포토레지스트 패턴을 제거한 후, 제2 배리어막 및 제2 금속막을 제1 및 제2 개구들(292, 294)을 매립하도록 제1 플러그(200), 제1 관통 전극 구조물(275) 및 제2 층간 절연막(280) 상에 순차적으로 형성한다.
구체적으로, 제1 및 제2 개구들(292, 294)의 내벽 및 제2 층간 절연막(280) 상에 상기 제2 배리어막을 컨포멀하게 형성한다. 예시적인 실시예들에 있어서, 상기 제2 배리어막은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 붕화물(NiB), 텅스텐 질화물(WN) 등과 같은 금속 또는 금속 질화물을 사용하여 형성할 수 있다. 상기 제2 배리어막 상에 제2 씨드막(도시되지 않음)을 형성한다. 예시적인 실시예들에 있어서, 상기 제2 씨드막은 구리 또는 텅스텐을 사용하여 물리 기상 증착(PVD) 공정을 통해 형성할 수 있다. 상기 제2 씨드막 상에 제1 및 제2 개구들(292, 294)의 나머지 부분을 충분히 매립하는 상기 제2 금속막을 형성한다. 예시적인 실시예들에 있어서, 상기 제2 금속막은 구리 또는 텅스텐을 사용하여 전해 도금법을 통해 형성될 수 있다.
이후, 제2 층간 절연막(280) 상면이 노출될 때까지 상기 제2 금속막 및 상기 제2 배리어막 상부를 평탄화한다. 이에 따라, 제1 개구(292)를 매립하는 제1 배선(322)과 제2 개구(294)를 매립하는 제2 배선(324)이 형성된다. 이때, 제1 배선(322)은 제1 개구(292)의 내벽 상에 컨포멀하게 형성된 제2 배리어막 패턴(302) 및 제1 개구(292)의 나머지 부분을 채우는 제2 금속막 패턴(312)을 포함하며, 제2 배선(324)은 제2 개구(294)의 내벽 상에 컨포멀하게 형성된 제3 배리어막 패턴(304) 및 제2 개구(294)의 나머지 부분을 채우는 제3 금속막 패턴(314)을 포함한다.
전술한 것과는 달리, 제1 및 제2 배선들(322, 324)은 동일한 공정이 아닌 별도의 공정을 통해 형성될 수도 있다.
한편 도면에서는 제1 및 제2 층간 절연막들(190, 280) 및 제1 및 제2 배선들(322, 324)만이 도시되었으나, 보다 많은 수의 층간 절연막들 및 배선들이 더 형성될 수 있음은 당업자에게 자명하다고 할 것이다.
특히, 제1 관통 전극 구조물(275)이 제1 스트레스 완화막(156), 제1 기판(100)의 제2 영역(II)의 일부 및 제1 층간 절연막(190)뿐만 아니라, 배선들(322, 324)을 수용하는 제2 층간 절연막(280)도 관통하도록 형성될 수도 있다.
이 경우 상기 반도체 장치는, 제1 및 제2 배선들(322, 324)이 형성된 제2 층간 절연막(280) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고 이를 식각 마스크로 사용하여 제2 층간 절연막(280), 제1 층간 절연막(190), 제1 스트레스 완화막(156) 및 제1 기판(100)의 제2 영역(II) 일부를 관통하는 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 제1 관통 전극 구조물(275)을 형성함으로써 구현될 수 있다.
이와는 달리, 배선들(322, 324)이 형성되기 전에 플러그들(도시되지 않음)을 내부에 수용하는 제2 층간 절연막(280)을 제1 층간 절연막(190) 상에 형성하고, 제2 층간 절연막(280), 제1 층간 절연막(190), 제1 스트레스 완화막(156) 및 제1 기판(100)의 제2 영역(II) 일부를 관통하는 트렌치(도시되지 않음)를 형성한 후, 상기 트렌치를 채우는 제1 관통 전극 구조물(275)을 형성할 수 있다. 이후, 제2 층간 절연막(280)을 부분적으로 제거하여 상기 플러그들을 노출시킨 후, 상기 플러그들에 전기적으로 연결되는 배선들(322, 324)을 형성할 수도 있다. 이때, 제1 관통 전극 구조물(275)은 배선들(322, 324)에 전기적으로 연결되지는 않을 수 있으며, 제2 층간 절연막(280) 상에 형성되는 다른 배선(도시되지 않음)에 전기적으로 연결될 수 있다.
한편, 제2 층간 절연막(280) 및 배선들(322, 324)을 형성하는 공정 시, 높은 온도에서 열처리가 수행되므로, 금속을 포함하는 제1 관통 전극 구조물(275)과 실리콘을 포함하는 제1 기판(100) 사이의 열팽창률 차이로 인해, 제1 기판(100)에는 스트레스가 가해질 수 있으며, 이에 따라 제1 기판(100)에 형성된 상기 트랜지스터 등의 회로 소자들의 신뢰성이 악화될 수 있다. 또한, 제1 관통 전극 구조물(275) 내부에서도 제1 배리어막 패턴(245)과 제1 금속막 패턴(255) 사이 혹은 제1 절연막 패턴(235)과 제1 배리어막 패턴(245) 사이에 박리 현상이 발생할 수 있다.
하지만 예시적인 실시예들에 있어서, 제1 기판(100)과 제1 관통 전극 구조물(275) 사이에 제1 스트레스 완화막(156)이 형성되므로, 상기 열팽창률 차이에 따른 제1 기판(100)과 제1 관통 전극 구조물(275) 사이의 스트레스를 완화시킬 수 있어 제1 기판(100)에 형성되는 상기 회로 소자들의 동작 특성 및 신뢰성 악화를 감소시킬 수 있으며, 또한 제1 관통 전극 구조물(275) 내부의 박리 현상도 감소시킬 수 있다.
특히, 제1 스트레스 완화막(156)은 큰 두께, 예를 들어 소자 분리막(152)의 2배 이상의 두께를 가지므로, 스트레스 완화 효과 또는 박리 현상 감소 효과를 증가시킬 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 11에 도시된 반도체 장치는 스트레스 완화막의 형상을 제외하면 도 1에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 제2 스트레스 완화막(158)을 포함한다.
예시적인 실시예들에 있어서, 제2 스트레스 완화막(158)은 제1 기판(100) 내부의 제1 관통 전극 구조물(275)을 감싼다. 즉, 제1 관통 전극 구조물(275) 중에서 제1 기판(100) 내에 형성된 부분의 측벽 및 저면은 제2 스트레스 완화막(158)에 의해 감싸지며, 이에 따라 제1 관통 전극 구조물(275)이 제1 기판(100)으로 가하는 스트레스의 감소 효과 및 제1 관통 전극 구조물(275) 내부 박리 현상의 감소 효과가 극대화될 수 있다. 다만, 제2 스트레스 완화막(158)은 제1 관통 전극 구조물(275)의 저면은 감싸지 않을 수도 있다.
예시적인 실시예들에 있어서, 제2 스트레스 완화막(158)은 상부에서 하부 방향으로, 즉, 제1 기판(100) 내부로 향함에 따라 좁은 폭을 갖는 계단 형상이며, 상기 계단의 개수는 제한되어 있지 않다.
한편, 본 명세서에서는 제2 스트레스 완화막(158)의 형성 공정을 자세히 설명하지는 않으나, 당업자라면 도 3 내지 도 10 및 도 1을 참조로 설명한 반도체 장치 제조 방법을 통해, 제2 스트레스 완화막(158)을 포함하는 상기 반도체 장치를 용이하게 제조할 수 있을 것이다. 즉, 포토레지스트 패턴을 여러 번 사용하여 상부 트렌치에 연통하는 하부 트렌치를 반복 형성함으로써, 제2 스트레스 완화막(158)이 형성되는 트렌치 구조물을 형성할 수 있으며, 절연 물질을 사용하여 상기 트렌치 구조물을 매립함으로써 제2 스트레스 완화막(158)을 형성할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 12에 도시된 반도체 장치는 스트레스 완화막의 형상을 제외하면 도 1에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 제3 스트레스 완화막(356)을 포함한다.
예시적인 실시예들에 있어서, 제3 스트레스 완화막(356)은 제1 기판(100) 내부의 제1 관통 전극 구조물(275)의 측벽 일부를 감싼다.
예시적인 실시예들에 있어서, 제3 스트레스 완화막(356)은 계단 형상이 아니라 일직선의 측벽을 가지며, 소자 분리막(152)에 비해 실질적으로 큰 두께를 갖는다. 일 실시예에 있어서, 제3 스트레스 완화막(356)은 소자 분리막(152)의 두 배 이상의 두께를 가질 수 있다.
도 13 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 본 제조 방법은 예시적으로 도 12에 도시된 반도체 장치를 제조하는 데 사용될 수 있지만, 반드시 이에 한정되는 것은 아니다.
도 13을 참조하면, 제1 기판(100) 상에 제7 포토레지스트 패턴(330)을 형성한 후, 제7 포토레지스트 패턴(330)을 식각 마스크로 사용하여 제1 기판(100)을 식각한다. 이에 따라, 제1 기판(100)의 제1 영역(I)에 제1 트렌치(122)가 형성된다.
도 14를 참조하면, 제1 트렌치(122)가 형성된 제1 기판(100) 상에 제8 포토레지스트 패턴(340)을 형성한 후, 제8 포토레지스트 패턴(340)을 식각 마스크로 사용하여 제1 기판(100) 상부를 제거함으로써, 제4 트렌치(354)를 형성한다.
제8 포토레지스트 패턴(340)은 제1 기판(100)의 제2 영역(II) 일부를 노출시키며, 이에 따라 제4 트렌치(354)는 제2 영역(II)에 형성될 수 있다. 예시적인 실시예들에 있어서, 제4 트렌치(354)는 제1 트렌치(122)보다 깊은 깊이, 예를 들어 두 배 이상의 깊이를 갖도록 형성될 수 있다. 또한, 제4 트렌치(354)는 제1 트렌치(122)보다 큰 폭을 갖도록 형성된다.
이후, 도 5 내지 도 10 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 도 12에 도시된 반도체 장치를 제조할 수 있다.
상기 반도체 장치의 제조 방법은 소자 분리막(152)보다 실질적으로 큰 두께를 갖는 제3 스트레스 완화막(356)을 형성하기 위해, 제1 트렌치(122)와는 별도의 공정으로 깊은 깊이를 갖는 제4 트렌치(354)를 형성하는 것이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 15에 도시된 반도체 장치는 스트레스 완화막의 형상을 제외하면 도 12에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 일직선의 측벽을 갖는 제4 스트레스 완화막(358)을 포함한다.
예시적인 실시예들에 있어서, 제4 스트레스 완화막(358)은 제1 기판(100) 내부의 제1 관통 전극 구조물(275)을 감싼다. 즉, 제1 관통 전극 구조물(275) 중에서 제1 기판(100) 내에 형성된 부분의 측벽 및 저면은 제4 스트레스 완화막(358)에 의해 감싸지며, 이에 따라 제1 관통 전극 구조물(275)이 제1 기판(100)으로 가하는 스트레스의 감소 효과 및 제1 관통 전극 구조물(275) 내부 박리 현상의 감소 효과가 극대화될 수 있다. 다만, 제4 스트레스 완화막(358)은 제1 관통 전극 구조물(275)의 저면은 감싸지 않을 수도 있다.
한편, 본 명세서에서는 제4 스트레스 완화막(358)의 형성 공정을 자세히 설명하지는 않으나, 당업자라면 도 13 내지 도 14, 도 5 내지 도 10 및 도 1을 참조로 설명한 반도체 장치 제조 방법을 통해, 제4 스트레스 완화막(358)을 포함하는 상기 반도체 장치를 용이하게 제조할 수 있을 것이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 16에 도시된 반도체 장치는 관통 전극 구조물의 형상을 제외하면 도 1에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 상부 및 하부를 갖는 제3 관통 전극 구조물(475)을 포함한다.
예시적인 실시예들에 있어서, 제3 관통 전극 구조물(475)의 상부는 제1 층간 절연막(190) 및 제1 스트레스 완화막(156)에 의해 감싸지고 제1 기판(100) 내부로 향함에 따라 점차 작아지는 폭을 가지며, 제3 관통 전극 구조물(475)의 하부는 제1 기판(100)에 의해 감싸지고 일정한 폭을 갖는다. 즉, 제3 관통 전극 구조물(475)의 상기 상부는 제1 기판(100) 상면에 수직하지 않고 경사진 측벽을 가지며, 제3 관통 전극 구조물(475)의 상기 하부는 제1 기판(100) 상면에 실질적으로 수직하거나 수직에 가까운 측벽을 갖는다.
제3 관통 전극 구조물(475)은 순차적으로 적층된 제3 절연막 패턴(435), 제5 배리어막 패턴(445) 및 제4 금속막 패턴(455)을 포함한다. 구체적으로, 제3 절연막 패턴(435)은 제1 층간 절연막(190), 제1 스트레스 완화막(156) 및 제1 기판(100) 상부에 형성된 제2 리세스(420)의 내벽에 컨포멀하게 형성될 수 있고, 제5 배리어막 패턴(445)은 제3 절연막 패턴(435) 상에 컨포멀하게 형성될 수 있으며, 제4 금속막 패턴(455)은 제2 리세스(420)의 나머지 부분을 채우면서 제5 배리어막 패턴(445) 상에 형성될 수 있다. 이에 따라 제4 금속막 패턴(455) 및 제5 배리어막 패턴(445)을 포함하는 제3 관통 전극(465)은 그 측벽 및 바닥이 제3 절연막 패턴(435)에 의해 감싸질 수 있다.
제3 관통 전극 구조물(475)은 상기 상부가 제1 기판(100) 상면에 대해 수직하지 않고 경사진 측벽을 가지며, 이에 따라 제3 관통 전극 구조물(475) 내의 박리 현상 즉, 제5 배리어막 패턴(445)과 제4 금속막 패턴(455) 사이 또는 제5 배리어막 패턴(445)과 제3 절연막 패턴(435) 사이의 박리 현상이 보다 효과적으로 감소할 수 있다. 실험 결과에 따르면, 제3 관통 전극 구조물(475)의 측벽이 제1 기판(100) 상면과 이루는 경사각이 90도인 경우 비해 경사각이 작아져 예를 들어 30도인 경우, 즉 제1 층간 절연막(190) 및 제1 스트레스 완화막(156)을 관통하는 제5 배리어막 패턴(445) 부분의 길이가 두 배가 된 경우, 상기 박리 현상이 30% 정도 개선되었다.
도 17 내지 도 18은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 본 제조 방법은 예시적으로 도 16에 도시된 반도체 장치를 제조하는 데 사용될 수 있지만, 반드시 이에 한정되는 것은 아니다.
먼저 도 3 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 17을 참조하면, 제1 층간 절연막(190) 상에 제9 포토레지스트 패턴(410)을 형성하고, 제9 포토레지스트 패턴(410)을 식각 마스크로 사용하여 제1 층간 절연막(190) 및 제1 스트레스 완화막(156)과 제1 기판(100)의 적어도 일부, 예를 들어, 상부를 관통하는 제2 리세스(420)를 형성한다.
예시적인 실시예들에 있어서, 제9 포토레지스트 패턴(410)은 제1 기판(100) 상면 또는 제1 층간 절연막(190) 상면에 수직하지 않고 일정한 각도로 경사진 측벽을 가지며, 이에 따라 제2 리세스(420)의 상부 즉, 제1 층간 절연막(190) 및 제1 스트레스 완화막(156)을 관통하는 제2 리세스(420) 부분도 상기 경사에 따라 제1 기판(100) 상면에 경사진 측벽을 가질 수 있다. 한편 제2 리세스(420)의 하부 즉, 산화물이 아닌 실리콘 등 반도체 물질을 포함하는 제1 기판(100)을 관통하는 제2 리세스 부분(420)은 제1 기판(100) 상면에 실질적으로 수직한 혹은 수직에 가까운 측벽을 가질 수 있다. 제1 기판(100) 상면에 대한 상기 제2 리세스(420) 상부의 경사각은 제9 포토레지스트 패턴(410) 측벽의 각도를 조절함으로써 변경 가능하다.
도 18을 참조하면, 제9 포토레지스트 패턴(410)을 제거한 후, 도 8 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제2 리세스(420)를 매립하는 제3 관통 전극 구조물(475)을 형성할 수 있다. 제3 관통 전극 구조물(475)은 제2 리세스(420)의 내벽 상에 컨포멀하게 형성된 제3 절연막 패턴(435), 제3 절연막 패턴(435) 상에 컨포멀하게 형성된 제5 배리어막 패턴(445) 및 제2 리세스(420)의 나머지 부분을 채우는 제4 금속막 패턴(455)을 포함하며, 제4 금속막 패턴(455) 및 제5 배리어막 패턴(445)은 함께 제3 관통 전극(465)을 형성한다.
도 16을 다시 참조하면, 도 10 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 반도체 장치를 완성할 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 19에 도시된 반도체 장치는 관통 전극 구조물의 형상을 제외하면 도 11에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 제2 스트레스 완화막(158) 및 제4 관통 전극 구조물(575)을 포함한다.
예시적인 실시예들에 있어서, 제2 스트레스 완화막(158)은 제1 기판(100) 내부의 제4 관통 전극 구조물(575)을 감싼다. 즉, 제4 관통 전극 구조물(575) 중에서 제1 기판(100) 내에 형성된 부분의 측벽 및 저면은 제2 스트레스 완화막(158)에 의해 충분히 감싸진다. 다만, 제2 스트레스 완화막(158)은 제4 관통 전극 구조물(575)의 저면은 감싸지 않을 수도 있다. 예시적인 실시예들에 있어서, 제2 스트레스 완화막(158)은 상부에서 하부 방향으로, 즉, 제1 기판(100) 내부로 향함에 따라 좁은 폭을 갖는 계단 형상이며, 상기 계단의 개수는 제한되어 있지 않다.
예시적인 실시예들에 있어서, 제4 관통 전극 구조물(575)은 상부에서 하부 방향으로, 즉, 제1 기판(100) 내부로 향함에 따라 점차 좁아지는 폭을 갖는다. 이에 따라, 제4 관통 전극 구조물(575)은 일직선의 측벽을 갖되, 도 11에 도시된 제1 관통 전극 구조물(275)과는 달리 상기 측벽은 제1 기판(100) 상면에 수직하지 않고 일정한 각도로 경사진다. 또한, 제4 관통 전극 구조물(575)은 도 16에 도시된 제3 관통 전극 구조물(475)과는 달리 상하부의 구별 없이 일체적으로 제1 기판(100) 상면에 경사진 측벽을 갖는다.
제4 관통 전극 구조물(575)은 제1 층간 절연막(190) 및 제2 스트레스 완화막(158)의 일부 또는 전부를 관통하는 제3 리세스(520) 내벽에 컨포멀하게 형성된 제4 절연막 패턴(535), 제4 절연막 패턴(535) 상에 컨포멀하게 형성된 제6 배리어막 패턴(545) 및 제3 리세스(520)의 나머지 부분을 채우면서 제6 배리어막 패턴(545) 상에 형성된 제5 금속막 패턴(555)을 포함한다. 제5 금속막 패턴(555)과 제6 배리어막 패턴(545)은 제4 관통 전극(565)을 형성한다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 20에 도시된 반도체 장치는 스트레스 완화막의 형상을 제외하면 도 16에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 제3 스트레스 완화막(356)을 포함한다. 예시적인 실시예들에 있어서, 제3 스트레스 완화막(356)은 제1 기판(100) 내부의 제3 관통 전극 구조물(475)의 측벽 일부를 감싼다.
예시적인 실시예들에 있어서, 제3 스트레스 완화막(356)은 계단 형상이 아니라 일직선의 측벽을 가지며, 소자 분리막(152)에 비해 실질적으로 큰 두께를 갖는다. 일 실시예에 있어서, 제3 스트레스 완화막(356)은 소자 분리막(152)의 두 배 이상의 두께를 가질 수 있다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 21에 도시된 반도체 장치는 관통 전극 구조물의 형상을 제외하면 도 15에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 제4 스트레스 완화막(358) 및 제4 관통 전극 구조물(575)을 포함한다.
예시적인 실시예들에 있어서, 제4 스트레스 완화막(358)은 제1 기판(100) 내부의 제4 관통 전극 구조물(575)을 감싼다. 즉, 제4 관통 전극 구조물(575) 중에서 제1 기판(100) 내에 형성된 부분의 측벽 및 저면은 제4 스트레스 완화막(358)에 의해 충분히 감싸진다. 다만, 제4 스트레스 완화막(358)은 제4 관통 전극 구조물(575)의 저면은 감싸지 않을 수도 있다.
예시적인 실시예들에 있어서, 제4 관통 전극 구조물(575)은 상부에서 하부 방향으로, 즉, 제1 기판(100) 내부로 향함에 따라 점차 좁아지는 폭을 갖는다. 이에 따라, 제4 관통 전극 구조물(575)은 일직선의 측벽을 갖되, 상기 측벽은 제1 기판(100) 상면에 수직하지 않고 일정한 각도로 경사진다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 22에 도시된 반도체 장치는 관통 전극 구조물의 형상 및 플러그를 제외하면 도 1에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 제5 관통 전극 구조물(675)을 포함한다.
제5 관통 전극 구조물(675)은 제1 스트레스 완화막(156) 및 제1 기판(100)의 적어도 일부, 예를 들어 상부를 관통한다. 이에 따라, 제5 관통 전극 구조물(675)은 제1 스트레스 완화막(156)에 의해 상부 측벽이 감싸질 수 있다. 예시적인 실시예들에 있어서, 제5 관통 전극 구조물(675)은 일정한 폭을 가질 수 있다. 즉, 제5 관통 전극 구조물(675)은 제1 기판(100) 상면에 실질적으로 수직하거나 수직에 가까운 측벽을 가질 수 있다.
제5 관통 전극 구조물(675)은 제1 기판(100) 상부에 형성된 제4 리세스(620)의 내벽 상에 컨포멀하게 형성된 제5 절연막 패턴(635), 제5 절연막 패턴(635) 상에 컨포멀하게 형성된 제7 배리어막 패턴(645) 및 제4 리세스(620)의 나머지 부분을 채우며 제7 배리어막 패턴(645) 상에 형성된 제6 금속막 패턴(655)을 포함한다. 이때, 제6 금속막 패턴(655) 및 제7 배리어막 패턴(645)은 제5 관통 전극(665)을 형성한다.
제5 관통 전극 구조물(675)은 제1 층간 절연막(190)을 관통하는 제2 플러그(630)를 통해 제2 배선(324)에 전기적으로 연결될 수 있다. 도면에서는 하나의 제2 플러그(630)가 도시되어 있으나, 복수 개로 형성될 수도 있다. 제2 플러그(630)는 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다.
도 23 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 본 제조 방법은 예시적으로 도 22에 도시된 반도체 장치를 제조하는 데 사용될 수 있지만, 반드시 이에 한정되는 것은 아니다.
먼저 도 3 내지 도 5와 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 23을 참조하면, 제1 기판(100), 소자 분리막(152) 및 제1 스트레스 완화막(156) 상에 제10 포토레지스트 패턴(610)을 형성한 후, 제10 포토레지스트 패턴(610)을 식각 마스크로 사용하여 제1 스트레스 완화막(156) 및 제1 기판(100) 상부를 식각함으로써 제4 리세스(620)를 형성한다.
도 24를 참조하면, 도 8 내지 도 9를 참조로 설명한 공정들과 유사한 공정들을 수행한다.
이에 따라, 제4 리세스(620) 내벽 상에 컨포멀하게 형성된 제5 절연막 패턴(635), 제5 절연막 패턴(635) 상에 컨포멀하게 형성된 제7 배리어막 패턴(645) 및 제4 리세스(620)의 나머지 부분을 채우며 제7 배리어막 패턴(645) 상에 형성된 제6 금속막 패턴(655)을 형성할 수 있다. 이때, 제6 금속막 패턴(655) 및 제7 배리어막 패턴(645)은 제5 관통 전극(665)을 형성한다.
도 25를 참조하면, 도 6을 참조로 설명한 공정들과 유사한 공정들을 수행한다.
이에 따라, 제1 기판(100)의 제1 영역(I)에 게이트 구조물(160), 게이트 스페이서(170), 불순물 영역(180)을 포함하는 트랜지스터, 상기 트랜지스터를 커버하는 제1 층간 절연막(190), 제1 층간 절연막(190)을 관통하여 불순물 영역(180)에 접촉하는 제1 플러그(200)를 형성할 수 있다.
아울러, 제1 플러그(200)를 형성하는 공정과 동일한 공정을 통해, 제1 층간 절연막(190)을 관통하여 제5 관통 전극 구조물(675)에 접촉하는 제2 플러그(630)를 형성할 수 있다.
다시 도 22를 참조하면, 도 10 및 도 1을 참조로 설명한 공정들과 유사한 공정들을 수행한다.
이에 따라, 제1 층간 절연막(190) 상에 제2 층간 절연막(280)이 형성되고, 제2 층간 절연막(280)을 관통하면서 제1 플러그(200)에 접촉하는 제1 배선(322)이 형성되며, 제2 층간 절연막(280)을 관통하면서 제2 플러그(630)에 접촉하는 제2 배선(324)이 형성될 수 있다.
도 3 내지 도 10 및 도 1을 참조로 설명한 반도체 장치 제조 방법과 유사하게, 도 22 내지 도 25 및 도 22를 참조로 설명한 반도체 장치 제조 방법에서도, 제5 관통 전극 구조물(675) 형성 이후 제2 층간 절연막(280) 및 배선들(322, 324) 형성 공정을 수행하며, 상기 형성 공정 시 고온 열처리 등으로 인해 제1 기판(100)이 스트레스를 받을 수 있고, 제5 관통 전극 구조물(675) 내부에 박리 현상이 발생할 수 있다. 하지만, 예시적인 실시예들에 있어서, 제1 스트레스 완화막(156)이 제5 관통 전극 구조물(675) 일부 측벽을 감싸고 있으므로, 전술한 문제들이 감소할 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 26에 도시된 반도체 장치는 스트레스 완화막의 형상을 제외하면 도 22에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 제2 스트레스 완화막(158)을 포함한다.
예시적인 실시예들에 있어서, 제2 스트레스 완화막(158)은 제5 관통 전극 구조물(675)의 측벽 및 저면을 충분히 감싼다. 다만, 제2 스트레스 완화막(158)은 제5 관통 전극 구조물(675)의 저면은 감싸지 않을 수도 있다.
예시적인 실시예들에 있어서, 제2 스트레스 완화막(158)은 상부에서 하부 방향으로, 즉, 제1 기판(100) 내부로 향함에 따라 좁은 폭을 갖는 계단 형상이며, 상기 계단의 개수는 제한되어 있지 않다.
도 27은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 27에 도시된 반도체 장치는 스트레스 완화막의 형상을 제외하면 도 22에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 제3 스트레스 완화막(356)을 포함한다.
예시적인 실시예들에 있어서, 제3 스트레스 완화막(356)은 제5 관통 전극 구조물(675)의 상부 측벽을 감싼다.
예시적인 실시예들에 있어서, 제3 스트레스 완화막(356)은 계단 형상이 아니라 일직선의 측벽을 가지며, 소자 분리막(152)에 비해 실질적으로 큰 두께를 갖는다. 일 실시예에 있어서, 제3 스트레스 완화막(356)은 소자 분리막(152)의 두 배 이상의 두께를 가질 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 28에 도시된 반도체 장치는 스트레스 완화막의 형상을 제외하면 도 27에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 일직선의 측벽을 갖는 제4 스트레스 완화막(358)을 포함한다.
예시적인 실시예들에 있어서, 제4 스트레스 완화막(358)은 제5 관통 전극 구조물(675)을 감싼다. 즉, 제5 관통 전극 구조물(675)의 측벽 및 저면은 제4 스트레스 완화막(358)에 의해 충분히 감싸진다. 다만, 제4 스트레스 완화막(358)은 제5 관통 전극 구조물(675)의 저면은 감싸지 않을 수도 있다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 29에 도시된 반도체 장치는 관통 전극 구조물의 형상을 제외하면 도 22에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 상부 및 하부를 갖는 제6 관통 전극 구조물(775)을 포함한다.
예시적인 실시예들에 있어서, 제6 관통 전극 구조물(775)의 상부는 제1 스트레스 완화막(156)에 의해 감싸지고 제1 기판(100) 내부로 향함에 따라 점차 작아지는 폭을 가지며, 제6 관통 전극 구조물(775)의 하부는 제1 기판(100)에 의해 감싸지고 일정한 폭을 갖는다. 즉, 제6 관통 전극 구조물(775)의 상기 상부는 제1 기판(100) 상면에 수직하지 않고 경사진 측벽을 가지며, 제6 관통 전극 구조물(775)의 상기 하부는 제1 기판(100) 상면에 실질적으로 수직하거나 수직에 가까운 측벽을 갖는다.
제6 관통 전극 구조물(775)은 순차적으로 적층된 제6 절연막 패턴(735), 제8 배리어막 패턴(745) 및 제7 금속막 패턴(755)을 포함한다. 구체적으로, 제6 절연막 패턴(735)은 제1 스트레스 완화막(156) 및 제1 기판(100) 상부에 형성된 제5 리세스(720)의 내벽에 컨포멀하게 형성될 수 있고, 제8 배리어막 패턴(745)은 제6 절연막 패턴(735) 상에 컨포멀하게 형성될 수 있으며, 제7 금속막 패턴(755)은 제5 리세스(720)의 나머지 부분을 채우면서 제8 배리어막 패턴(745) 상에 형성될 수 있다. 이에 따라, 제7 금속막 패턴(755) 및 제8 배리어막 패턴(745)을 포함하는 제6 관통 전극(765)은 그 측벽 및 바닥이 제6 절연막 패턴(735)에 의해 감싸질 수 있다.
제6 관통 전극 구조물(775)은 상기 상부가 제1 기판(100) 상면에 대해 수직하지 않고 경사진 측벽을 가지며, 이에 따라 제6 관통 전극 구조물(775) 내의 박리 현상 즉, 제8 배리어막 패턴(745)과 제7 금속막 패턴(755) 사이 또는 제8 배리어막 패턴(745)과 제6 절연막 패턴(735) 사이의 박리 현상이 보다 효과적으로 감소할 수 있다.
도 30 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 본 제조 방법은 예시적으로 도 29에 도시된 반도체 장치를 제조하는 데 사용될 수 있지만, 반드시 이에 한정되는 것은 아니다.
먼저 도 3 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 30을 참조하면, 제1 기판(100), 소자 분리막(152) 및 제1 스트레스 완화막(156) 상에 제11 포토레지스트 패턴(710)을 형성하고, 제11 포토레지스트 패턴(710)을 식각 마스크로 사용하여 제1 스트레스 완화막(156) 및 제1 기판(100) 상부를 관통하는 제5 리세스(720)를 형성한다.
예시적인 실시예들에 있어서, 제11 포토레지스트 패턴(710)은 제1 기판(100) 상면에 수직하지 않고 일정한 각도로 경사진 측벽을 가지며, 이에 따라 제5 리세스(720)의 상부 즉, 제1 스트레스 완화막(156)을 관통하는 제5 리세스(720) 부분도 상기 경사에 따라 제1 기판(100) 상면에 경사진 측벽을 가질 수 있다. 한편 제5 리세스(720)의 하부 즉, 산화물이 아닌 실리콘 등 반도체 물질을 포함하는 제1 기판(100)을 관통하는 제5 리세스(720) 부분은 제1 기판(100) 상면에 실질적으로 수직한 혹은 수직에 가까운 측벽을 가질 수 있다.
도 31을 참조하면, 제11 포토레지스트 패턴(710)을 제거한 후, 도 8 내지 도 9를 참조로 설명한 공정들과 유사한 공정들을 수행하여, 제5 리세스(720)를 매립하는 제6 관통 전극 구조물(775)을 형성할 수 있다. 제6 관통 전극 구조물(775)은 제5 리세스(720)의 내벽 상에 컨포멀하게 형성된 제6 절연막 패턴(735), 제6 절연막 패턴(735) 상에 컨포멀하게 형성된 제8 배리어막 패턴(745) 및 제5 리세스(720)의 나머지 부분을 채우는 제7 금속막 패턴(755)을 포함하며, 제7 금속막 패턴(755) 및 제8 배리어막 패턴(745)은 함께 제6 관통 전극(765)을 형성한다.
도 29를 다시 참조하면, 도 10 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 반도체 장치를 완성할 수 있다.
도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 32에 도시된 반도체 장치는 관통 전극 구조물의 형상을 제외하면 도 26에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 제2 스트레스 완화막(158) 및 제7 관통 전극 구조물(875)을 포함한다.
예시적인 실시예들에 있어서, 제2 스트레스 완화막(158)은 제7 관통 전극 구조물(875)을 감싼다. 즉, 제7 관통 전극 구조물(875)의 측벽 및 저면은 제2 스트레스 완화막(158)에 의해 충분히 감싸진다. 다만, 제2 스트레스 완화막(158)은 제7 관통 전극 구조물(875)의 저면은 감싸지 않을 수도 있다. 예시적인 실시예들에 있어서, 제2 스트레스 완화막(158)은 상부에서 하부 방향으로, 즉, 제1 기판(100) 내부로 향함에 따라 좁은 폭을 갖는 계단 형상이며, 상기 계단의 개수는 제한되어 있지 않다.
예시적인 실시예들에 있어서, 제7 관통 전극 구조물(875)은 상부에서 하부 방향으로, 즉, 제1 기판(100) 내부로 향함에 따라 점차 좁아지는 폭을 갖는다. 이에 따라, 제7 관통 전극 구조물(875)은 일직선의 측벽을 갖되, 도 26에 도시된 제5 관통 전극 구조물(675)과는 달리 상기 측벽은 제1 기판(100) 상면에 수직하지 않고 일정한 각도로 경사진다. 또한, 제7 관통 전극 구조물(875)은 도 29에 도시된 제6 관통 전극 구조물(775)과는 달리 상하부의 구별 없이 일체적으로 제1 기판(100) 상면에 경사진 측벽을 갖는다.
제7 관통 전극 구조물(875)은 제2 스트레스 완화막(158)의 일부 또는 전부를 관통하는 제6 리세스(820) 내벽에 컨포멀하게 형성된 제7 절연막 패턴(835), 제7 절연막 패턴(835) 상에 컨포멀하게 형성된 제9 배리어막 패턴(845) 및 제6 리세스(820)의 나머지 부분을 채우면서 제9 배리어막 패턴(845) 상에 형성된 제8 금속막 패턴(855)을 포함한다. 제8 금속막 패턴(855)과 제9 배리어막 패턴(845)은 제7 관통 전극(865)을 형성한다.
도 33은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 33에 도시된 반도체 장치는 스트레스 완화막의 형상을 제외하면 도 29에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 제3 스트레스 완화막(356)을 포함한다. 예시적인 실시예들에 있어서, 제3 스트레스 완화막(356)은 제6 관통 전극 구조물(775)의 상부 측벽을 감싼다.
예시적인 실시예들에 있어서, 제3 스트레스 완화막(356)은 계단 형상이 아니라 일직선의 측벽을 가지며, 소자 분리막(152)에 비해 실질적으로 큰 두께를 갖는다. 일 실시예에 있어서, 제3 스트레스 완화막(356)은 소자 분리막(152)의 두 배 이상의 두께를 가질 수 있다.
도 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 34에 도시된 반도체 장치는 관통 전극 구조물의 형상을 제외하면 도 21에 도시된 반도체 장치와 실질적으로 동일하다. 이에 따라, 동일한 부분에 대한 중복 설명은 생략한다.
상기 반도체 장치는 제4 스트레스 완화막(358) 및 제7 관통 전극 구조물(875)을 포함한다.
예시적인 실시예들에 있어서, 제4 스트레스 완화막(358)은 제7 관통 전극 구조물(875)을 감싼다. 즉, 제7 관통 전극 구조물(875)의 측벽 및 저면은 제4 스트레스 완화막(358)에 의해 충분히 감싸진다. 다만, 제4 스트레스 완화막(358)은 제7 관통 전극 구조물(875)의 저면은 감싸지 않을 수도 있다.
예시적인 실시예들에 있어서, 제7 관통 전극 구조물(875)은 상부에서 하부 방향으로, 즉, 제1 기판(100) 내부로 향함에 따라 점차 좁아지는 폭을 갖는다. 이에 따라, 제7 관통 전극 구조물(875)은 일직선의 측벽을 갖되, 상기 측벽은 제1 기판(100) 상면에 수직하지 않고 일정한 각도로 경사진다.
도 35는 예시적인 실시예들에 따른 적층형 반도체 장치를 설명하기 위한 단면도이다. 상기 적층형 반도체 장치는 도 1 내지 도 34를 참조로 설명한 반도체 장치를 포함하므로, 이에 대한 중복 설명은 생략한다.
도 35를 참조하면, 상기 적층형 반도체 장치는 제1 반도체 칩(1000), 제2 반도체 칩(1100) 및 접속 소자들(90, 970)을 포함한다.
제1 반도체 칩(1000)은 도 2에 도시된 반도체 장치에 더하여 층간 절연막들(900, 920), 보호막(960), 배선들(952, 954) 및 플러그들(912, 914)을 포함한다. 도면에서는 제1 반도체 칩(1000)이 도 2에 도시된 반도체 장치를 포함하는 것으로 도시되어 있으나, 도 11 내지 도 34에 도시된 반도체 장치들을 포함할 수 있다는 것은 당업자에게 자명하다 할 것이다. 다만, 제2 반도체 칩(1100)과의 전기적 연결을 위해서, 상기 반도체 장치들에서 기판 하부를 제거하여 관통 전극 구조물들이 외부로 노출되어야 한다.
제1 및 제2 배선들(322, 324)을 수용하는 제2 층간 절연막(280) 상에는 제3 및 제4 플러그들(912, 914)을 수용하는 제3 층간 절연막(900)이 형성된다. 제3 및 제4 플러그들(912, 914)은 각각 제1 및 제2 배선들(322, 324)에 전기적으로 연결된다. 예시적인 실시예들에 있어서, 제3 및 제4 플러그들(912, 914)은 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함하며, 제3 층간 절연막(900)은 산화물을 포함한다.
제3 및 제4 플러그들(912, 914) 및 제3 층간 절연막(900) 상에는 제3 및 제4 배선들(952, 954)을 수용하는 제4 층간 절연막(920)이 형성된다. 제3 및 제4 배선들(952, 954)은 각각 제3 및 제4 플러그들(912, 914)에 전기적으로 연결된다. 예시적인 실시예들에 있어서, 제3 배선(952)은 제10 배리어막 패턴(932) 및 제9 금속막 패턴(942)을 포함하고, 제4 배선(954)은 제11 배리어막 패턴(934) 및 제10 금속막 패턴(944)을 포함한다. 제10 및 제11 배리어막 패턴들(932, 934)은 금속 또는 금속 질화물을 포함할 수 있으며, 제9 및 제10 금속막 패턴들(942, 944)은 금속을 포함할 수 있다.
제3 및 제4 배선들(952, 954) 및 제4 층간 절연막(920) 상에는 보호막(960)이 형성된다. 보호막(960)은 예를 들어 폴리이미드와 같은 절연 물질을 포함할 수 있다.
도면에서는 제1 내지 제4 층간 절연막들(190, 280, 900, 920) 및 제1 내지 제4 배선들(322, 324, 952, 954)만이 도시되었으나, 이보다 더 많은 층간 절연막들 및 배선들이 형성될 수 있음은 당업자에게 자명하다 할 것이다.
제1 접속 소자(970)는 보호막(960)을 관통하여 제4 배선(954)에 전기적으로 연결된다. 이때, 제1 접속 소자(970)는 보호막(960) 상면 일부에도 형성될 수 있다. 제1 접속 소자(970)는 예를 들어 은, 구리 등과 같은 금속이나 솔더와 같은 합금을 포함할 수 있다. 제1 접속 소자(970)는 범프나 와이어 본딩 등을 통해 인쇄 회로 기판에 전기적으로 연결되거나 혹은 또 다른 반도체 칩에 전기적으로 연결될 수도 있다.
제2 반도체 칩(1100)은 회로 소자들 및 배선들을 포함하며, 제1 반도체 칩(1000)과 전기적으로 연결될 수 있다. 도 35에서는 예시적으로 관통 전극 구조물이 형성되지 않은 반도체 칩이 도시되어 있으나, 제2 반도체 칩(1100)이 제1 반도체 칩(1000)과 동일하게 관통 전극 구조물을 포함할 수도 있음은 당업자게에 자명하다고 할 것이다.
도 35에는 상기 회로 소자로서 트랜지스터가 도시되어 있다. 상기 트랜지스터는 소자 분리막(15)에 의해 액티브 영역과 필드 영역으로 구분되는 제3 기판(10)의 상기 액티브 영역 상에 순차적으로 적층된 게이트 절연막 패턴(22) 및 게이트 전극(24)을 갖는 게이트 구조물(20), 게이트 구조물(20) 측벽에 형성된 게이트 스페이서(25) 및 게이트 구조물(20)에 인접하는 제3 기판(10)의 상기 액티브 영역 상부에 형성된 불순물 영역(30)을 포함한다.
상기 트랜지스터를 커버하는 제1 층간 절연막(40)이 제3 기판(10) 상에 형성된다. 제1 층간 절연막(40)을 관통하는 제1 및 제2 플러그들(42, 44)이 형성된다. 제1 플러그(42)는 불순물 영역(30)에 전기적으로 연결될 수 있다.
제1 및 제2 플러그들(42, 44) 및 제1 층간 절연막(40) 상에 제2 층간 절연막(50)이 형성된다. 제2 층간 절연막(50)을 관통하면서 제1 및 제2 플러그들(42, 44)에 각각 접촉하는 제1 및 제2 배선들(51, 55)이 형성된다. 제1 배선(51)은 제1 배리어막 패턴(52) 및 제1 금속막 패턴(54)을 포함하고, 제2 배선(55)은 제2 배리어막 패턴(56) 및 제2 금속막 패턴(58)을 포함한다.
제1 및 제2 배선들(51, 55) 및 제2 층간 절연막(50) 상에 제3 층간 절연막(60)이 형성된다. 제3 층간 절연막(60)을 관통하면서 제1 및 제2 배선들(51, 55)에 각각 접촉하는 제3 및 제4 플러그들(62, 64)이 형성된다.
제3 및 제4 플러그들(62, 64) 및 제3 층간 절연막(60) 상에는 제4 층간 절연막(70)이 형성된다. 제4 층간 절연막(70)을 관통하면서 제3 및 제4 플러그들(62, 64)에 각각 접촉하는 제3 및 제4 배선들(71, 75)이 형성된다. 제3 배선(71)은 제3 배리어막 패턴(72) 및 제3 금속막 패턴(74)을 포함하고, 제4 배선(75)은 제4 배리어막 패턴(76) 및 제4 금속막 패턴(78)을 포함한다.
도면에서는 제1 내지 제4 층간 절연막들(40, 50, 60, 70) 및 제1 내지 제4 배선들(51, 55, 71, 75)만이 도시되었으나, 이보다 더 많은 층간 절연막들 및 배선들이 형성될 수 있음은 당업자에게 자명하다 할 것이다.
제3 및 제4 배선들(71, 75) 및 제4 층간 절연막(70) 상에는 보호막(80)이 형성된다.
제2 접속 소자(90)는 보호막(80)을 관통하면서 보호막(80) 상면 일부에 형성될 수 있다. 제2 접속 소자(90)는 예를 들어 은, 구리 등과 같은 금속이나 솔더와 같은 합금을 포함할 수 있다. 제2 접속 소자(90)를 통해 제1 및 제2 반도체 칩들(1000, 1100)이 서로 전기적으로 연결될 수 있다.
도 36 내지 도 37은 예시적인 실시예에 따른 적층형 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 1의 반도체 장치를 제조한다.
이후, 도 36을 참조하면, 제1 및 제2 배선들(322, 324)을 수용하는 제2 층간 절연막(280) 상에 제3 및 제4 플러그들(912, 914)을 수용하는 제3 층간 절연막(900)을 형성한다. 이때, 제3 및 제4 플러그들(912, 914)은 각각 제1 및 제2 배선들(322, 324)에 접촉하도록 형성된다.
제3 및 제4 플러그들(912, 914) 및 제3 층간 절연막(300) 상에 제3 및 제4 배선들(952, 954)을 수용하는 제4 층간 절연막(920)을 형성한다. 이때, 제3 및 제4 배선들(952, 954)은 각각 제3 및 제4 플러그들(912, 914)에 접촉하도록 형성된다. 예시적인 실시예들에 있어서, 제3 배선(952)은 제10 배리어막 패턴(932) 및 제9 금속막 패턴(942)을 포함하도록 형성되고, 제4 배선(954)은 제11 배리어막 패턴(934) 및 제10 금속막 패턴(944)을 포함하도록 형성된다.
제3 및 제4 배선들(952, 954) 및 제4 층간 절연막(920) 상에 보호막(960)을 형성한다. 보호막(960)은 예를 들어 폴리이미드와 같은 절연 물질을 사용하여 형성할 수 있다.
보호막(960)을 관통하여 제4 배선(954)에 접촉하는 제1 접속 소자(970)를 형성한다. 제1 접속 소자(970)는 보호막(960) 상면 일부에도 형성될 수 있다. 제1 접속 소자(970)는 예를 들어 은, 구리 등과 같은 금속이나 솔더와 같은 합금을 사용하여 형성할 수 있다.
도 37을 참조하면, 제1 기판(100)의 하부를 제거하여 제1 관통 전극 구조물(275)을 노출시킨다. 예시적인 실시예들에 있어서, 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 제1 기판(100) 하부를 제거할 수 있다.
이때, 제1 관통 전극 구조물(275)의 제1 절연막 패턴(235)의 저면이 함께 제거될 수 있으며, 이에 따라 제2 절연막 패턴(237)으로 변환되며, 제1 관통 전극 구조물(275)도 제2 관통 전극 구조물(277)로 변환된다. 한편, 제1 기판(100)은 이보다 얇은 두께를 갖는 제2 기판(105)으로 변환된다.
다시 도 35를 참조하면, 제2 접속 소자(90)를 통해 제1 및 제2 반도체 칩들(1000, 1100)을 서로 전기적으로 연결하여 상기 적층형 반도체 장치를 완성한다.
도 38은 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도면에서는 예시적으로 플립 칩 패키지를 도시하고 있으나, 이와는 다른 다양한 반도체 패키지들이 가능함은 당업자에게 자명하다 할 것이다.
도 38을 참조하면, 상기 반도체 패키지는 패키지 기판(2000) 상에 적층된 제1 반도체 칩(1000) 및 제3 반도체 칩(1200)을 포함한다. 또한 상기 반도체 패키지는 제1 및 제2 도전성 범프들(1300, 1400), 몰딩 부재(1500) 및 외부 접속 단자(2100)를 더 포함할 수 있다.
패키지 기판(2000)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board: PCB)과 같이 회로 패턴들(도시되지 않음)이 인쇄된 절연 기판일 수 있다.
제1 반도체 칩(1000)은 도 35에 도시된 적층형 반도체 장치의 제1 반도체 칩일 수 있다. 제1 반도체 칩(1000)은 패키지 기판(2000) 상에 실장될 수 있으며, 제1 도전성 범프(1300)에 의해 패키지 기판(2000)에 전기적으로 연결될 수 있다. 제1 도전성 범프(1300)는 은, 구리 등과 같은 금속이나 솔더와 같은 합금을 포함할 수 있다.
제3 반도체 칩(1200)은 제1 반도체 칩(1000)과 실질적으로 동일하거나 유사한 반도체 칩이거나 도 35에 도시된 제2 반도체 칩(1100)과 실질적으로 동일하거나 유사할 수 있으나, 반드시 이에 한정되지는 않으며 다양한 형태의 반도체 칩일 수 있다. 제3 반도체 칩(1200)은 제1 반도체 칩(1000) 상부에 형성된 제1 접속 소자(970)에 접촉하는 제2 도전성 범프(1400)를 통해 제1 반도체 칩(1200)과 전기적으로 연결될 수 있다.
한편, 제1 및 제3 반도체 칩들(1000, 1200), 제1 및 제2 도전성 범프들(1300, 1400) 및 제1 접속 소자(970)를 덮는 몰딩 부재(1500)가 패키지 기판(2000) 상에 형성될 수 있다. 몰딩 부재(1500)는 부식에 의해 반도체 칩들(1000, 1200)의 전기적 특성이 열화되는 것을 방지하고 기계적인 안정성을 높이는 역할을 할 수 있다. 예시적인 실시예들에 있어서, 몰딩 부재(1500)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함한다.
패키지 기판(2000) 하부에는 외부 접속 단자(2100)가 형성될 수 있다. 이에 따라, 상기 반도체 패키지는 외부 접속 단자(2100)를 통해 모듈 기판에 실장되어, 예를 들어, 메모리 모듈을 형성할 수 있다.
상기 반도체 패키지는 예시적인 실시예들에 따른 제1 스트레스 완화막(156)을 포함하는 제1 반도체 칩(1000)을 구비하므로, 제2 관통 전극 구조물(277)이 제2 기판(105)에 미치는 스트레스가 경감되고 제2 관통 전극 구조물(277) 내부의 박리 현상이 감소되어 제1 반도체 칩(1000)은 우수한 동작 특성 및 신뢰성을 가질 수 있다. 그 결과 상기 반도체 패키지 역시 우수한 특성을 가질 수 있다.
도면에서는 제1 반도체 칩(1000)이 도 2에 도시된 반도체 장치를 포함하는 것이 도시되었으나, 도 11 내지 도 34에 도시된 반도체 장치를 포함할 수 있음은 당업자에게 자명하다고 할 것이다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 제1 기판 105: 제2 기판
110, 130, 210, 330, 340, 410, 610, 710:
제1, 제2, 제5, 제7, 제8, 제9, 제10, 제11 포토레지스트 패턴
122, 124, 144, 354: 제1 내지 제4 트렌치
152: 소자 분리막
156, 158, 356, 358: 제1 내지 제4 스트레스 완화막
160: 게이트 구조물 170: 게이트 스페이서
180: 불순물 영역
190, 280, 900, 920: 제1 내지 제4 층간 절연막
200, 630, 912, 914: 제1 내지 제4 플러그
220, 420, 520, 620, 720, 820: 제1 내지 제6 리세스
235, 237, 435, 535, 635, 735, 835: 제1 내지 제7 절연막 패턴
245, 247, 302, 304, 445, 545, 645, 745, 845, 932, 934:
제1 내지 제11 배리어막 패턴
255, 312, 314, 455, 555, 655, 755, 855, 942, 944:
제1 내지 제10 금속막 패턴
265, 267, 465, 565, 665, 765, 865: 제1 내지 제7 관통 전극
275, 277, 475, 575, 675, 775, 875: 제1 내지 제 7 관통 구조물
292, 294; 제1 및 제2 개구
322, 324, 952, 954; 제1 내지 제4 배선
960: 보호막 970, 90: 제1, 제2 접속 소자
1000, 1100, 1200: 제1, 제2, 제3 반도체 칩
1300, 1400, 2100: 제1, 제2, 제3 도전성 범프
2000: 실장 기판

Claims (10)

  1. 회로 영역 및 비아 영역을 갖는 기판의 상기 회로 영역 상부에 형성된 소자 분리막;
    상기 기판의 상기 비아 영역 상부에 형성되고 상기 소자 분리막보다 큰 두께를 갖는 스트레스 완화막; 및
    상기 스트레스 완화막 및 상기 기판의 적어도 일부를 관통하는 관통 전극 구조물을 포함하며,
    상기 관통 전극 구조물은 상기 스트레스 완화막에 의해 감싸지며 상기 기판 내부로 향함에 따라 점차 작아지는 폭을 갖는 상부 및 상기 기판에 의해 감싸지며 일정한 폭을 갖는 하부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 스트레스 완화막은 상기 소자 분리막과 동일한 물질을 포함하며 2배 이상의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 스트레스 완화막은 상기 관통 전극 구조물의 하부 측벽을 감싸는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제 1 항에 있어서, 상기 기판의 상기 회로 영역 상에 형성된 회로 소자; 및
    상기 회로 소자를 커버하며 상기 기판, 상기 소자 분리막 및 상기 스트레스 완화막 상에 형성된 층간 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 회로 영역 및 비아 영역을 갖는 기판의 상기 회로 영역 상부에 형성된 소자 분리막;
    상기 기판의 상기 비아 영역 상부에 형성되고 상기 소자 분리막보다 큰 두께를 갖는 스트레스 완화막;
    상기 기판의 상기 회로 영역 상에 형성된 회로 소자;
    상기 회로 소자를 커버하며 상기 기판, 상기 소자 분리막 및 상기 스트레스 완화막 상에 형성된 층간 절연막; 및
    상기 층간절연막을 관통하며,
    상기 층간 절연막 및 상기 스트레스 완화막에 의해 감싸지며 상기 기판 내부로 향함에 따라 점차 작아지는 폭을 갖는 상부; 및
    상기 기판에 의해 감싸지며 일정한 폭을 갖는 하부를 포함하는 관통 전극 구조물을 구비하는 반도체 장치.
  7. 회로 영역 및 비아 영역을 갖는 기판의 상기 회로 영역 상부에 형성된 소자 분리막;
    상기 기판의 상기 비아 영역 상부에 형성되고 상기 기판 내부로 향함에 따라 줄어드는 폭을 갖는 스트레스 완화막; 및
    상기 스트레스 완화막 및 상기 기판의 적어도 일부를 관통하는 관통 전극 구조물을 포함하며,
    상기 관통 전극 구조물은 상기 스트레스 완화막에 의해 감싸지며 상기 기판 내부로 향함에 따라 점차 작아지는 폭을 갖는 상부 및 상기 기판에 의해 감싸지며 일정한 폭을 갖는 하부를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 스트레스 완화막은 상기 기판 내부로 향함에 따라 폭이 줄어드는 계단 형상을 갖는 것을 특징으로 하는 반도체 장치.
  9. 회로 영역 및 비아 영역을 갖는 기판의 상기 회로 영역 상부에 형성된 소자 분리막;
    상기 기판의 상기 비아 영역 상부에 형성되고 상기 소자 분리막보다 큰 두께를 갖는 스트레스 완화막;
    상기 기판의 상기 회로 영역 상에 형성된 회로 소자;
    상기 회로 소자를 커버하며 상기 기판, 상기 소자 분리막 및 상기 스트레스 완화막 상에 형성된 층간 절연막; 및
    상기 층간 절연막, 상기 스트레스 완화막 및 상기 기판의 적어도 일부를 관통하며,
    상기 층간 절연막 및 상기 스트레스 완화막에 의해 감싸지며 상기 기판 내부로 향함에 따라 점차 작아지는 폭을 갖는 상부; 및
    상기 기판에 의해 감싸지며 일정한 폭을 갖는 하부를 포함하는 관통 전극 구조물을 구비하는 반도체 장치.
  10. 회로 영역 및 비아 영역을 갖는 기판의 상기 회로 영역 및 상기 비아 영역 상부에 각각 제1 트렌치 및 상기 제1 트렌치보다 깊은 제2 트렌치 구조물을 형성하는 단계;
    상기 제1 트렌치를 매립하는 소자 분리막 및 상기 제2 트렌치 구조물을 매립하는 스트레스 완화막을 형성하는 단계; 및
    상기 스트레스 완화막 및 상기 기판의 적어도 일부를 관통하는 관통 전극 구조물을 형성하는 단계를 포함하며,
    상기 관통 전극 구조물은 상기 스트레스 완화막에 의해 감싸지며 상기 기판 내부로 향함에 따라 점차 작아지는 폭을 갖는 상부 및 상기 기판에 의해 감싸지며 일정한 폭을 갖는 하부를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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