KR101374338B1 - 관통 전극을 갖는 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

관통 전극을 갖는 반도체 장치 및 그 제조방법을 제공한다. 상기 반도체 장치는 서로 인접한 패드 영역 및 관통 전극 영역을 갖는 반도체 기판을 구비한다. 상기 반도체 기판 내에 활성영역을 한정하는 소자분리막이 배치되되, 상기 관통 전극 영역은 활성영역을 구비한다. 상기 반도체 기판 상에 패드 패턴이 배치된다. 상기 패드 패턴은 상기 패드 영역을 덮고 상기 관통 전극 영역으로 연장되되, 상기 관통 전극 영역 내에 개구부를 갖는다. 상기 개구부 하부의 상기 반도체 기판을 관통하는 관통 전극이 배치된다. 관통 전극을 갖는 반도체 장치의 제조방법 또한 제공된다.
패드 영역, 관통 전극 영역, 관통 전극, 패드 패턴, 활성영역, 재배선 패턴

Description

관통 전극을 갖는 반도체 장치 및 그 제조방법{semicondoctor device having through-via and method of forming the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 관통 전극을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다. 칩 스케일 패키지(또는 칩 사이즈 패키지)는 근간에 개발되어 제안되고 있는 새로운 패키지 유형으로서, 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있다. 칩 스케일 패키지의 가장 큰 장점은 바로 패키지의 크기이다.
칩 스케일 패키지는 디지털 캠코더, 휴대 전화기, 노트북 컴퓨터, 메모리 카드 등과 같이 소형화, 이동성이 요구되는 제품들에 주로 사용되며, DSP(digital signal processor), ASIC(application specific integrated circuit), 마이크로 컨 트롤러(micro controller) 등과 같은 반도체 소자들이 칩 스케일 패키지 안에 실장된다. 또한, DRAM(dynamic random access memory), 플래쉬 메모리(flash memory) 등과 같은 메모리 소자를 실장한 칩 스케일 패키지의 사용도 점점 확산되고 있다.
그러나, 칩 스케일 패키지가 크기 면에서 절대적인 이점을 가지고 있는 반면, 아직까지는 기존의 플라스틱 패키지에 비하여 여러모로 단점들을 안고 있는 것도 사실이다. 그 중의 하나는 신뢰성의 확보가 어렵다는 점이며, 다른 하나는 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비 및 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 점이다.
이와 같은 문제점을 해결할 수 있는 방안으로 웨이퍼 레벨(wafer level)에서의 칩 스케일 패키지가 대두되고 있다. 즉, 통상적인 웨이퍼 제조 공정을 통하여 반도체 웨이퍼(semiconductor wafer)가 제조되면 웨이퍼로부터 개별 칩을 분리하여 패키지 조립 공정을 거치게 된다. 패키지 조립 공정은 웨이퍼 제조 공정과는 다른 설비와 원부자재를 필요로 하는 전혀 별개의 공정이지만, 웨이퍼 레벨에서, 즉 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서 완전한 제품으로서의 패키지를 제조할 수 있다. 그리고 패키지를 제조하는데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조 설비, 공정들을 그대로 이용할 수 있다. 이는 패키지를 제조하기 위하여 추가로 소요되는 원부자재를 최소활 수 있음을 의미하기도 한다.
이와 같은 웨이퍼 레벨에서 제조된 칩 스케일 패키지를 3차원으로 적층한 적층 패키지도 대두되고 있다. 웨이퍼 레벨에서 제조된 칩 스케일 패키지를 3차원으로 적층하기 위해서는, 아래 위로 배치된 칩 스케일 패키지 사이에 전기적 접속이 필요하다. 이를 위해서 미국등록특허 제6,249,096호에 개시된 바와 같이 반도체 칩을 관통하는 구멍을 형성하고, 그 구멍에 관통 전극을 형성할 필요가 있다.
관통 전극을 형성하는 종래의 방법으로는, 웨이퍼의 스크라이브 라인 영역 내에 관통 전극을 형성하고, 반도체 칩 내부의 칩 패드와 배선을 통해 전기적으로 접속시킬 수 있다. 그러나, 이를 위하여 웨이퍼의 스페이싱 영역은 관통 전극과 배선을 수용할 뿐만 아니라 최소한의 절단 공간을 확보할 수 있을 만큼의 넓은 폭을 가져야 한다. 그러나 스페이싱 영역의 폭이 넓어지면, 단일 웨이퍼 안에 제조할 수 있는 집적회로 칩의 수가 줄어드는 문제가 있다. 칩 수가 줄어들면 칩 제조단가가 상승하며, 그에 따라 칩 적층 기술을 이용하여 반도체 패키지를 제조할 때 기대할 수 있는 효과들이 반감되어 버린다.
이와 같은 문제를 해결하기 위해, 관통 전극을 칩 패드의 내부영역에 형성하는 방법이 제안되었다. 구체적으로, 반도체 칩의 칩 패드를 관통하여 소정의 깊이로 구멍을 형성한 후, 구멍 내부를 금속으로 충전시킨다. 이어, 웨이퍼의 후면을 연마하여 구멍 내에 충전된 금속층의 하단부를 노출시켜 관통 전극을 형성한다. 그러나, 상기 방법은 상기 칩 패드 내부에 개구부를 형성하기 위해 마스크가 추가되고, 또한, 상기 칩 패드 식각단계가 추가되므로 공정단가가 상승하게 되는 단점이 있다. 이에 더하여 반도체 기판을 식각하여 구멍을 형성하는데 있어, 상기 칩 패드 하부에 활성영역 및 소자분리 영역이 같이 존재하게 되어 건식식각의 생산성을 떨어뜨리고 있다.
따라서, 상기와 같은 문제점을 해결하여 관통 전극의 형성을 위한 반도체 기 판의 식각에서 생산성을 향상시키고, 마스크 및 식각 단계의 추가 없이 단일 웨이퍼 안에 제조할 수 있는 집적회로 칩의 수를 최대화 할 수 있는 관통 전극을 갖는 반도체 장치에 대한 연구가 절실히 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 관통 전극 형성을 위한 반도체 기판의 식각에서 생산성을 향상시키고, 마스크 및 식각 단계의 추가 없이 단일 웨이퍼 안에 제조할 수 있는 집적회로 칩의 수를 최대화할 수 있는 관통 전극을 갖는 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 관통 전극을 갖는 반도체 장치를 제공한다. 상기 반도체 장치는 서로 인접한 패드 영역 및 관통 전극 영역을 갖는 반도체 기판을 구비한다. 상기 반도체 기판 내에 활성영역을 한정하는 소자분리막이 배치되되, 상기 관통 전극 영역은 활성영역을 구비한다. 상기 반도체 기판 상에 패드 패턴이 배치된다. 상기 패드 패턴은 상기 패드 영역을 덮고 상기 관통 전극 영역으로 연장되되, 상기 관통 전극 영역 내에 개구부를 갖는다. 상기 개구부 하부의 상기 반도체 기판을 관통하는 관통 전극이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 패드 패턴 및 상기 반도체 기판 사이에 배치된 제 1 절연막을 더 포함할 수 있다.
다른 실시예들에서, 상기 패드 패턴은 단층 또는 다층으로 적층된 금속 패턴들을 포함할 수 있다.
또 다른 실시예들에서, 상기 패드 패턴이 다층일 경우, 상기 패드 패턴들 사이에 배치된 제 2 절연막 및 상기 제 2 절연막을 관통하는 비아를 더 포함할 수 있다. 이때, 상기 패드 패턴들은 상기 비아를 통해 전기적으로 접속될 수 있다.
또 다른 실시예들에서, 상기 관통 전극 및 상기 반도체 기판 사이에 제 3 절연막이 배치될 수 있다. 또한, 상기 관통 전극 및 상기 제 3 절연막 사이에 장벽금속막이 배치될 수 있다.
또 다른 실시예들에서, 상기 관통 전극은 금, 구리, 은, 팔라듐, 백금, 니켈, 주석, 인듐, 티타늄, 텅스텐, 탄탈륨 및 알루미늄으로 이루어진 그룹으로부터 선택된 하나의 금속이거나 상기 그룹으로부터 선택된 다수로 이루어진 합금일 수 있다.
또 다른 실시예들에서, 상기 관통 전극 및 상기 패드 패턴을 전기적으로 접속하는 재배선 패턴이 배치될 수 있다.
본 발명의 다른 일 양태에 따르면, 관통 전극을 갖는 반도체 장치의 제조방법을 제공한다. 이 방법은 서로 인접한 패드 영역 및 관통 전극 영역을 갖는 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하되, 상기 관통 전극 영역은 활성영역을 구비하도록 형성한다. 상기 반도체 기판 상에 패드 패턴을 형성하되, 상기 패드 패턴은 상기 패드 영역을 덮고 상기 관통 전극 영역으로 연장되고, 상기 관통 전극 영역의 상기 패드 패턴 내에 상기 패드 패턴 형성과 동시에 개구부를 형성한다. 상기 개구부 하부의 상기 반도체 기판 내에 구멍을 형성한다. 상기 구멍을 채우는 금속봉을 형성한다. 상기 반도체 기판의 후면을 연마하여 상기 금속봉의 하단부를 상기 반도체 기판의 후면에 노출시켜 상기 반도체 기판을 관통하는 관통 전극을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 패드 패턴을 형성하기 전에, 상기 반도체 기판 상에 제 1 절연막을 형성할 수 있다.
다른 실시예들에서, 상기 패드 패턴은 단층 또는 다층으로 적층된 금속 패턴을 포함하도록 형성될 수 있다.
또 다른 실시예들에서, 상기 패드 패턴을 단층으로 형성하는 것은 상기 반도체 기판 상에 금속막을 형성하고, 상기 금속막을 패터닝하여 상기 패드 영역을 덮고 상기 관통 전극 영역으로 연장되되, 상기 관통 전극 영역 내에 개구부를 갖는 금속 패턴을 형성하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 패드 패턴을 다층으로 형성하는 것은 상기 반도체 기판 상에 제 1 금속막을 형성하고, 상기 제 1 금속막을 패터닝하여 상기 패드 영역을 덮고 상기 관통 전극 영역으로 연장되되, 상기 관통 전극 영역 내에 제 1 개구부를 갖는 제 1 패드 패턴을 형성하고, 상기 제 1 패드 패턴을 갖는 상기 반도체 기판 상에 제 2 절연막을 형성하고, 상기 제 2 절연막을 갖는 상기 반도체 기판 상에 제 2 금속막을 형성하고, 상기 제 2 금속막을 패터닝하여 상기 패드 영역을 덮고 상기 관통 전극 영역으로 연장되되, 상기 제 1 개구부와 정렬된 제 2 개구부를 갖는 제 2 패드 패턴을 형성하는 것을 포함할 수 있다. 상기 제 2 패드 패턴은 상기 제 2 절연막을 관통하는 비아를 통해 상기 제 1 패드 패턴에 전기적으로 접속되도록 형성될 수 있다.
또 다른 실시예들에서, 상기 금속봉을 형성하기 전에, 상기 구멍 내벽에 제 3 절연막을 형성하고, 상기 제 3 절연막 상에 장벽금속막을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 구멍을 형성하는 것은 레이저 드릴링 방법, 습식 식각 방법 또는 건식 식각 방법을 이용할 수 있다.
또 다른 실시예들에서, 상기 금속봉은 금, 구리, 은, 팔라듐, 백금, 니켈, 주석, 인듐, 티타늄, 텅스텐, 탄탈륨 및 알루미늄으로 이루어진 그룹으로부터 선택된 하나의 금속으로 형성하거나 상기 그룹으로부터 선택된 다수로 이루어진 합금으로 형성될 수 있다.
또 다른 실시예들에서, 상기 금속봉 및 상기 패드 패턴을 전기적으로 접속하는 재배선 패턴을 형성할 수 있다. 상기 재배선 패턴을 형성하는 것은 상기 금속봉을 갖는 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 상기 금속봉을 노출시키는 제 1 비아홀 및 상기 패드 패턴을 노출시키는 제 2 비아홀들을 형성하고, 상기 제 1 및 제 2 비아홀들을 갖는 기판 상에 상기 제 1 및 제 2 비아홀들을 채우면서 상부로 연장된 재배선막을 형성하고, 상기 재배선막을 패터닝하는 것을 포함할 수 있다.
본 발명에 따르면, 제 1 및 제 2 패드 패턴들을 형성함과 동시에 제 1 및 제 2 개구부들을 형성함으로써 종래기술에서 패드 패턴 내부에 개구부를 형성하기 위해 사용하던 마스크 및 식각단계를 한 단계 감소시킬 수 있게 된다. 또한, 관통 전극 영역은 활성영역으로만 형성되기 때문에 관통 전극용 구멍을 형성하기 위한 건식 식각 방법에서 반도체 기판에 대한 식각가스만을 사용하여 건식 식각을 진행할 수 있게 되므로 종래기술과 비교하여 식각속도를 향상시킬 수 있다. 따라서, 생산성을 향상시키고 생산비용을 절감할 수 있게 된다.
이에 더하여, 패드 영역 및 관통 전극 영역을 따로 구분하되, 서로 인접하도록 배치하여 패드 패턴 및 관통 전극이 재배선 패턴을 통해 전기적으로 접속될 때 종래의 스크라이브 라인에 배치되던 관통 전극과 비교하여 비교적 짧은 배선 길이를 가지므로 반도체 장치의 성능이 향상될 수 있다. 또한, 패드 패턴 중앙을 관통하여 관통 전극을 형성하던 종래기술은 패드 패턴의 공간이 좁아지게 되지만 본 발명은 패드 패턴의 면적을 그대로 유지하고 있으므로 테스트 프로브 패드(test probe pad) 및 와이어 본딩 패드(wire bonding pad)의 역할을 수행하는데 있어 용이하게 된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타낸 평면도이며, 도 2a 내지 도 2f는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위해 도 1의 절단선 I-I'에 따른 단면도들이다.
도 1 및 도 2a를 참조하면, 반도체 기판(100)에는 일반적으로 웨이퍼 제조 공정을 통해 소정의 집적회로들이 형성된다. 상기 반도체 기판(100)에 집적된 회로들이 복수개의 반도체 칩을 구성하고, 이웃하는 반도체 칩들은 칩 절단 영역에 의해 구분된다. 반도체 칩을 이루는 집적회로가 본 발명을 이해하는데 반드시 필요한 것은 아니기 때문에, 집적회로는 본 명세서 및 도면에 개시하지 않았다. 그리고 도 1, 도 2a 내지 도 2f까지의 도면은 칩 스케일 패키지로 제조될 반도체 칩의 극히 일부를 나타낸 것에 불과하다.
도 1 및 도 2a에 도시된 바와 같이, 상기 반도체 기판(100)은 서로 인접한 패드 영역(PR) 및 관통 전극 영역(TR)을 포함한다. 상기 반도체 기판(100) 내에 활성영역(105a)을 한정하는 소자분리막(105i)을 형성한다. 상기 소자분리막(105i)은 트렌치 소자분리막으로 형성할 수 있다. 이때, 상기 관통 전극 영역(TR)은 활성영역을 구비하도록 형성한다. 즉, 상기 관통 전극 영역(TR)에는 상기 소자분리막(105i)을 형성하지 않는다.
상기 소자분리막(105i)을 갖는 기판 상에 제 1 절연막(110)을 형성할 수 있다. 상기 제 1 절연막(110)을 갖는 기판 상에 제 1 패드막을 형성할 수 있다. 이어, 상기 제 1 패드막을 패터닝하여 제 1 패드 패턴(115)을 한다. 이때, 상기 제 1 패드 패턴(115)은 도 1에 도시된 바와 같이, 상기 패드 영역(PR)을 덮고 상기 관통 전극 영역(TR)으로 연장된다. 또한, 상기 관통 전극 영역(TR)의 상기 제 1 패드 패턴(115) 내에 상기 제 1 패드 패턴(115) 형성과 동시에 제 1 개구부(115o)를 형성한다. 상기 제 1 패드 패턴(115)은 알루미늄 또는 구리 물질을 포함하도록 형성될 수 있다. 상기 제 1 패드 패턴(115)을 갖는 기판 상에 제 2 절연막(117)을 형성할 수 있다.
상기 제 1 절연막(110)을 형성하기 전에 상기 반도체 기판(100) 상에 폴리실리콘 패턴(도시하지 않음)을 형성할 수 있다. 이에 더하여, 상기 폴리실리콘 패턴을 형성하기 전에, 상기 반도체 기판(100) 상에 절연막(도시하지 않음)을 형성할 수 있다. 상기 제 1 패드 패턴(115)은 상기 제 1 절연막(110)을 관통하는 비아에 의해 상기 폴리실리콘 패턴과 전기적으로 접속될 수 있다.
도 1 및 도 2b를 참조하면, 상기 제 2 절연막(117)을 갖는 기판 상에 제 2 패드막을 형성할 수 있다. 이어, 상기 제 2 패드막을 패터닝하여 상기 제 1 패드 패턴(115)과 정렬되도록 제 2 패드 패턴(120)을 한다. 즉, 상기 제 2 패드 패 턴(120)은 도 1에 도시된 바와 같이, 상기 패드 영역(PR)을 덮고 상기 관통 전극 영역(TR)으로 연장된다. 또한, 상기 관통 전극 영역(TR)의 상기 제 2 패드 패턴(120) 내에 제 2 개구부(120o)가 형성된다. 상기 제 1 및 제 2 패드 패턴들(115,120)은 상기 제 2 절연막(117)을 관통하는 비아(도시하지 않음)를 통해 전기적으로 접속될 수 있다. 상기 제 2 패드 패턴(120) 상에 비아를 통해 전기적으로 접속된 하나 또는 다수의 패드 패턴들을 더 형성할 수 있다.
상기 제 1 및 제 2 패드 패턴들(115, 120)은 패드 패턴(123)을 구성할 수 있다. 상기 패드 패턴(123)은 도 1에 도시된 바와 같이, 상기 관통 전극 영역(TR)의 전체를 덮을 수도 있고, 또는 이와 달리, 도 4a에 도시된 바와 같이, 패드 패턴(223)은 상기 관통 전극 영역(TR)의 일부분을 덮을 수도 있다. 이때, 개구부(223o)는 상기 패드 패턴(223)의 일측벽을 따라 반원 모양으로 형성될 수 있다. 또한, 도 4b에 도시된 바와 같이, 상기 관통 전극 영역(TR)이 상기 패드 영역(PR) 내에 배치되어, 패드 패턴(323)이 상기 관통 전극 영역(TR) 전체를 둘러싸도록 형성될 수도 있다. 이에 더하여, 도 4c에 도시된 바와 같이, 상기 패드 영역(PR) 및 상기 관통 전극 영역(TR)이 일정거리를 두고 배치될 수 도 있다. 이때, 상기 패드 영역(PR) 및 상기 관통 전극 영역(TR)을 덮는 패드 패턴들(423)은 패드 연장부(423')를 통해 서로 전기적으로 접속될 수 도 있다.
계속해서, 도 1 및 도 2b를 참조하면, 상기 패드 패턴(123)을 갖는 기판 상에 마스크막(125)을 형성할 수 있다. 상기 마스크막(125)은 절연막으로 형성할 수 있다.
도 1 및 도 2c를 참조하면, 상기 마스크막(125)을 패터닝하여 개구부(125o)를 갖는 마스크 패턴(125')을 형성할 수 있다. 상기 마스크 패턴(125')을 식각마스크로 이용하여 상기 제 2 및 제 1 절연막들(117,110)이 식각될 수 있다. 이어, 상기 마스크 패턴(125')을 식각마스크로 이용하여 상기 반도체 기판(100) 내에 구멍(130)을 형성할 수 있다. 상기 구멍(130)은 웨이퍼 후면 연마 공정에 의해 웨이퍼 후면을 통하여 상기 구멍(130)의 하단부가 노출될 수 있는 깊이로 형성한다. 상기 구멍(130)을 형성하는 방법으로 레이저 드릴링 방법, 습식 식각 방법 또는 건식 식각 방법 중에서 선택하여 사용할 수 있다. 건식 식각 방법을 이용할 경우, 레이저 드릴링 방법 보다 더 좁은 직경의 구멍을 형성할 수 있게 된다.
본 실시예에서는 상기 구멍(130)을 건식 식각 방법을 이용하여 형성할 수 있다. 본 발명은 상기 관통 전극 영역(TR) 내에 상기 소자분리막(105i)을 형성하지 않았기 때문에 상기 관통 전극 영역(TR)은 활성영역(105a)으로만 형성되어 있다. 따라서, 상기 구멍(130)을 형성하기 위한 건식 식각 방법에서 반도체 기판에 대한 식각가스만을 사용하여 건식 식각을 진행할 수 있게 된다. 즉, 반도체 기판이 실리콘 기판일 경우, 실리콘 식각 가스만을 이용하여 건식 식각을 진행할 수 있게 된다. 따라서, 종래기술과 비교하여 식각속도가 향상되어 생산성을 향상시킬 수 있다. 종래기술에서는 구멍이 형성될 영역에 소자분리막과 활성영역이 동시에 존재하여 건식 식각 시, 산화막과 실리콘막에 대한 식각가스를 선택적으로 번갈아가며 주입하면서 식각을 진행하여야 하기 때문에 식각속도가 저하된다. 따라서, 생산성이 저하되는 문제점이 있었다.
도 1 및 도 2d를 참조하면, 상기 구멍(130)이 형성된 기판 상에 상기 구멍(130)의 내측벽 및 바닥면을 덮는 제 3 절연막(135)을 형성할 수 있다. 상기 제 3 절연막(135)은 상기 구멍(130)에 충전될 금속층과 상기 구멍(130) 내벽 사이의 접촉에 따른 전기적 쇼트 발생을 방지하기 위해 형성한다. 상기 제 3 절연막(135)은 적어도 상기 구멍(130)의 내벽 즉, 상기 구멍(130) 내에 노출된 상기 반도체 기판(100)의 측벽에 형성되는 것이 바람직하며, 상기 구멍(130) 내에 노출된 상기 반도체 기판(100)의 바닥에는 형성되지 않을 수도 있다. 이는 상기 반도체 기판(100)의 바닥의 경우 이후 공정에서 연마되어 제거되기 때문이다. 상기 제 3 절연막(135)은 산화막, 질화막 또는 그 조합으로 이루어질 수 있다.
이어, 상기 제 3 절연막(135)을 갖는 기판 상에 상기 구멍(130)의 내측벽 및 바닥면 덮는 장벽금속막(140)을 형성할 수 있다. 상기 장벽금속막(140)은 스퍼터링(sputtering) 방법으로 형성할 수 있다. 상기 장벽금속막(140)은 티타늄(Ti)층과 구리(Cu)층과의 적층막으로 형성할 수 있다. 상기 장벽금속막(140)은 상기 제 3 절연막(135)과의 밀착성이 우수하고 이후에 형성할 금속층과의 용접에 대한 젖음성이 우수한 금속을 사용하는 것이 바람직하다. 상기 제 3 절연막(135)에 대한 밀착성이 우수한 소재로는 크롬(Cr)이나 티타늄(Ti) 등을 들 수 있고, 용접에 대한 젖음성이 우수한 소재로는 은(Ag), 금(Au), 동(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등을 들 수 있다. 따라서 상기 장벽금속막(140)은 Ti/Cu를 비롯하여 Ti/Pd, Ti/Pt, Ti/Ni, Cr/Cu 또는 이들 조합으로 이루어진 합금층 등을 사용할 수 있다.
상기 장벽금속막(140)을 갖는 기판 상에 상기 구멍(130)을 채우는 금속 막(145)을 형성할 수 있다. 상기 금속막(145)은 도금 공정으로 형성될 수 있다. 상기 금속막(145)은 용접에 대한 젖음성이 우수한 단일 금속 또는 합금 소재로부터 선택하는 것이 바람직하다. 예컨대, 상기 금속막(145)의 소재로는 은, 금, 구리, 니켈, 팔라듐, 백금, 주석, 인듐, 티타늄, 텅스텐, 탄탈륨, 알루미늄으로 이루어진 그룹으로부터 선택된 하나의 금속이거나 상기 그룹으로부터 선택된 다수로 이루어진 합금일 수 있다.
도 1 및 도 2e를 참조하면, 상기 금속막(145)을 상기 마스크 패턴(125')의 상부면이 노출될때까지 평탄화할 수 있다. 이와 동시에 상기 마스크 패턴(125') 상부의 상기 장벽금속막(140) 또한 제거될 수 있다. 또한, 상기 마스크 패턴(125') 상부의 상기 제 3 절연막(135)은 평탄화 공정에서 제거될 수도 있고, 그대로 남아있을 수도 있다. 그 결과, 상기 구멍(130)을 채우면서 상부로 연장된 금속봉(145')이 형성될 수 있다.
이어, 상기 금속봉(145')을 갖는 기판 상에 층간절연막(150)을 형성할 수 있다. 상기 층간절연막(150)을 패터닝하여 상기 금속봉(145')의 소정영역을 노출시키는 제 1 비아홀(155h') 및 상기 패드 패턴(123)의 소정영역들을 노출시키는 제 2 비아홀들(155h")을 형성할 수 있다. 상기 제 2 비아홀들(155h")은 상기 금속봉(145')을 둘러싸는 다수의 비아홀들로 형성될 수 있다.
상기 제 1 및 제 2 비아홀들(155h', 155h")을 갖는 기판 상에 상기 제 1 및 제 2 비아홀들(155h', 155h")을 채우면서 상부로 연장된 재배선막을 형성할 수 있다. 상기 재배선막을 패터닝하여 상기 제 1 및 제 2 비아홀들(155h', 155h")을 덮 으면서 상기 금속봉(145') 및 상기 패드 패턴(123)을 전기적으로 접속시키는 재배선 패턴(160)을 형성할 수 있다.
또는 이와달리, 상기 제 1 및 제 2 비아홀들(155h', 155h") 내에 각각 제 1 및 제 2 콘택플러그들을 형성한 후, 그 상부에 상기 제 1 및 제 2 콘택플러그들을 덮는 재배선 패턴을 형성할 수도 있다.
상기 재배선 패턴(160)은 도 1, 도 4b 및 도 4c에서와 같이 상기 관통 전극 영역(TR)의 상기 패드 패턴들 상부를 덮을 수 있다. 특히, 도 4a에 도시된 바와 같이, 재배선 패턴(260)은 상기 관통 전극 영역(TR)의 일부분, 즉, 상기 관통 전극 영역(TR)의 상기 패드 패턴(223) 상부를 덮을 수 있다. 또는 이와달리, 상기 재배선 패턴(160)은 상기 관통 전극 영역(TR)의 상기 패드 패턴들 상부를 덮고, 상기 패드 영역(PR)으로 연장되어 형성될 수도 있다.
도 1 및 도 2f를 참조하면, 이어, 상기 반도체 기판(100), 즉 웨이퍼의 후면을 연마하는 단계가 진행된다. 즉, 제조될 칩 스케일 패키지의 박형화를 구현하고, 상기 반도체 기판(100)의 후면을 통하여 상기 금속봉(145')의 하단부를 노출시키기 위해서 연마기로 상기 반도체 기판(100)의 후면을 연마한다. 예컨대, 연마전 상기 반도체 기판(100), 즉 웨이퍼의 경우 약 500㎛ 내지 700㎛의 두께를 갖는데, 본 발명에 따른 후면 연마 공정을 통하여 약 100㎛ 이하의 두께의 웨이퍼로 형성할 수 있다. 또한, 반도체 칩의 구동에 무리가 없고 기술력이 허락한다면 더욱 얇게 가공하여도 무방하다. 이때 상기 구멍(130)의 깊이는 웨이퍼 후면 연마 공정 이후의 웨이퍼의 두께보다는 깊게 형성되어야 한다.
상기 연마 공정 이후에 상기 반도체 기판(100)의 후면에 상기 금속봉(145')의 하단부가 노출되게 된다. 따라서, 상기 반도체 기판(100)을 관통하는 관통 전극(145")이 형성된다. 이어, 상기 관통 전극(145")을 갖는 상기 반도체 기판(100)의 후면에 제 4 절연막(163)을 형성할 수 있다. 상기 제 4 절연막(163)을 형성한 후 상기 관통전극(145")의 하단부가 노출되도록 패터닝할 수 있다. 이어, 상기 반도체 기판(100)의 후면에 노출된 관통 전극(145")에 범프(165)를 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 상기 제 1 및 제 2 패드 패턴들(115, 120)을 형성함과 동시에 제 1 및 제 2 개구부들(115o, 120o)을 형성함으로써 종래기술에서 패드 패턴 내부에 개구부를 형성하기 위해 사용하던 마스크 및 식각단계를 감소시킬 수 있게 된다. 또한, 상기 관통 전극 영역(TR)은 활성영역(105a)으로만 형성되어 있기 때문에 상기 구멍(130)을 형성하기 위한 건식 식각 방법에서 반도체 기판에 대한 식각가스만을 사용하여 건식 식각을 진행할 수 있게 되므로 종래기술과 비교하여 식각속도를 향상시킬 수 있다. 따라서, 생산성을 향상시키고 생산비용을 절감할 수 있게 된다.
도 3은 본 발명의 실시예들에 따른 반도체 장치들을 이용하여 적층형 칩 패키지를 형성하는 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 하부 칩(C1) 상에 상부 칩(C2)을 적층한다. 상기 하부 침(C1) 및 상기 상부 침(C2)은 상기 도 1 및 도 2a 내지 도 2f에서 설명한 방법에 의해 형성된 반도체 장치들이다. 구체적으로, 상기 하부 칩(C1)의 재배선 패턴(160) 상에 상기 상부 칩(C2)의 범퍼(165')가 접촉되도록 상기 하부 칩(C1) 및 상기 상부 칩(C2)를 정렬시킨다. 이어, 상기 하부 칩(C1) 및 상기 상부 칩(C2) 사이의 빈공간에 성형수지(200)를 채워 넣을 수 있다. 상기 하부 칩(C1) 및 상기 상부 칩(C2) 사이에 하나 또는 다수의 중간 칩들을 전기적으로 접속시키면서 적층시킬 수 있다.
도 1 및 도 2f를 다시 참조하여 본 발명의 실시예들에 따른 반도체 장치를 설명하기로 한다.
도 1 및 도 2f를 참조하면, 상기 반도체 장치는 반도체 기판(100)은 서로 인접한 패드 영역(PR) 및 관통 전극 영역(TR)을 포함한 반도체 기판(100)을 구비한다. 상기 반도체 기판(100) 내에 활성영역(105a)을 한정하는 소자분리막(105i)이 배치된다. 상기 소자분리막(105i)은 트렌치 소자분리막 구조일 수 있다. 상기 관통 전극 영역(TR)은 활성영역을 구비한다. 즉, 상기 관통 전극 영역(TR)에는 상기 소자분리막(105i)이 배치되지 않는다.
상기 소자분리막(105i)을 갖는 기판 상에 제 1 패드 패턴(115)이 배치된다. 상기 제 1 패드 패턴(115)은 도 1에 도시된 바와 같이, 상기 패드 영역(PR)을 덮고 상기 관통 전극 영역(TR)으로 연장된다. 또한, 상기 관통 전극 영역(TR)의 상기 제 1 패드 패턴(115) 내에 제 1 개구부(115o)가 배치된다. 상기 반도체 기판(100) 및 상기 제 1 패드 패턴(115) 사이에 제 1 절연막(110)이 배치될 수 있다.
상기 제 1 패드 패턴(115)은 알루미늄 또는 구리 물질을 포함할 수 있다. 상기 반도체 기판(100) 및 상기 제 1 절연막(110) 사이에 폴리실리콘 패턴(도시하지 않음)이 배치될 수 있다. 또한, 상기 반도체 기판(100) 및 상기 폴리실리콘 패턴 사이에 절연막(도시하지 않음)이 배치될 수 있다. 상기 제 1 패드 패턴(115)은 상기 제 1 절연막(110)을 관통하는 비아에 의해 상기 폴리실리콘 패턴과 전기적으로 접속될 수 있다.
상기 제 1 패드 패턴(115)을 갖는 기판 상에 제 2 절연막(117)이 배치될 수 있다. 상기 제 2 절연막(117)을 갖는 기판 상에 상기 제 1 패드 패턴(115)과 정렬된 제 2 패드 패턴(120)이 배치될 수 있다. 즉, 상기 제 2 패드 패턴(120)은 도 1에 도시된 바와 같이, 상기 패드 영역(PR)을 덮고 상기 관통 전극 영역(TR)으로 연장된다. 또한, 상기 관통 전극 영역(TR)의 상기 제 2 패드 패턴(120)은 제 2 개구부(120o)를 구비한다. 상기 제 2 패드 패턴(120)은 상기 제 2 절연막(117)을 관통하는 비아(도시하지 않음)에 의해 상기 제 1 패드 패턴(115)과 전기적으로 접속될 수 있다. 상기 제 2 패드 패턴(120) 상에 비아를 통해 전기적으로 접속된 하나 또는 다수의 패드 패턴들이 더 적층되어 배치될 수 있다.
상기 제 1 및 제 2 패드 패턴들(115, 120)은 패드 패턴(123)을 구성할 수 있다. 상기 패드 패턴(123)은 도 1에 도시된 바와 같이, 상기 관통 전극 영역(TR)의 전체를 덮을 수도 있고, 또는 이와 달리, 도 4a에 도시된 바와 같이, 패드 패턴(223)은 상기 관통 전극 영역(TR)의 일부분을 덮을 수도 있다. 이때, 개구부(223o)는 상기 패드 패턴(223)의 일측벽을 따라 반원 모양일 수 있다. 또한, 도 4b에 도시된 바와 같이, 상기 관통 전극 영역(TR)이 상기 패드 영역(PR) 내에 배치되어, 패드 패턴(323)이 상기 관통 전극 영역(TR) 전체를 둘러싸도록 배치될 수도 있다. 이에 더하여, 도 4c에 도시된 바와 같이, 상기 패드 영역(PR) 및 상기 관통 전극 영역(TR)이 일정거리를 두고 배치될 수도 있다. 이때, 상기 패드 영역(PR) 및 상기 관통 전극 영역(TR)을 덮는 패드 패턴들(423)은 패드 연장부(423')를 통해 서로 전기적으로 접속될 수 있다.
상기 패드 패턴(123)을 갖는 기판 상에 개구부(125o)를 갖는 마스크 패턴(125')이 배치될 수 있다. 상기 마스크 패턴(125')의 상기 개구부(125o) 하부의 상기 제 2 및 제 1 절연막(117,110) 및 상기 반도체 기판(100)을 관통하여 상기 마스크 패턴(125')의 상기 개구부(125o) 내부까지 연장된 관통 전극(145")이 배치될 수 있다. 상기 관통 전극(145")은 금, 구리, 니켈, 팔라듐, 백금, 주석, 인듐, 티타늄, 텅스텐, 탄탈륨, 알루미늄으로 이루어진 그룹으로부터 선택된 하나의 금속이거나 상기 그룹으로부터 선택된 다수로 이루어진 합금일 수 있다.
상기 관통 전극(145") 및 상기 반도체 기판(100) 사이에 제 3 절연막(135)이 배치될 수 있다. 상기 제 3 절연막(135)은 산화막, 질화막 또는 그 조합으로 이루어질 수 있다. 상기 제 3 절연막(135) 및 상기 관통 전극(145") 사이에 장벽금속막(140)이 배치될 수 있다. 상기 장벽금속막(140)은 티타늄(Ti)층과 구리(Cu)층과의 적층막일 수 있다. 상기 장벽금속막(140)은 상기 제 3 절연막(135)과의 밀착성이 우수하고 상기 관통 전극(145")과의 용접에 대한 젖음성이 우수한 금속을 사용하는 것이 바람직하다. 상기 제 3 절연막(135)에 대한 밀착성이 우수한 소재로는 크롬(Cr)이나 티타늄(Ti) 등을 들 수 있고, 용접에 대한 젖음성이 우수한 소재로는 은(Ag), 금(Au), 동(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등을 들 수 있다. 따라 서 상기 장벽금속막(140)은 Ti/Cu를 비롯하여 Ti/Pd, Ti/Pt, Ti/Ni, Cr/Cu 또는 이들 조합으로 이루어진 합금층 등을 사용할 수 있다.
상기 관통 전극(145")을 갖는 기판 상에 층간절연막(150)이 배치될 수 있다. 상기 층간절연막(150)은 상기 관통 전극(145")의 소정영역을 노출시키는 제 1 비아홀(155h') 및 상기 패드 패턴(123)의 소정영역들을 노출시키는 제 2 비아홀들(155h")을 구비할 수 있다. 상기 제 2 비아홀들(155h")은 상기 관통 전극(145")을 둘러싸는 다수의 비아홀들로 배치될 수 있다.
상기 제 1 및 제 2 비아홀들(155h', 155h")을 갖는 기판 상에 상기 제 1 및 제 2 비아홀들(155h', 155h")을 채우면서 상기 금속봉(145') 및 상기 패드 패턴(123)을 전기적으로 접속시키는 재배선 패턴(160)이 배치될 수 있다. 또는 이와달리, 상기 제 1 및 제 2 비아홀들(155h', 155h") 내에 각각 제 1 및 제 2 콘택플러그들이 배치될 수 있다. 상기 제 1 및 제 2 콘택플러그들을 갖는 기판 상에 상기 제 1 및 제 2 콘택플러그들을 덮는 재배선 패턴이 배치될 수도 있다.
상기 재배선 패턴(160)은 도 1, 도 4b 및 도 4c에서와 같이 상기 관통 전극 영역(TR)의 상기 패드 패턴들 상부를 덮을 수 있다. 특히, 도 4a에 도시된 바와 같이, 재배선 패턴(260)은 상기 관통 전극 영역(TR)의 일부분, 즉, 상기 관통 전극 영역(TR)의 상기 패드 패턴(223) 상부를 덮을 수 있다. 또는 이와달리, 상기 재배선 패턴(160)은 상기 관통 전극 영역(TR)의 상기 패드 패턴들 상부를 덮고, 상기 패드 영역(PR)으로 연장되어 배치될 수도 있다.
상기 반도체 기판(100)의 후면에 상기 관통전극(145"")의 하단부가 노출되는 제 4 절연막 패턴(163)이 배치될 수 있다. 상기 제 4 절연막 패턴(163)에 의해 노출된 상기 관통 전극(145")의 하단부에 범프(165)가 배치될 수 있다.
상술한 바와 같이 본 발명에 따르면, 패드 영역(PR) 및 관통 전극 영역(TR)을 따로 구분하되, 서로 인접하도록 배치하여 상기 패드 패턴(123) 및 상기 관통 전극(145")이 상기 재배선 패턴(160)을 통해 전기적으로 접속될 때 종래의 스크라이브 라인에 배치되던 관통 전극과 비교하여 비교적 짧은 배선 길이를 가지므로 반도체 장치의 성능이 향상될 수 있다. 또한, 패드 패턴 중앙을 관통하여 관통 전극을 배치하던 종래기술은 패드 패턴의 공간이 좁아지게 되지만 본 발명은 패드 패턴(123)의 면적을 그대로 유지하고 있으므로 테스트 프로브 패드(test probe pad) 및 와이어 본딩 패드(wire bonding pad)의 역할을 수행하는데 있어 용이하게 된다.
도 3을 다시 참조하여 본 발명의 실시예들에 따른 반도체 장치들의 적층형 칩 패키지 구조를 설명하기로 한다.
도 3을 참조하면, 상기 적층형 칩 패키지는 하부 칩(C1) 상에 상부 칩(C2)을 적층한 구조를 나타내고 있다. 상기 하부 침(C1) 및 상기 상부 침(C2)은 상기 도 1 및 도 2f에서 설명한 구조의 반도체 장치들이다. 상기 하부 칩(C1) 상부에 상기 상부 칩(C2)가 정렬되어 배치된다. 이때, 상기 상부 칩(C2)의 범퍼(165')가 상기 하부 칩(C1)의 재배선 패턴(160)에 접촉되도록 배치된다. 그 결과, 상기 하부 칩(C1) 및 상기 상부 칩(C2)은 전기적으로 접속되게 된다. 상기 하부 칩(C1) 및 상기 상부 칩(C2) 사이의 빈공간에 성형수지(200)가 배치될 수 있다. 상기 하부 칩(C1) 및 상기 상부 칩(C2) 사이에 하나 또는 다수의 중간 칩들이 전기적으로 접속되어 적층될 수 있다.
도 5는 본 발명의 실시예들에 따른 적층형 칩 패키지를 구비하는 전자장치(electronic system; 300)의 개략적인 블록 다이아그램(schematic block diagram)이다.
도 5를 참조하면, 상기 전자장치(300)는 하나 또는 복수 개의 적층형 칩 패키지(303) 및 상기 적층형 칩 패키지(303)에 접속된 프로세서(305)를 포함한다. 여기서, 상기 적층형 칩 패키지(303)는 도 3을 참조하여 설명된 적층형 칩 패키지을 포함할 수 있다. 예를 들어, 상기 적층형 칩 패키지(303)는 도 3에 도시된 바와 같이 하부 칩(C1) 및 상부 칩(C2)이 성형수지(200)를 통하여 물리적으로 접착되고, 또한, 상기 상부 칩(C2)의 범퍼(165')가 상기 하부 칩(C1)의 재배선 패턴(160)에 접촉되어 배치될 수 있다. 그 결과, 상기 하부 칩(C1) 및 상기 상부 칩(C2)은 전기적으로 접속되게 된다.
상기 전자장치(300)은 노트북 컴퓨터(notebook computer), 디지털 카메라, MP3(music player) 또는 휴대용 전화기(cellular phone)의 일부에 해당할 수 있다. 이 경우에, 상기 프로세서(305) 및 상기 적층형 칩 패키지(303)는 보드(board) 상에 설치될 수 있으며, 상기 적층형 칩 패키지(303)는 상기 프로세서(305)의 실행을 위한 데이터 저장 매체(data storage media)의 역할을 할 수 있다.
상기 전자장치(300)는 입/출력 장치(307)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 전자 시스템과 데이터를 교환할 수 있다. 상기 입/출력 장치(307)는 컴퓨터의 주변 버스라인(bus line), 고속 디지털 전송 라인, 또는 무선 송/수신용 안테나로 데이터를 제공할 수 있다. 상기 프로세서(305) 및 상기 적층형 칩 패키지(303) 사이의 데이터 통신과 아울러서 상기 프로세서(305) 및 상기 입/출력 장치(307) 사이의 데이터 통신은 통상의 버스 구조체들(bus architectures)을 사용하여 이루어질 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타낸 평면도이다.
도 2a 내지 도 2f는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위해 도 1의 절단선 I-I'에 따른 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치들의 적층구조를 설명하기 위한 단면도이다.
도 4a, 도 4b 및 도 4c는 본 발명의 다른 실시예들에 따른 반도체 장치를 나타낸 평면도들이다.
도 5는 본 발명의 실시예들에 따른 적층형 칩 패키지를 구비하는 전자장치(electronic system)의 개략적인 블록 다이아그램(schematic block diagram)이다.

Claims (18)

  1. 서로 인접한 패드 영역 및 관통 전극 영역을 갖는 반도체 기판;
    상기 반도체 기판 내에 상기 패드 영역 내의 활성영역을 한정하도록 배치되며, 상기 관통 전극 영역 내에는 배치되지 않는 소자분리막;
    상기 반도체 기판 상에 배치되며, 상기 반도체 기판의 상기 패드 영역을 덮고 상기 관통 전극 영역으로 연장된 패드 패턴; 및
    상기 반도체 기판을 관통하는 관통 전극을 포함하되,
    상기 패드 패턴은 상기 관통 전극 영역 내에서 개구부를 갖고,
    상기 관통 전극은 상기 개구부 하부의 상기 반도체 기판을 관통하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 패드 패턴 및 상기 반도체 기판 사이에 배치된 제 1 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 패드 패턴은 제1 패드 패턴 및 상기 제1 패드 패턴 상의 제2 패드 패턴을 포함하고,
    상기 제1 패드 패턴과 상기 반도체 기판 상에 배치된 제1 절연 막, 상기 제1 패드 패턴과 상기 제2 패드 패턴 사이에 배치된 제2 절연 막, 및 상기 제2 절연 막을 관통하는 비아를 더 포함하되,
    상기 제1 및 제2 패드 패턴들은 상기 비아를 통해 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 관통 전극 및 상기 반도체 기판 사이에 배치된 제 3 절연막; 및
    상기 관통 전극 및 상기 제 3 절연막 사이에 배치된 장벽금속막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 관통 전극을 갖는 기판 상에 배치되며, 상기 관통 전극의 소정 영역을 노출시키는 제1 비아 홀 및 상기 패드 패턴의 소정 영역을 노출시키는 제2 비아 홀을 구비하는 층간 절연 막; 및
    상기 제1 및 제2 비아 홀들을 구비하는 상기 층간 절연 막 상에 배치되며 상기 관통 전극 및 상기 패드 패턴을 전기적으로 접속시키는 재배선 패턴을 더 포함하되,
    상기 재배선 패턴은 상기 제1 및 제2 비아 홀들을 채우면서 상기 관통 전극 및 상기 패드 패턴을 전기적으로 접속시키는 것을 특징으로 하는 반도체 장치.
  9. 서로 인접한 패드 영역 및 관통 전극 영역을 갖는 반도체 기판을 준비하고,
    상기 반도체 기판의 상기 패드 영역 내에 활성영역을 한정하는 소자분리막을 형성하되, 상기 소자분리 막은 상기 관통 전극 영역 내에 형성되지 않고,
    상기 소자분리 막을 갖는 상기 반도체 기판 상에 패드 패턴을 형성하되, 상기 패드 패턴은 상기 소자분리 막이 형성된 상기 패드 영역을 덮고 상기 소자분리 막이 형성되지 않은 상기 관통 전극 영역으로 연장되되, 상기 관통 전극 영역 내의 상기 패드 패턴 내에 상기 패드 패턴 형성과 동시에 개구부를 형성하고,
    상기 개구부 하부의 상기 반도체 기판 내에 구멍을 형성하고,
    상기 구멍을 채우는 금속봉을 형성하고,
    상기 반도체 기판의 후면을 연마하여 상기 금속봉의 하단부를 상기 반도체 기판의 후면에 노출시켜 상기 반도체 기판을 관통하는 관통 전극을 형성하는 것을 포함하는 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 패드 패턴을 형성하기 전에, 상기 반도체 기판 상에 제 1 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 삭제
  12. 삭제
  13. 제 10 항에 있어서,
    상기 패드 패턴을 형성하는 것은
    상기 반도체 기판 상에 제 1 금속막을 형성하고,
    상기 제 1 금속막을 패터닝하여 상기 패드 영역을 덮고 상기 관통 전극 영역으로 연장되되, 상기 관통 전극 영역 내에 제 1 개구부를 갖는 제 1 패드 패턴을 형성하고,
    상기 제 1 패드 패턴을 갖는 상기 반도체 기판 상에 제 2 절연막을 형성하고,
    상기 제 2 절연막을 갖는 상기 반도체 기판 상에 제 2 금속막을 형성하고,
    상기 제 2 금속막을 패터닝하여 상기 패드 영역을 덮고 상기 관통 전극 영역으로 연장되되, 상기 제 1 개구부와 정렬된 제 2 개구부를 갖는 제 2 패드 패턴을 형성하는 것을 포함하되, 상기 제 2 패드 패턴은 상기 제 2 절연막을 관통하는 비아를 통해 상기 제 1 패드 패턴에 전기적으로 접속되는 특징으로 하는 반도체 장치의 제조방법.
  14. 제 9 항에 있어서,
    상기 금속봉을 형성하기 전에,
    상기 구멍 내벽에 제 3 절연막을 형성하고,
    상기 제 3 절연막 상에 장벽금속막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 삭제
  16. 삭제
  17. 제 9 항에 있어서,
    상기 금속봉 및 상기 패드 패턴을 전기적으로 접속하는 재배선 패턴을 형성하는 것을 더 포함하되,
    상기 재배선 패턴을 형성하는 것은
    상기 금속봉을 갖는 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 패터닝하여 상기 금속봉을 노출시키는 제 1 비아홀 및 상기 패드 패턴을 노출시키는 제 2 비아홀들을 형성하고,
    상기 제 1 및 제 2 비아홀들을 갖는 기판 상에 상기 제 1 및 제 2 비아홀들을 채우면서 상부로 연장된 재배선막을 형성하고,
    상기 재배선막을 패터닝하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 삭제
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