JP2011247693A - 回路試験装置 - Google Patents

Abstract

【課題】簡易な構成で論理回路を用いたシステムを停止させることなく論理回路の試験を行なう回路試験装置を得ること。
【解決手段】システムの動作の一部を実行する試験対象部と同じ機能を有した論理回路をＦＰＧＡを用いて再構成する試験対象機能代替部１１を備え、試験対象入力選択部１５は、試験対象部１０の試験が行なわれる際には試験データ準備部１６からの試験情報を選択して試験対象部１０に出力し、且つ試験対象部がシステムの動作の一部を実行する際にはシステム前段Ｐ１からの入力情報を選択して試験対象部１０に出力し、有効回路選択部１４は、試験対象部の試験が行なわれる際には再構成後の試験対象機能代替部１１による処理結果を選択してシステム後段Ｑ１側へ出力し、且つ試験対象部１０がシステムの動作の一部を実行する際には試験対象部１０による処理結果を選択してシステム後段Ｑ１側へ出力する。
【選択図】図１

Description

本発明は、所定の機能を実現する論理回路を試験する回路試験装置に関する。

電子機器には、所定の機能を実現する論理回路が多数用いられている。これらの論理回路は、ＰＬＤ（Programmable Logic Device）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）などと呼ばれるＬＳＩに実装されている。中でもＰＬＤは、回路が再構成可能であるという特徴を持っており、この特徴を利用した電子機器が製造されている。

ところで、論理回路の試験は、試験対象となる論理回路に対して故障検出できる入力データを入力し、その結果、論理回路から出力される出力データと期待値とを比較することで合否判定が行なわれる。論理回路への入力データは、外部から入力してもよいし、論理回路の内部に用意された入力データ生成手段から入力してもよい。

このような論理回路の試験の際には、試験対象となる論理回路を稼動中のシステムから切り離したうえで、試験対象の論理回路を試験する必要があった。このため、稼動中のシステムを試験のために停止する必要がある。稼動中のシステムを停止することは、連続運転が必須な電子機器においては許されない。

稼動中のシステムを停止することなく論理回路を試験する方法として、論理回路を現用系と予備系の二重系構成にしておく方法がある。この方法では、予備系の論理回路でシステムを動作させつつ、現用系の論理回路の試験を行なうことによって、システムを停止することなく連続運転を可能としている。この方法で試験を行なうためには、論理回路を二重系に構成しておかなければならないので、ハードウェアの増大を招き、その結果論理回路の製造コストが大きくなる。

また、ＰＬＤの１種であるＦＰＧＡ（Field-Programmable Gate Array）を用いて動作系と待機系を構築し、任意の論理回路に障害が発生した場合には、待機系へ切り替える事で、電子機器を停止させること無く、継続して動作させる方法がある（例えば、特許文献１参照）。

特開２００６−５３８７３号公報

しかしながら、上記従来の技術では、電子機器の継続動作を行なうことはできるが、電子機器を動作させた状態で電子機器の論理回路を試験することはできないという問題があった。

本発明は、上記に鑑みてなされたものであって、簡易な構成で論理回路を用いたシステムを停止させることなく論理回路の試験を行なう回路試験装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、所定のシステム内に接続されてシステムの動作の一部を実行する試験対象としての論理回路を有し、且つ試験に用いられる試験情報が入力された場合には前記試験情報に対する処理を実行して処理結果を出力し且つ前記動作の一部に用いられる入力情報が入力された場合には前記入力情報に対する処理を実行して処理結果を出力する試験対象回路に対し、前記試験対象回路を試験する際には前記試験対象回路への情報の入力側および前記試験対象回路からの情報の出力側に接続されて前記試験対象回路の試験を行なう試験部と、前記試験対象回路への情報の入力側および前記試験部に接続されるとともに、前記試験対象回路よりも前記システムの前段側から送られてくる前記入力情報と前記試験部から送られてくる前記試験情報との何れか一方を選択して前記試験対象回路に出力する前段側選択部と、再構成可能な回路を有するとともに、前記試験対象回路と同じ機能を有した論理回路を前記再構成可能な回路を用いて再構成し、且つ前記システムの前段側から送られてくる前記入力情報に対して前記試験対象回路で実行される処理と同じ処理を実行して処理結果を出力する機能代替部と、前記試験対象回路からの情報の出力側および前記機能代替部からの情報の出力側に接続されるとともに、前記試験対象回路による前記入力情報に対する処理結果と再構成後の機能代替部による前記入力情報に対する処理結果との何れか一方を選択して前記試験対象回路よりも前記システムの後段側へ出力する後段側選択部と、を備え、前記前段側選択部は、前記試験対象回路の試験が行なわれる際には前記試験情報を選択して前記試験対象回路に出力し、且つ前記試験対象回路が前記システムの動作の一部を実行する際には前記入力情報を選択して前記試験対象回路に出力し、前記後段側選択部は、前記試験対象回路の試験が行なわれる際には前記再構成後の機能代替部による前記入力情報に対する処理結果を選択して前記試験対象回路よりも前記システムの後段側へ出力し、且つ前記試験対象回路が前記システムの動作の一部を実行する際には前記試験対象回路による前記入力情報に対する処理結果を選択して前記試験対象回路よりも前記システムの後段側へ出力することを特徴とする。

本発明によれば、簡易な構成で論理回路を用いたシステムを停止させることなく論理回路の試験を行なうことが可能になるという効果を奏する。

図１は、実施の形態１に係る回路試験装置の構成を示す図である。 図２は、実施の形態１に係る回路試験装置の動作処理手順を示すフローチャートである。 図３は、実施の形態２に係る回路試験装置の構成を示す図である。 図４は、実施の形態２に係る論理動作結果値複写部の動作を説明するための図である。 図５は、実施の形態２および３に係る回路試験装置の動作処理手順を示すフローチャートである。 図６は、実施の形態３に係る論理動作結果値複写部の動作を説明するための図である。 図７は、実施の形態４に係る回路試験装置の構成を示す図である。 図８は、実施の形態５に係る回路試験装置の構成を示す図である。 図９は、実施の形態６に係る回路試験装置の構成を示す図である。 図１０は、実施の形態７に係る回路試験装置の構成を示す図である。

以下に、本発明の実施の形態に係る回路試験装置を図面に基づいて詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、実施の形態１に係る回路試験装置の構成を示す図である。回路試験装置１は、電子機器などのシステムを構成する論理回路に、論理回路が実現する機能が正常に実行されるか否かを試験する装置である。回路試験装置１は、例えば１つのＬＳＩ（Large Scale Integrated circuit）チップで構成されており、システムと接続されている。

回路試験装置１は、システム前段Ｐ１とシステム後段Ｑ１の間に配置されて、システムの一部である試験対象部（試験対象回路）１０と接続されている。回路試験装置１は、試験対象機能代替部１１と、再構成部１２と、試験対象論理構成情報保持部１３と、有効回路選択部１４と、試験対象入力選択部１５と、試験データ準備部１６と、試験結果比較部１７と、フロー制御部１８と、を含んで構成されている。

なお、ここでの試験データ準備部１６、試験結果比較部１７が、特許請求の範囲に記載の試験部に対応している。また、ここでの試験対象入力選択部１５が特許請求の範囲に記載の前段側選択部に対応し、有効回路選択部１４が特許請求の範囲に記載の後段側選択部に対応している。

試験対象部１０は、試験対象となる論理回路（被テスト回路）を有しており、システムの一部の処理を実行するとともに回路試験装置１に接続される。試験対象部１０は、１つのＬＳＩであってもよいし、ＬＳＩ内部に配置された任意の回路ブロックであってもよい。

試験対象機能代替部１１は、試験対象部１０の試験中に試験対象部１０の機能を代替する回路であり、ＰＬＤの１つであるＦＰＧＡ（Field Programmable Gate Array）などの再構成可能な半導体集積回路（論理の再構成が可能な回路）によって構成されている。換言すると、試験対象機能代替部１１は、プログラム可能な素子またはデバイスに実装されている。試験対象機能代替部１１には、試験対象部１０の試験が行なわれる際に、試験対象部１０と同じ機能を有した回路が形成される。

試験対象論理構成情報保持部１３は、試験対象となる論理回路（試験対象部１０）の構成に関する試験対象論理構成情報を格納するメモリなどである。試験対象論理構成情報は、試験対象機能代替部１１に試験対象部１０と同じ機能を有した回路を形成するための指示情報を作成する際に用いられる情報であり、試験対象部１０の構成に関する情報などを有している。

再構成部１２は、試験対象論理構成情報保持部１３および試験対象機能代替部１１に接続されている。再構成部１２は、試験対象論理構成情報を用いて、試験対象機能代替部１１に試験対象部１０の機能を構成（形成）する。

有効回路選択部１４は、試験対象部１０、試験対象機能代替部１１、システム後段Ｑ１に接続されている。有効回路選択部１４は、試験対象部１０からの出力または試験対象機能代替部１１からの出力の何れか一方を選択してシステム側（システム後段Ｑ１）に接続するセレクタなどである。

試験対象入力選択部１５は、システム前段Ｐ１、試験データ準備部１６、試験対象部１０に接続されている。試験対象入力選択部１５は、試験対象部１０への入力として、システム側（システム前段Ｐ１）からの出力または試験データ準備部１６からの出力の何れか一方を選択して試験対象部１０に入力するセレクタなどである。

試験データ準備部１６は、試験対象入力選択部１５に接続されている。試験データ準備部１６は、試験対象部１０の試験に用いる試験データ（試験情報）（試験対象部１０への入力データ）を出力して、試験対象入力選択部１５に送る。

試験結果比較部１７は、試験対象部１０に接続されている。試験結果比較部１７は、試験対象部１０から出力される試験結果としての出力値と、予め設定された期待値と、を比較することによって、試験対象部１０の合否判定を行う。試験結果比較部１７は、試験対象部１０からの試験結果と期待値とが一致した場合に、試験合格である（不具合なし）と判定する。

フロー制御部１８は、再構成部１２、有効回路選択部１４、試験対象入力選択部１５、試験データ準備部１６、試験結果比較部１７と接続されている。フロー制御部１８は、１つの試験対象部に対して試験の開始から試験の終了までを制御する。具体的には、フロー制御部１８は、再構成部１２、有効回路選択部１４、試験対象入力選択部１５、試験データ準備部１６、試験結果比較部１７を制御する。

フロー制御部１８は、ハードウェア（構成要素毎の回路）のみで構成してもよいし、ハードウェアとソフトウェアを用いて構成してもよい。回路試験装置１をハードウェアとソフトウェアを用いて構成する場合、例えば試験対象機能代替部１１以外の、構成要素を、マイクロプロセッサ、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などを用いて構成しておく。そして、マイクロプロセッサが、コンピュータプログラムである試験制御プログラム（試験対象部１０の試験を行なうプログラム）を用いて試験処理に関する制御を行う。

試験制御プログラムは、ＲＯＭ内に格納されており、バスラインを介してＲＡＭへロードされる。具体的には、回路試験装置１では、ＣＰＵがＲＯＭ内から試験制御プログラムを読み出してＲＡＭ内のプログラム格納領域に展開して各種処理を実行する。なお、ＲＯＭ上で試験制御プログラムを実行してもよい。

フロー制御部１８で実行される試験制御プログラムは、後述の図２などで説明する手順に従って動作する。試験制御プログラムは、それぞれ再構成部１２、試験対象論理構成情報保持部１３、有効回路選択部１４、試験対象入力選択部１５、試験データ準備部１６、試験結果比較部１７、フロー制御部１８を含むモジュール構成を制御する。

つぎに、回路試験装置１の動作処理手順について説明する。図２は、実施の形態１に係る回路試験装置の動作処理手順を示すフローチャートである。システムが通常動作状態である場合、フロー制御部１８は、試験対象入力選択部１５がシステム前段Ｐ１からの出力を選択するよう試験対象入力選択部１５を制御する。また、このとき、フロー制御部１８は、有効回路選択部１４が試験対象部１０からの出力を選択するよう有効回路選択部１４を制御する。これにより、試験対象部１０は、システムを構成する一部として動作する。

回路試験装置１では、所定のタイミングで試験対象部１０に対する試験の開始が決定される（ステップＳ１１０）。この決定は、フロー制御部１８が自律的に決定する方法、回路試験装置１の外部から決定する方法、タイマーなどを用いて周期的に決定する方法、種々のイベント情報をもとに決定する方法など、何れの方法で行なってもよい。

試験開始が決定された後、フロー制御部１８は、再構成部１２に対して再構成の実行指示を出す。再構成部１２は、試験対象論理構成情報保持部１３が保持している試験対象論理構成情報に基づいて、試験対象機能代替部１１に対して再構成を実施し、試験対象部１０が有する機能を試験対象機能代替部１１に形成する（ステップＳ１２０）。具体的には、再構成部１２は、試験対象機能代替部１１に試験対象部１０と同じ機能を有した回路を形成するためのデータ（試験対象機能代替部１１に回路形成を指示する情報）として、例えばＦＰＧＡの論理情報と、ＦＰＧＡで構成されたブロックのブロック間を配置配線するための配置配線情報と、を生成する。そして、再構成部１２は、生成したデータに従って、試験対象機能代替部１１に試験対象部１０と同じ機能を有した回路を形成する。

試験対象論理構成情報保持部１３が保持している試験対象論理構成情報は、試験対象機能代替部１１が実装される素子またはデバイスの種類に応じて最適化した形式で作成されている。このため、試験対象論理構成情報の形式は、素子またはデバイスの種類によって異なっている。また、試験対象部１０の試験対象機能代替部１１への再構成に必要な時間は、素子またはデバイスの種類によって異なっている。したがって、再構成部１２は、試験対象機能代替部１１に対する再構成を完了した時点で、再構成が完了したことをフロー制御部１８へ通知する。

試験対象機能代替部１１の再構成が完了し、一定時間が経過した後、フロー制御部１８は、有効回路選択部１４に、試験対象機能代替部１１を選択するように指示を出す。有効回路選択部１４は、試験対象機能代替部１１からの出力を選択し、試験対象機能代替部１１をシステム後段Ｑ１に接続する（ステップＳ１３０）。具体的には、試験対象機能代替部１１の出力側と、システム後段Ｑ１の入力側と、が接続される。

システム前段Ｐ１から送られてくる入力情報は、試験対象機能代替部１１に入力されている。試験対象機能代替部１１は、試験対象部１０と同じ機能によって入力情報に対する処理を実行する。そして、試験対象機能代替部１１による処理結果が出力情報として、試験対象機能代替部１１から有効回路選択部１４に送られ、有効回路選択部１４を介してシステム後段Ｑ１側に送られる。このように、システムに試験対象機能代替部１１が接続されることによって、システムは、試験対象部１０の代わりに試験対象機能代替部１１を用いた動作を継続する。換言すると、試験対象機能代替部１１は、システムを構成する一部として動作する。これにより、システムは停止すること無く連続稼動する。

一方、試験対象部１０は、システムから切り離されるので、回路試験装置１は、試験対象部１０の試験を行うことが可能となる。フロー制御部１８は、試験対象機能代替部１１をシステム後段Ｑ１に接続させた後、試験対象入力選択部１５に、試験データ準備部１６と試験対象部１０とを接続するよう指示を出す。これにより、試験対象入力選択部１５は、システム前段Ｐ１側と試験対象部１０の接続から、試験データ準備部１６と試験対象部１０の接続に切り替える（ステップＳ１４０）。具体的には、試験データ準備部１６の出力側と、試験対象部１０の入力側と、が接続される。

フロー制御部１８は、試験データ準備部１６に試験データの出力を指示する。また、フロー制御部１８は、試験結果比較部１７に対して比較の実施を指示しておく。試験データ準備部１６からは試験対象部１０を試験するための試験データが出力され（ステップＳ１４５）、これにより試験データが試験対象部１０へ入力されることとなる。試験データ準備部１６が試験データを準備する方法としては、試験データ準備部１６が予め保持しておく方法、試験データ準備部１６の外部から試験データ準備部１６に試験データを与える方法、試験時に試験データ準備部１６などが試験データを生成する方法など、何れの方法であってもよい。試験データが試験対象部１０へ入力された後、試験対象部１０は、試験データに応じた処理を実行し、試験結果としての出力値を出力する。試験対象部１０からの試験結果は、試験結果比較部１７および有効回路選択部１４に送られる。

有効回路選択部１４では、試験対象機能代替部１１からの出力をシステム後段Ｑ１に接続しているので、試験対象部１０からの試験結果はシステム後段Ｑ１に入力されることはない。試験結果比較部１７は、試験対象部１０からの試験結果を受信する。

試験結果比較部１７は、試験対象部１０からの試験結果と、予め記憶しておいた期待値と、を比較し、比較結果に基づいて合否判定を行なう（ステップＳ１５０）。試験結果比較部１７が期待値を準備する方法としては、試験結果比較部１７が予め期待値を保持しておく方法、試験結果比較部１７の外部から試験結果比較部１７に期待値を与える方法、試験時に試験結果比較部１７などが期待値を生成する方法など、何れの方法であってもよい。試験結果比較部１７は、合否判定の判定結果をフロー制御部１８へ通知する。

全ての試験データが試験対象部１０へ入力され、試験対象部１０からの試験結果と期待値との比較が全て終わると、試験対象部１０は、試験完了となる（ステップＳ１６０）。フロー制御部１８は、合否判定の判定結果を必要に応じて、図示しない外部装置などに出力する。ここでの外部装置は、液晶モニタなどの表示装置、判定結果を分析するコンピュータなどの分析装置、判定結果を記憶しておく記憶装置など、何れの装置であってもよい。

試験対象部１０の試験が完了した後、フロー制御部１８は、試験対象入力選択部１５に、システム前段Ｐ１を選択するよう指示を出す。これにより、試験対象入力選択部１５は、システム前段Ｐ１を試験対象部１０に接続する（ステップＳ１７０）。具体的には、システム前段Ｐ１の出力側と、試験対象部１０の入力側と、が接続される。

さらに、一定時間経過後、フロー制御部１８は、有効回路選択部１４に、試験対象部１０を選択するように指示を出す。これにより、有効回路選択部１４は、試験対象部１０をシステム後段Ｑ１に接続する（ステップＳ１８０）。具体的には、試験対象部１０の出力側と、システム後段Ｑ１と、が接続される。

これにより、システムは通常動作状態に戻る。具体的には、システム前段Ｐ１から送られてくる入力情報は、試験対象入力選択部１５を介して試験対象部１０に入力される。試験対象部１０は、入力情報に対する処理を実行する。そして、試験対象部１０による処理結果が、出力情報として試験対象部１０から有効回路選択部１４に送られ、有効回路選択部１４を介してシステム後段Ｑ１側に送られる。このように、試験対象部１０はシステムを構成する一部として動作する。これにより、システムは停止すること無く連続稼動する。

なお、本実施の形態では、試験が完了した後は、試験対象部１０を用いてシステムの動作を継続させる場合について説明したが、試験対象機能代替部１１を用いてシステムの動作を継続させてもよい。例えば、試験対象部１０の試験を実施した際に試験結果比較部１７で試験結果と期待値が不一致であった場合、試験対象部１０に故障が発生している。このため、試験が終了しても有効回路選択部１４からの出力を試験対象部１０からの出力に戻すことなく、試験対象機能代替部１１を使い続けてもよい。

また、本実施の形態では、回路試験装置１が１つの試験対象部１０の試験を行なう場合について説明したが、回路試験装置１は複数の試験対象部１０を順番に試験してもよい。この場合、回路試験装置１は、試験対象部１０毎に試験対象入力選択部１５とシステムとの接続位置、有効回路選択部１４とシステムとの接続位置を変えていく。また、再構成部１２は、試験対象部１０毎に試験対象部１０に応じた回路を試験対象機能代替部１１に再構成する。そして、試験データ準備部１６は、試験対象部１０毎に試験対象部１０に応じた試験データを出力し、試験結果比較部１７は、試験対象部１０毎に試験対象部１０からの試験結果と期待値とが一致したか否かを判定する。

このように実施の形態１によれば、試験対象部１０の試験を行う際に、再構成可能な半導体集積回路を用いて試験対象部１０と同じ機能の回路を形成し、形成した回路をシステムに接続するので、試験対象部１０（論理回路）を用いたシステムを停止させることなく試験対象部１０の試験を行なうことが可能になる。

また、試験対象部１０と同じ機能を有した回路を、再構成可能な半導体集積回路を用いて形成するので、試験対象部１０と同じ機能を有した回路を回路試験装置１内に形成しておく必要がない。このため、回路試験装置１を試験対象部１０の種類毎に作製する必要がなく、容易に回路試験装置１を作製することが可能となる。

実施の形態２．
つぎに、図３〜図５を用いてこの発明の実施の形態２について説明する。実施の形態２では、試験対象部１０から試験対象機能代替部１１への切替えを行う際に、試験対象部１０が保持する論理動作の処理結果を試験対象機能代替部１１へ複写する。また、試験対象機能代替部１１から試験対象部１０への切替えを行う際に、試験対象機能代替部１１が保持する論理動作の処理結果を試験対象部１０へ複写する。

図３は、実施の形態２に係る回路試験装置の構成を示す図である。図３の各構成要素のうち図１に示す実施の形態１の回路試験装置１と同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。

回路試験装置２は、回路試験装置１の構成要素に加えて、論理動作結果値複写部３０を有している。論理動作結果値複写部３０は、試験対象部１０が保持する論理動作の処理結果（論理動作結果値）を試験対象機能代替部１１へ複写する処理や、試験対象機能代替部１１が保持する論理動作結果値を試験対象部１０へ複写する処理を行う。論理動作結果値複写部３０は、フロー制御部１８に接続されており、フロー制御部１８の指示に従って動作する。

図４は、実施の形態２に係る論理動作結果値複写部の動作を説明するための図である。なお、ここでは、回路試験装置２が、試験対象部１０の一例である試験対象部１０Ｘと、試験対象機能代替部１１の一例である試験対象機能代替部１１Ｘと、を有している場合について説明する。

図４では、論理動作結果値の複写に関する試験対象部１０Ｘおよび試験対象機能代替部１１Ｘの論理構成を示している。試験対象部１０Ｘは、試験対象部１０と同様の機能を有しており、組合せ回路（組合せ論理回路）４０Ａ，４１Ａ、記憶素子４４Ａ，４５Ａを備えている。また、試験対象機能代替部１１Ｘは、試験対象機能代替部１１と同様の機能を有しており、組合せ回路４０Ｂ，４１Ｂ、記憶素子４４Ｂ，４５Ｂを備えている。

組合せ回路４０Ａと組合せ回路４０Ｂとは、同じ機能を有した回路であり、組合せ回路４１Ａと組合せ回路４１Ｂとは、同じ機能を有した回路である。試験対象部１０Ｘでは、組合せ回路４０Ａに記憶素子４４Ａが接続され、記憶素子４４Ａに組合せ回路４１Ａが接続され、組合せ回路４１Ａに記憶素子４５Ａが接続されている。そして、組合せ回路４０Ａには、試験対象入力選択部１５からの入力信号が入力され、記憶素子４５Ａからは、有効回路選択部１４への出力信号が出力される。

また、試験対象機能代替部１１Ｘでは、組合せ回路４０Ｂに記憶素子４４Ｂが接続され、記憶素子４４Ｂに組合せ回路４１Ｂが接続され、組合せ回路４１Ｂに記憶素子４５Ｂが接続されている。そして、組合せ回路４０Ｂには、システム前段Ｐ１からの入力信号が入力され、記憶素子４５Ｂからは、有効回路選択部１４への出力信号が出力される。

さらに、論理動作結果値複写部３０には、記憶素子４４Ａ，４５Ａ，４４Ｂ，４５Ｂが接続されている。また、記憶素子４４Ａ，４５Ａ，４４Ｂ，４５Ｂへは、クロックが入力されており、記憶素子４４Ａ，４５Ａ，４４Ｂ，４５Ｂは、クロックに従ったタイミングで論理動作結果値を記憶する。

組合せ回路４０Ａは、試験対象部１０Ｘの有する第１の機能（情報処理）を実行する回路であり、組合せ回路４１Ａは、試験対象部１０Ｘの有する第２の機能を実行する回路である。また、組合せ回路４０Ｂは、試験対象機能代替部１１Ｘの有する第１の機能（試験対象部１０Ｘの第１の機能と同じ機能）を実行する回路であり、組合せ回路４１Ｂは、試験対象機能代替部１１Ｘの有する第２の機能（試験対象部１０Ｘの第２の機能と同じ機能）を実行する回路である。

記憶素子４４Ａは、組合せ回路４０Ａの論理動作結果値を記憶する素子であり、記憶素子４５Ａは、組合せ回路４１Ａの論理動作結果値を記憶する素子である。また、記憶素子４４Ｂは、組合せ回路４０Ｂの論理動作結果値を記憶する素子であり、記憶素子４５Ｂは、組合せ回路４１Ｂの論理動作結果値を記憶する素子である。

試験対象部１０Ｘと試験対象機能代替部１１Ｘとの間では、記憶素子４４Ａと記憶素子４４Ｂとが対応付けされており、記憶素子４５Ａと記憶素子４５Ｂとが対応付けされている。したがって、論理動作結果値複写部３０は、試験対象部１０Ｘが保持する論理動作結果値を試験対象機能代替部１１Ｘへ複写する際には、記憶素子４４Ａに入力される論理動作結果値を記憶素子４４Ｂに複写し、記憶素子４５Ａに入力される論理動作結果値を記憶素子４５Ｂに複写する。また、論理動作結果値複写部３０は、試験対象機能代替部１１Ｘが保持する論理動作結果値を試験対象部１０Ｘへ複写する際には、記憶素子４４Ｂに入力される論理動作結果値を記憶素子４４Ａに複写し、記憶素子４５Ｂに入力される論理動作結果値を記憶素子４５Ａに複写する。

つぎに、回路試験装置２の動作処理手順について説明する。図５は、実施の形態２に係る回路試験装置の動作処理手順を示すフローチャートである。なお、ここでは、実施の形態１の図２で説明した動作処理と同様の処理については、その説明を省略し、主に再構成実施時における論理動作結果値の複写に関する処理について説明する。

システムが通常動作を行なっている間、試験対象入力選択部１５にはシステム前段Ｐ１からの入力信号が入力される。試験対象部１０Ｘに入力信号が入力されると、組合せ回路４０Ａは、入力信号を用いて第１の情報処理を実行し、論理動作結果値を、記憶素子４４Ａに記憶させる。

また、組合せ回路４１Ａは、記憶素子４４Ａが記憶する組合せ回路４０Ａの論理動作結果値を用いて第２の情報処理を実行し、論理動作結果値を、記憶素子４５Ａに記憶させる。そして、記憶素子４５Ａが記憶した組合せ回路４１Ａによる論理動作結果値が出力信号として、有効回路選択部１４へ出力される。システムが通常動作を行なっている間、試験対象部１０Ｘでは上述した、記憶素子４４Ａによる論理動作結果値の記憶処理（上書き）と、記憶素子４５Ａによる論理動作結果値の記憶処理（上書き）とが繰り返される。

回路試験装置２で試験対象部１０Ｘに対する試験が開始されると（ステップＳ２１０）、フロー制御部１８は、再構成部１２に対して再構成の実行指示を出す。再構成部１２は、試験対象機能代替部１１Ｘに対して再構成を実施し、試験対象部１０Ｘが有する機能を試験対象機能代替部１１Ｘに形成する（ステップＳ２２０）。ここでの、ステップＳ２１０の処理およびステップＳ２２０の処理は、それぞれ図２のステップＳ１１０の処理およびステップＳ１２０の処理と同様の処理である。

試験対象部１０Ｘ内の論理動作結果値が全て試験対象機能代替部１１Ｘ内に複写された後、論理動作結果値複写部３０は、論理動作結果値の複写が完了したことをフロー制御部１８へ通知する。フロー制御部１８は、有効回路選択部１４に、試験対象機能代替部１１Ｘを選択するように指示を出す。

有効回路選択部１４は、試験対象機能代替部１１Ｘからの出力を選択し、試験対象機能代替部１１Ｘをシステム後段Ｑ１に接続する（ステップＳ２４０）。そして、試験対象機能代替部１１Ｘは、試験対象部１０Ｘと同じ機能によって入力情報に対する処理を実行する。

フロー制御部１８は、試験対象機能代替部１１Ｘをシステム後段Ｑ１に接続させた後、試験対象入力選択部１５に、試験データ準備部１６と試験対象部１０Ｘとを接続するよう指示を出す。試験対象入力選択部１５は、システム前段Ｐ１側と試験対象部１０Ｘの接続から、試験データ準備部１６と試験対象部１０Ｘの接続に切り替える（ステップＳ２５０）。フロー制御部１８は、試験データ準備部１６に試験データの出力を指示する。また、フロー制御部１８は、試験結果比較部１７に対して比較の実施を指示しておく。試験データ準備部１６からは試験対象部１０を試験するための試験データが出力され（ステップＳ２５５）、これにより、試験データが試験対象部１０Ｘへ入力されることとなる。

試験データが試験対象部１０Ｘへ入力された後、試験対象部１０Ｘは、試験データに応じた処理を実行し、試験結果としての出力値を出力する。試験対象部１０Ｘからの試験結果は、試験結果比較部１７に送られる。

試験結果比較部１７は、試験対象部１０Ｘからの試験結果と、予め記憶しておいた期待値と、を比較し、比較結果に基づいて合否判定を行なう（ステップＳ２６０）。試験結果比較部１７は、合否判定の判定結果をフロー制御部１８へ通知する。

回路試験装置２が試験対象部１０Ｘの試験を行なっている間、システムでは試験対象機能代替部１１Ｘを用いて処理を実行している。システムが試験対象機能代替部１１Ｘを用いた動作を行なっている間、試験対象機能代替部１１Ｘにはシステム前段Ｐ１からの入力信号が入力される。試験対象機能代替部１１Ｘに入力信号が入力されると、組合せ回路４０Ｂは、入力信号を用いて第１の情報処理を実行し、論理動作結果値を、記憶素子４４Ｂに記憶させる。

また、組合せ回路４１Ｂは、記憶素子４４Ｂが記憶する組合せ回路４０Ｂの論理動作結果値を用いて第２の情報処理を実行し、論理動作結果値を、記憶素子４５Ｂに記憶させる。そして、記憶素子４５Ｂが記憶した組合せ回路４１Ｂによる論理動作結果値が出力信号として、有効回路選択部１４へ出力される。システムが試験対象機能代替部１１Ｘを用いた動作を行なっている間、試験対象機能代替部１１Ｘでは上述した、記憶素子４４Ｂによる論理動作結果値の記憶処理（上書き）と、記憶素子４５Ｂによる論理動作結果値の記憶処理（上書き）とが繰り返される。

全ての試験データが試験対象部１０Ｘへ入力され、試験対象部１０Ｘからの試験結果と期待値との比較が全て終わると、試験対象部１０Ｘは、試験完了となる（ステップＳ２７０）。試験対象部１０Ｘの試験が完了した後、フロー制御部１８は、試験対象入力選択部１５に、システム前段Ｐ１を選択するよう指示を出す。これにより、試験対象入力選択部１５は、システム前段Ｐ１を試験対象部１０Ｘに接続する（ステップＳ２８０）。ここでのステップＳ２４０〜Ｓ２８０の処理は、それぞれ図２のステップＳ１３０〜Ｓ１７０の処理と同様の処理である。

この後、論理動作結果値複写部３０は、試験対象機能代替部１１Ｘの論理動作結果値を試験対象部１０Ｘへ複写する（ステップＳ２９０）。具体的には、論理動作結果値複写部３０は、組合せ回路４０Ｂが記憶素子４４Ｂに出力する論理動作結果値を、試験対象機能代替部１０Ｘが有する記憶素子４４Ａに複写する。また、論理動作結果値複写部３０は、組合せ回路４１Ｂが記憶素子４５Ｂに出力する論理動作結果値を、試験対象機能代替部１０Ｘが有する記憶素子４５Ａに複写する。このように、論理動作結果値複写部３０は、試験対象部１０Ｘと試験対象機能代替部１１Ｘとの間で対応付けされている全ての組合せ回路間で、試験対象機能代替部１１Ｘの論理動作結果値を試験対象部１０Ｘ内に複写する。

試験対象部１１Ｘ内の論理動作結果値が全て試験対象部１０Ｘ内に複写された後、論理動作結果値複写部３０は、論理動作結果値の複写が完了したことをフロー制御部１８へ通知する。フロー制御部１８は、有効回路選択部１４に、試験対象部１０Ｘを選択するように指示を出す。これにより、有効回路選択部１４は、試験対象部１０Ｘをシステム後段Ｑ１に接続し（ステップＳ３００）、システムは通常動作状態に戻る。これにより、システムは、論理動作結果値を引き継ぎながら動作を継続できるので、システムは停止すること無く連続稼動できる。なお、ここでのステップＳ３００の処理は、図２のステップＳ１８０の処理と同様の処理である。

なお、本実施の形態では、試験対象部１０Ｘが、２つの組合せ回路４０Ａ，４１Ａを有するとともに２つの記憶素子４４Ａ，４５Ａを有している場合について説明したが、試験対象部１０は、１つずつまたは３つずつ以上の組合せ回路、記憶素子を有していてもよい。

また、組合せ回路４０Ａ，４１Ａがそれぞれ１つずつの機能を実行する場合に限らず、組合せ回路４０Ａ，４１Ａの２つの回路によって１つの機能を実行してもよい。同様に、組合せ回路４０Ｂ，４１Ｂがそれぞれ１つずつの機能を実行する場合に限らず、組合せ回路４０Ｂ，４１Ｂの２つの回路によって、１つの機能（試験対象部１０Ｘの有する１つの機能と同じ機能）を実行してもよい。

このように実施の形態２によれば、試験対象部１０Ｘと試験対象機能代替部１１Ｘとの切替えを行う際に、システムの動作を実行していた試験対象部１０Ｘまたは試験対象機能代替部１１Ｘの記憶素子が保持する論理動作結果値を、システムの動作を実行していなかった試験対象部１０Ｘまたは試験対象機能代替部１１Ｘの記憶素子に複写するので、システムを停止させることなく試験対象部１０Ｘの試験を行なうことが可能になる。

実施の形態３．
つぎに、図５および図６を用いてこの発明の実施の形態３について説明する。実施の形態３では、試験対象部１０（後述の試験対象部１０Ｙ）が保持する論理動作結果値を試験対象機能代替部１１（後述の試験対象機能代替部１１Ｙ）へ複写する際に、試験対象部１０Ｙの組合せ回路４０Ａ，４１Ａへ入力される信号と同じ信号を試験対象機能代替部１１Ｙの組合せ回路４０Ｂ，４１Ｂへ入力する。また、試験対象機能代替部１１Ｙが保持する論理動作結果値を試験対象部１０へ複写する際には、試験対象機能代替部１１Ｙの組合せ回路４０Ｂ，４１Ｂへ入力される信号と同じ信号を試験対象部１０Ｙの組合せ回路４０Ａ，４１Ａへ入力する。

なお、ここでは、回路試験装置２が、試験対象部１０の一例である試験対象部１０Ｙと、試験対象機能代替部１１の一例である試験対象機能代替部１１Ｙと、を有している場合について説明する。また、本実施の形態の回路試験装置２は、論理動作結果値複写部３０の代わりに論理動作結果値複写部３１を有している。

図６は、実施の形態３に係る論理動作結果値複写部の動作を説明するための図である。図６では、論理動作結果値の複写に関する試験対象部１０Ｙおよび試験対象機能代替部１１Ｙの論理構成を示している。図６の各構成要素のうち図４に示す実施の形態２の試験対象部１０Ｘ、試験対象機能代替部１１Ｘと同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。

試験対象部１０Ｙは、試験対象部１０と同様の機能を有しており、組合せ回路４０Ａ，４１Ａ、記憶素子４４Ａ，４５Ａ、選択部６０Ａ，６１Ａを備えている。また、試験対象機能代替部１１Ｙは、試験対象機能代替部１１と同様の機能を有しており、組合せ回路４０Ｂ，４１Ｂ、記憶素子４４Ｂ，４５Ｂ、選択部６０Ｂ，６１Ｂを備えている。選択部６０Ａと選択部６０Ｂとは、同じ機能を有した構成要素であり、選択部６１Ａと選択部６１Ｂとは、同じ機能を有した構成要素である。

試験対象部１０Ｙでは、選択部６０Ａ、組合せ回路４０Ａ、記憶素子４４Ａ、選択部６１Ａ、組合せ回路４１Ａ、記憶素子４５Ａの順番でそれぞれが接続されている。そして、選択部６０Ａには、試験対象入力選択部１５からの入力信号が入力され、記憶素子４５Ａからは、有効回路選択部１４への出力信号が出力される。

また、試験対象機能代替部１１Ｙでは、選択部６０Ｂ、組合せ回路４０Ｂ、記憶素子４４Ｂ、選択部６１Ｂ、組合せ回路４１Ｂ、記憶素子４５Ｂの順番でそれぞれが接続されている。そして、選択部６０Ｂには、システム前段Ｐ１からの入力信号が入力され、記憶素子４５Ａからは、有効回路選択部１４への出力信号が出力される。

さらに、論理動作結果値複写部３１には、選択部６０Ａ，６１Ａ，６０Ｂ，６１Ｂが接続されている。また、記憶素子４４Ａの出力側は、選択部６１Ａおよび選択部６１Ｂの入力側に接続され、記憶素子４４Ｂの出力側は、選択部６１Ｂおよび選択部６１Ａの入力側に接続されている。

また、試験対象入力選択部１５からの入力信号が選択部６０Ａおよび選択部６０Ｂに入力されるよう、試験対象入力選択部１５からの出力側配線を選択部６０Ａと選択部６０Ｂの両方に接続しておく。また、システム前段Ｐ１からの入力信号が選択部６０Ｂおよび選択部６０Ａに入力されるよう、システム前段Ｐ１からの出力側配線を選択部６０Ｂと選択部６０Ａの両方に接続しておく。

論理動作結果値複写部３１は、試験対象部１０Ｙが保持する論理動作結果値を試験対象機能代替部１１Ｙへ複写する際には、選択部６０Ｂ，６１Ｂに試験対象部１０Ｙからの出力を選択させる。また、論理動作結果値複写部３１は、試験対象機能代替部１１Ｙが保持する論理動作結果値を試験対象部１０Ｙへ複写する際には、選択部６０Ａ，６１Ａに試験対象機能代替部１１Ｙからの出力を選択させる。

つぎに、回路試験装置２の動作処理手順について説明する。本実施の形態の回路試験装置２は、実施の形態２の回路試験装置と比べて、論理動作結果値の複写処理（図５のステップＳ２３０，Ｓ２９０）が異なる。

まず、本実施の形態の回路試験装置２が行なう処理として、図５のステップＳ２３０に対応する処理を説明する。試験対象部１０Ｙが有する機能が試験対象機能代替部１１Ｙに再構成された後（ステップＳ２２０）、論理動作結果値複写部３１は、試験対象部１０Ｙの論理動作結果値を試験対象機能代替部１１Ｙへ複写する（ステップＳ２３０）。本実施の形態の論理動作結果値複写部３１は、選択部６０Ｂおよび選択部６１Ｂに対して、試験対象部１０Ｙからの出力を選択するよう指示を出す。

これにより、選択部６０Ｂは、試験対象入力選択部１５から送られてくる入力信号を組合せ回路４０Ｂに送信する。そして、組合せ回路４０Ｂからの出力値が論理動作結果値として記憶素子４４Ｂで保持される。

また、選択部６１Ｂは、記憶素子４４Ａから送られてくる論理動作結果値を組合せ回路４１Ｂに送信する。そして、組合せ回路４１Ｂからの出力値が論理動作結果値として記憶素子４５Ｂで保持される。

組合せ回路４０Ａと組合せ回路４０Ｂの機能は同等であり、且つ組合せ回路４１Ａと組合せ回路４１Ｂの機能は同等であるので、記憶素子４４Ｂが保持する値は記憶素子４４Ａが保持する値と同じとなり、記憶素子４５Ｂが保持する値は記憶素子４５Ａが保持する値と同じとなる。

このように、論理動作結果値複写部３１は、試験対象部１０Ｙと試験対象機能代替部１１Ｙとの間で対応付けされている全ての記憶素子間で、試験対象部１０Ｙの論理動作結果値を試験対象機能代替部１１Ｙ内に複写する。この後、論理動作結果値複写部３１は、選択部６０Ｂおよび選択部６１Ｂに対して、現在とは反対側の選択対象入力を選択するよう指示を出す。

これにより、選択部６０Ｂは、システム前段Ｐ１から送られてくる入力信号を組合せ回路４０Ｂに送信する。そして、組合せ回路４０Ｂからの出力値が論理動作結果値として記憶素子４４Ｂで保持される。また、選択部６１Ｂは、記憶素子４４Ｂから送られてくる論理動作結果値を組合せ回路４１Ｂに送信する。そして、組合せ回路４１Ｂからの出力値が論理動作結果値として記憶素子４５Ｂで保持される。

これにより、試験対象機能代替部１１Ｙは、試験対象部１０と同様の論理動作を実行できるようになる。この後、フロー制御部１８は、有効回路選択部１４に、試験対象機能代替部１１Ｙを選択するように指示を出す。有効回路選択部１４は、試験対象機能代替部１１Ｙからの出力を選択し、試験対象機能代替部１１Ｙをシステム後段Ｑ１に接続する。

つぎに、本実施の形態の回路試験装置２が行なう処理として、図５のステップＳ２９０に対応する処理を説明する。試験対象部１０Ｙの試験が完了し（ステップＳ２７０）、試験対象入力選択部１５がシステム前段Ｐ１を試験対象部１０Ｙに接続した後（ステップＳ２８０）、論理動作結果値複写部３１は、試験対象機能代替部１１Ｙの論理動作結果値を試験対象部１０Ｙへ複写する（ステップＳ２９０）。本実施の形態の論理動作結果値複写部３１は、選択部６０Ａおよび選択部６１Ａに対して、試験対象機能代替部１１Ｙからの出力を選択するよう指示を出す。

これにより、選択部６０Ａは、システム前段Ｐ１から送られてくる入力信号を組合せ回路４０Ａに送信する。そして、組合せ回路４０Ａからの出力値が論理動作結果値として記憶素子４４Ａで保持される。

また、選択部６１Ａは、記憶素子４４Ｂから送られてくる論理動作結果値を組合せ回路４１Ａに送信する。そして、組合せ回路４１Ａからの出力値が論理動作結果値として記憶素子４５Ａで保持される。

組合せ回路４０Ａと組合せ回路４０Ｂの機能は同等であり、且つ組合せ回路４１Ａと組合せ回路４１Ｂの機能は同等であるので、記憶素子４４Ａが保持する値は記憶素子４４Ｂが保持する値と同じとなり、記憶素子４５Ａが保持する値は記憶素子４５Ｂが保持する値と同じとなる。

このように、論理動作結果値複写部３１は、試験対象部１０Ｙと試験対象機能代替部１１Ｙとの間で対応付けされている全ての記憶素子間で、試験対象機能代替部１１Ｙの論理動作結果値を試験対象部１０Ｙ内に複写する。この後、論理動作結果値複写部３１は、選択部６０Ａおよび選択部６１Ａに対して、現在とは反対側の選択対象入力を選択するよう指示を出す。

これにより、選択部６０Ａは、試験対象入力選択部１５から送られてくる入力信号を組合せ回路４０Ａに送信する。そして、組合せ回路４０Ａからの出力値が論理動作結果値として記憶素子４４Ａで保持される。また、選択部６１Ａは、記憶素子４４Ａから送られてくる論理動作結果値を組合せ回路４１Ａに送信する。そして、組合せ回路４１Ａからの出力値が論理動作結果値として記憶素子４５Ａで保持される。

これにより、試験対象部１０Ｙは、試験対象機能代替部１１Ｙと同様の論理動作を実行できるようになる。この後、フロー制御部１８は、有効回路選択部１４に、試験対象部１０Ｙを選択するように指示を出す。有効回路選択部１４は、試験対象部１０Ｙからの出力を選択し、試験対象部１０Ｙをシステム後段Ｑ１に接続する。

なお、本実施の形態では、組合せ回路４０Ａ，４１Ａ，４０Ｂ，４１Ｂへの入力、選択部６０Ａ，６１Ａ，６０Ｂ，６１Ｂへの入力を１つの信号として記載しているが、組合せ回路４０Ａ，４１Ａ，４０Ｂ，４１Ｂ、選択部６０Ａ，６１Ａ，６０Ｂ，６１Ｂへは、複数の信号を入力してもよい。

このように実施の形態３によれば、試験対象部１０Ｙと試験対象機能代替部１１Ｙとの切替えを行う際に、システムの動作を実行していた試験対象部１０Ｙまたは試験対象機能代替部１１Ｙの組合せ回路に入力する信号をシステムの動作を実行していなかった試験対象部１１Ｙまたは試験対象機能代替部１０Ｙの組合せ回路にも入力するので、システムを停止させることなく試験対象部１０Ｙの試験を行なうことが可能になる。

実施の形態４．
つぎに、図７を用いてこの発明の実施の形態４について説明する。実施の形態４では、回路試験装置を複数の試験対象部に接続しておき、回路試験装置が複数の試験対象部を試験する。

図７は、実施の形態４に係る回路試験装置の構成を示す図である。図７の各構成要素のうち図１に示す実施の形態１の回路試験装置１と同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。

回路試験装置３は、回路試験装置１の構成要素に加えて、第２の試験対象部７０、第２の試験対象入力選択部７５、第２の有効回路選択部７４を有している。第２の試験対象部７０は、システムの一部であり試験対象部１０とは異なる試験対象の論理回路である。第２の試験対象部７０は、システムの一部の処理を実行するとともに回路試験装置３に接続される。第２の試験対象部７０は、第２の試験対象入力選択部７５、第２の有効回路選択部７４、試験結果比較部１７に接続されている。第２の試験対象部７０は、１つのＬＳＩであってもよいし、ＬＳＩ内部に配置された任意の回路ブロックであってもよい。

本実施の形態の回路試験装置３は、試験対象部１０および第２の試験対象部７０に接続されて、試験対象部１０および第２の試験対象部７０の試験を行なう。回路試験装置３は、第２の試験対象部７０を試験対象部１０と同様の処理によって試験する。

第２の試験対象入力選択部７５は、試験対象入力選択部１５と同様の機能を有している。第２の試験対象入力選択部７５は、システム前段Ｐ２、試験データ準備部１６、第２の試験対象部７０に接続されている。

第２の有効回路選択部７４は、有効回路選択部１４と同様の構成を有している。第２の有効回路選択部７４は、第２の試験対象部７０、試験対象機能代替部１１、システム後段Ｑ２に接続されている。

第２の試験対象入力選択部７５、第２の有効回路選択部７４は、フロー制御部１８に接続されており（図示せず）、フロー制御部１８の指示に従って動作する。また、試験対象論理構成情報保持部１３には、試験対象部１０の試験対象論理構成情報と第２の試験対象部７０の試験対象論理構成情報とを格納しておく。また、試験データ準備部１６は、試験対象部１０への試験データと第２の試験対象部７０への試験データを出力する。また、試験結果比較部１７は、試験対象部１０の処理結果の期待値と第２の試験対象部７０の処理結果の期待値を記憶しておく。

つぎに、回路試験装置３の動作処理手順について説明する。試験対象部１０の動作および試験方法は、実施の形態１と同様である。また、第２の試験対象部１０の動作および試験方法は、試験対象部１０の動作および試験方法と同様である。ここでは、第２の試験対象部７０の動作および試験方法について説明する。

回路試験装置３は、試験対象部１０の試験を完了して試験対象部１０を用いてシステムを動作させた後、第２の試験対象部７０の試験を開始する。回路試験装置３の再構成部１２は、試験対象論理構成情報保持部１３が保持している第２の試験対象部７０の試験対象論理構成情報に基づいて、試験対象機能代替部１１に対して再構成を実施し、第２の試験対象部７０が有する機能を試験対象機能代替部１１に形成する。

続いて、第２の有効回路選択部７４を試験対象機能代替部１１に接続する。これにより、第２の試験対象部７０の出力結果はシステムに対して無効になるので、第２の試験対象部７０を試験することができる状態となる。次に、第２の試験対象入力選択部７５を用いて、試験データ準備部１６と第２の試験対象部７０を接続する。

そして、試験データ準備部１６から、今度は第２の試験対象部７０に対して試験データを入力し、第２の試験対象部７０から出力される試験結果を試験結果比較部１７で比較する。このとき、試験データ準備部１６から出力される試験データは第２の試験対象部７０に対応するものであり、試験結果比較部１７が比較する期待値も第２の試験対象部７０に対応したものである。試験結果比較部１７は、試験結果と期待値が一致した場合に、第２の試験対象部７０には不具合がないと判断する。第２の試験対象入力選択部７５は、システム前段Ｐ２を第２の試験対象部７０に接続する。続いて、第２の有効回路選択部７４は、第２の試験対象部７０をシステム後段Ｑ２に接続する。

なお、本実施の形態では、２つの試験対象部を回路試験装置３に接続して２つの試験対象部の試験を行なったが、３つ以上の試験対象部を回路試験装置３に接続して３つ以上の試験対象部の試験を行なってもよい。この場合、試験対象部毎に試験対象入力選択部を設けておく。第３の試験対象部、第４の試験対象部のように、試験対象部を追加していくことによって、システムの回路のほぼ全てを試験対象とすることが可能となる。なお、１つの試験対象部の回路規模は、試験対象機能代替部１１で構成可能な規模以下とする。

このように実施の形態４によれば、各試験対象部に対してそれぞれ有効回路選択部、試験対象入力選択部を設けておき、回路試験装置が複数の試験対象部毎に試験を行なうので、システムを停止させることなく複数の試験対象部の試験を行なうことが可能になる。また、複数の試験対象部で試験対象機能代替部を共用するので、回路規模が削減することが可能となる。

実施の形態５．
つぎに、図８を用いてこの発明の実施の形態５について説明する。実施の形態５では、試験対象部と試験対象機能代替部をそれぞれ再構成可能な回路で構成しておき、試験対象部と試験対象機能代替部の機能を故障状況に応じて入れ替える。

図８は、実施の形態５に係る回路試験装置の構成を示す図である。図８の各構成要素のうち図１に示す実施の形態１の回路試験装置１や実施の形態４の回路試験装置３と同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。

回路試験装置４は、回路試験装置１の構成要素に加えて、第２の試験対象入力選択部７５´、試験対象代替部入力選択部８５を有している。また、回路試験装置４は、有効回路選択部１４の代わりに有効回路選択部８４を有している。有効回路選択部８４は、有効回路選択部１４および第２の有効回路選択部７４の機能を有している。また、回路試験装置４は、試験対象入力選択部１５の代わりに試験対象入力選択部１５´を有している。また、回路試験装置４は、試験対象部１０、第２の試験対象部７０、試験対象機能代替部１１の代わりに試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´を有している。

試験対象入力選択部１５´、第２の試験対象入力選択部７５´、有効回路選択部８４、試験対象代替部入力選択部８５は、フロー制御部１８に接続されており（図示せず）、フロー制御部１８の指示に従って動作する。

本実施の形態の試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´は、試験対象部１０、第２の試験対象部７０、試験対象機能代替部１１と同様の機能を有している。また、本実施の形態の第２の試験対象入力選択部７５´は、実施の形態４の第２の試験対象入力選択部７５と同様の機能を有している。本実施の形態の第２の試験対象入力選択部７５´は、システム前段Ｐ１，Ｐ２、試験データ準備部１６、第２の試験対象部７０´に接続されている。また、本実施の形態の有効回路選択部８４は、試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´、システム後段Ｑ１，Ｑ２に接続されている。また、試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´は、それぞれ相互に接続されている。また、本実施の形態の試験対象入力選択部１５´は、試験対象入力選択部１５と同様の機能を有している。本実施の形態の試験対象入力選択部１５´は、システム前段Ｐ１，Ｐ２、試験データ準備部１６、試験対象部１０´に接続されている。

試験対象代替部入力選択部８５は、システム前段Ｐ１，Ｐ２、試験データ準備部１６、試験対象機能代替部１１´に接続されている。試験対象代替部入力選択部８５は、試験対象入力選択部１５´や第２の試験対象入力選択部７５´と同様の機能を有するとともに、試験対象機能代替部として動作させる回路の選択を行なう。本実施の形態では、試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´をそれぞれ再構成可能な回路で構成しておき、試験対象代替部入力選択部８５が、フロー制御部１８の指示に従って、試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´の何れかを試験対象機能代替部として動作させる。

このような構成により、試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´をそれぞれ再構成可能な回路で構成した場合に、試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´の違いがなくなる。そのため、試験対象部１０´や第２の試験対象部７０´の試験を実施した結果、試験対象部１０´または第２の試験対象部７０´の故障を検出した場合には、故障を検出した試験対象部１０´または第２の試験対象部７０´の使用を取りやめて試験対象機能代替部１１´を使い続けることが可能となる。

試験対象機能代替部１１´を試験対象部１０´または第２の試験対象部７０´の代わりとして使い続ける場合、故障が検出された試験対象部１０´または第２の試験対象部７０´を再構成して新しい試験対象機能代替部として用いる。新しい試験対象機能代替部は、一度故障が検出されたブロックではあるが、ソフトエラー等による記憶値反転など、永久故障でない場合があるので、構成情報を書き直すことによって修復できる場合がある。

例えば、試験対象部１０´を新しい試験対象機能代替部とする場合、試験対象入力選択部１５´が試験対象代替部入力選択部として動作し、試験対象代替部入力選択部８５が試験対象入力選択部として動作する。また、第２の試験対象部７０´を新しい試験対象機能代替部とする場合、第２の試験対象入力選択部７５´が試験対象代替部入力選択部として動作し、試験対象代替部入力選択部８５が試験対象入力選択部として動作する。

同様に、試験対象部１０´や第２の試験対象部７０´の代わりとして用いている試験対象機能代替部１１´の故障を検出した場合には、試験対象機能代替部１１´の使用を取りやめて、試験対象機能代替部として用いていた試験対象部１０´や第２の試験対象部７０´を使い続ける。

このように、本実施の形態では、試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´の機能を故障状況に応じて入れ替える。また、試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´の機能に応じて試験対象入力選択部１５´、第２の試験対象入力選択部７５´、試験対象代替部入力選択部８５の機能を入れ替える。

故障が検出された試験対象部１０´や第２の試験対象部７０´を新しい試験対象機能代替部として使用する場合、試験対象機能代替部として使用する前に、試験データ準備部１６と試験結果比較部１７を使った第１の実施の形態で説明した方法によって、新しい試験対象機能代替部を試験しておいてもよい。

なお、本実施の形態では、試験対象部が２つである場合について説明したが、試験対象部は１つであってもよいし、３つ以上であってもよい。試験対象入力選択部は、試験対象部毎に設けておく。

また、本実施の形態では、試験対象部の故障を検出した場合に、試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´の機能を故障状況に応じて入れ替える場合について説明したが、試験対象部の故障が検出されなかった場合であっても、試験を行なう毎に試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´の機能を入れ替えてもよい。

また、回路試験装置４が有効回路選択部８４を有している場合について説明したが、有効回路選択部８４の代わりに有効回路選択部１４および第２の有効回路選択部７４を用いてもよい。この構成の場合、試験対象部を入れ替える都度、試験対象部１０の接続先として、有効回路選択部１４と試験結果比較部１７とを入れ替える。

このように実施の形態５によれば、試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´をそれぞれ再構成可能な回路で構成しておき、試験対象部１０´、第２の試験対象部７０´、試験対象機能代替部１１´の機能を故障状況に応じて入れ替えるので、システムを停止させることなく複数の試験対象部の試験を行ないつつ、故障が発生した場合であっても故障を修復することが可能となる。

実施の形態６．
つぎに、図９を用いてこの発明の実施の形態６について説明する。実施の形態６では、回路試験装置１に試験を実行するための機能（試験データを生成する機能）を持たせておき、試験対象部１０の試験を行う際には、試験対象部１０に試験モードを実行させる。

図９は、実施の形態６に係る回路試験装置の構成を示す図である。図９の各構成要素のうち図１に示す実施の形態１の回路試験装置１と同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。

回路試験装置５は、試験対象機能代替部１１と、再構成部１２と、試験対象論理構成情報保持部１３と、有効回路選択部１４と、試験データ準備部１６と、試験結果比較部１７と、フロー制御部１８と、を含んで構成されている。回路試験装置５では、フロー制御部１８が再構成部１２、有効回路選択部１４、試験データ準備部１６、試験結果比較部１７、試験対象部１０に接続されている。本実施の形態のフロー制御部１８は、再構成部１２、有効回路選択部１４、試験データ準備部１６、試験結果比較部１７に加えて試験対象部１０を制御する。

実施の形態１では、試験対象部１０の試験を実施する際に試験対象部１０の入力側から試験データを入力し、試験対象部１０からの出力結果を期待値と比較するファンクションテストを行なう場合について説明した。本実施の形態では、回路試験装置５に予め試験を実行するための機能（試験機能）を持たせておく。

試験対象部１０の試験を行う際には、フロー制御部１８が、試験対象部１０に対して通常動作モードから試験モードに切り替えさせることにより、試験対象部１０に試験データ準備部１６からの試験データを受信させる。このとき、試験データ準備部１６は、自ら試験データを生成し、生成した試験データを試験対象部１０に送る。これにより、試験対象部１０には、試験データ準備部１６からの試験データが送られて、試験対象部１０で試験が実行される。

試験対象部１０は、試験結果を試験結果比較部１７に送り、試験結果比較部１７は、試験結果と期待値とを比較することによって試験結果の合否判定を行なう。このとき、試験結果比較部１７は、自ら期待値を生成するし、生成した期待値と試験結果とを比較する。

試験対象部１０の試験モードには、例えばＳＣＡＮやＢＩＳＴ（Built In Self Test）などを用いる。以上の構成により、本実施の形態の回路試験装置５は、外部からのデータなどを用いることなく、試験データ準備部１６、試験結果比較部１７、フロー制御部１８によって、試験対象部１０の試験を実行する。

このように実施の形態６によれば、回路試験装置５に試験機能を持たせておき、試験対象部１０が試験機能によって試験を行なうので、簡易な構成の回路試験装置５によって効率良く試験を行うことが可能となる。

実施の形態７．
つぎに、図１０を用いてこの発明の実施の形態７について説明する。実施の形態７では、試験対象部１０と試験対象機能代替部１１の論理動作結果値が一致したか否かを判定することによって、システム内で試験対象部１０と試験対象機能代替部１１を入れ換えることができるタイミングを判定する。

図１０は、実施の形態７に係る回路試験装置の構成を示す図である。図１０の各構成要素のうち図３に示す実施の形態２の回路試験装置２と同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。

回路試験装置６は、回路試験装置２の構成要素に加えて、判定部９１を有している。判定部９１は、フロー制御部１８と接続されている。また、判定部９１は、試験対象部１０、試験対象機能代替部１１に接続されており（図示せず）、判定部９１は、試験対象部１０、試験対象機能代替部１１と同じクロックが入力されている。判定部９１は、クロックの計数値に基づいて、試験対象部１０と試験対象機能代替部１１の論理動作結果値が一致したか否かを判定する。判定部９１は、試験対象部１０と試験対象機能代替部１１の論理動作結果値が一致したことをフロー制御部１８に通知する。

実施の形態２の図３や実施の形態３の図６で説明したように、論理動作結果値複写部３０，３１を用いて試験対象部１０の論理動作結果値を試験対象機能代替部１１に複写していた。一方、複写動作を行わなくても、試験対象機能代替部１１に試験対象部１０と同じ入力信号を与えれば、あるクロック周期後に、試験対象部１０と試験対象機能代替部１１の論理動作結果値が一致するものがある。

例えば、ディジタルフィルタには、ＦＩＲ（Finite Impulse Response）有限インパルス応答方式と、ＩＩＲ（Infinite Impulse Response）無限インパルス応答方式がある。これらのディジタルフィルタのうち、ＦＩＲ型のディジタルフィルタでは、有限のクロック周期後に試験対象部１０と試験対象機能代替部１１の論理動作結果値は一致する。したがって、判定部９１には、試験対象部１０と試験対象機能代替部１１に同じ入力が加わってから、それぞれの論理動作結果値が一致するために必要なクロック周期を計数する回路を設けておく。これにより、判定部９１は、計数したクロック周期（試験対象部１０と試験対象機能代替部１１に同じ入力が行なわれてからのクロック数）に基づいて、試験対象部１０と試験対象機能代替部１１の論理動作結果値が一致したことを知ることができる。

したがって、本実施の形態のフロー制御部１８は、判定部９１からの論理動作結果値が一致したことを知らせる信号を確認した後に、有効回路選択部１４からの出力を試験対象機能代替部１１からの出力に切り替えて、試験対象部１０の試験を開始する。これにより、試験対象部１０が保持する論理動作結果値を試験対象機能代替部１１へ複写する必要がなくなる。

また、フロー制御部１８は、判定部９１からの論理動作結果値が一致したことを知らせる信号を確認した後に、有効回路選択部１４からの出力を試験対象部１０からの出力に切り替えて、試験対象部１０の試験を完了させる。これにより、試験対象機能代替部１１が保持する論理動作結果値を試験対象部１０へ複写する必要がなくなる。

なお、判定部９１は、クロック周期の計数に限らず、他の方法によって試験対象部１０と試験対象機能代替部１１の論理動作結果値が一致したか否かを判定してもよい。例えば、判定部９１は、試験対象部１０や試験対象機能代替部１１の入力信号や内部信号に基づいて試験対象部１０と試験対象機能代替部１１の論理動作結果値が一致したか否かを判定してもよい。また、判定部９１は、試験対象部１０と試験対象機能代替部１１の論理動作結果値を直接比較することによって、試験対象部１０と試験対象機能代替部１１の論理動作結果値が一致したか否かを判定してもよい。

なお、本実施の形態では、回路試験装置６が論理動作結果値複写部３０，３１を有している場合について説明したが、回路試験装置６は論理動作結果値複写部３０，３１を有していなくてもよい。

このように実施の形態７によれば、試験対象部１０と試験対象機能代替部１１の論理動作結果値が一致したか否かを判定し、一致した場合にシステム内で試験対象部１０と試験対象機能代替部１１を入れ換えるので、簡易な構成で試験対象部１０の試験を行なうことが可能となる。

また、判定部９１がクロック周期の計数に基づいて、試験対象部１０と試験対象機能代替部１１の論理動作結果値が一致したか否かを判定しているので、システム内で試験対象部１０と試験対象機能代替部１１を入れ換えることができるタイミングを容易に判定することが可能となる。

なお、実施の形態１〜７で説明した回路試験装置１〜６の構成を種々組み合わせることによって、実施の形態１〜７で説明した試験対象部１０の試験方法を種々組み合わせてもよい。

以上のように、本発明に係る回路試験装置は、連続稼動が求められるシステムや、信頼性が求められるシステムなどで所定の機能を実現する論理回路の試験に適している。

１〜６ 回路試験装置
１０，１０´，１０Ｘ，１０Ｙ 試験対象部
１１，１１´，１１Ｘ，１１Ｙ 試験対象機能代替部
１２ 再構成部
１３ 試験対象論理構成情報保持部
１４，８４ 有効回路選択部
１５，１５´ 試験対象入力選択部
１６ 試験データ準備部
１７ 試験結果比較部
１８ フロー制御部
３０，３１ 論理動作結果値複写部
４０Ａ，４１Ａ，４０Ｂ，４１Ｂ 組合せ回路
４４Ａ，４５Ａ，４４Ｂ，４５Ｂ 記憶素子
７０，７０´ 第２の試験対象部
７４ 第２の有効回路選択部
７５，７５´ 第２の試験対象入力選択部
８５ 試験対象代替部入力選択部
９１ 判定部

Claims (9)

1. 所定のシステム内に接続されてシステムの動作の一部を実行する試験対象としての論理回路を有し、且つ試験に用いられる試験情報が入力された場合には前記試験情報に対する処理を実行して処理結果を出力し且つ前記動作の一部に用いられる入力情報が入力された場合には前記入力情報に対する処理を実行して処理結果を出力する試験対象回路に対し、前記試験対象回路を試験する際には前記試験対象回路への情報の入力側および前記試験対象回路からの情報の出力側に接続されて前記試験対象回路の試験を行なう試験部と、
   前記試験対象回路への情報の入力側および前記試験部に接続されるとともに、前記試験対象回路よりも前記システムの前段側から送られてくる前記入力情報と前記試験部から送られてくる前記試験情報との何れか一方を選択して前記試験対象回路に出力する前段側選択部と、
   再構成可能な回路を有するとともに、前記試験対象回路と同じ機能を有した論理回路を前記再構成可能な回路を用いて再構成し、且つ前記システムの前段側から送られてくる前記入力情報に対して前記試験対象回路で実行される処理と同じ処理を実行して処理結果を出力する機能代替部と、
   前記試験対象回路からの情報の出力側および前記機能代替部からの情報の出力側に接続されるとともに、前記試験対象回路による前記入力情報に対する処理結果と再構成後の機能代替部による前記入力情報に対する処理結果との何れか一方を選択して前記試験対象回路よりも前記システムの後段側へ出力する後段側選択部と、
   を備え、
   前記前段側選択部は、
   前記試験対象回路の試験が行なわれる際には前記試験情報を選択して前記試験対象回路に出力し、且つ前記試験対象回路が前記システムの動作の一部を実行する際には前記入力情報を選択して前記試験対象回路に出力し、
   前記後段側選択部は、
   前記試験対象回路の試験が行なわれる際には前記再構成後の機能代替部による前記入力情報に対する処理結果を選択して前記試験対象回路よりも前記システムの後段側へ出力し、且つ前記試験対象回路が前記システムの動作の一部を実行する際には前記試験対象回路による前記入力情報に対する処理結果を選択して前記試験対象回路よりも前記システムの後段側へ出力することを特徴とする回路試験装置。
2. 前記試験対象回路および前記再構成後の機能代替部は、前記入力情報に対する処理を実行する際の論理動作処理に関する論理動作結果値を記憶する記憶部をそれぞれ有し、
   前記論理動作結果値を、前記試験対象回路と前記再構成後の機能代替部との間で複写する複写部をさらに備え、
   前記複写部は、
   前記試験対象回路の試験が行なわれる際には前記試験対象回路の記憶部が記憶している論理動作結果値を前記再構成後の機能代替部の記憶部に複写し、
   前記試験対象回路が前記システムの動作の一部を実行する際には前記再構成後の機能代替部の記憶部が記憶している論理動作結果値を前記試験対象回路の記憶部に複写することを特徴とする請求項１に記載の回路試験装置。
3. 前記試験対象回路および前記再構成後の機能代替部は、
   入力された情報に対して論理処理を実行する組み合わせ論理回路をそれぞれ有し、
   前記複写部は、
   前記試験対象回路の試験が行なわれる際には前記試験対象回路が有する組み合わせ論理回路に入力される情報を前記再構成後の機能代替部が有する組み合わせ論理回路に入力し、当該組み合わせ論理回路から出力される情報を前記論理動作結果値として前記再構成後の機能代替部の記憶部に記憶させ、
   前記試験対象回路が前記システムの動作の一部を実行する際には前記再構成後の機能代替部が有する組み合わせ論理回路に入力される情報を前記試験対象回路が有する組み合わせ論理回路に入力し、当該組み合わせ論理回路から出力される情報を前記論理動作結果値として前記試験対象回路の記憶部に記憶させることを特徴とする請求項２に記載の回路試験装置。
4. 前記前段側選択部および前記後段側選択部は複数からなり、
   前記試験対象回路が複数である場合に、前記試験対象回路には、それぞれ前記試験対象回路毎の前記前段側選択部および前記後段側選択部が接続され、
   前記機能代替部は、前記試験対象回路の中から試験を行なう試験対象回路に応じた回路となるよう順番に再構成され、
   前記前段側選択部および前記後段側選択部は、それぞれ前記試験対象回路の中から試験を行なう試験対象回路に応じた情報を順番に出力し、
   前記試験部は、前記試験対象回路の中から試験を行なう試験対象回路に応じた試験を順番に行なうことを特徴とする請求項１〜３のいずれか１つに記載の回路試験装置。
5. 前記試験部が前記試験対象回路の故障を検出した場合、前記再構成後の機能代替部を前記システムに接続したまま前記システムの動作が継続されることを特徴とする請求項１〜４のいずれか１つに記載の回路試験装置。
6. 前記試験対象回路が再構成可能な回路である場合、前記試験対象回路の試験が完了した後に、前記再構成後の機能代替部を前記システムに接続したまま前記システムの動作が継続され且つ試験の完了した前記試験対象回路を新たな機能代替部として次の試験対象部が試験されることを特徴とする請求項４に記載の回路試験装置。
7. 前記試験対象回路および前記再構成後の機能代替部は、前記論理動作結果値を記憶する記憶部をそれぞれ有し、
   前記試験対象回路の記憶部が記憶する前記論理動作結果値と前記再構成後の機能代替部の記憶部が記憶する前記論理動作結果値とが一致したか否かを検出する判定部をさらに備え、
   前記試験対象回路の試験を開始する際には前記判定部が前記論理動作結果値の一致を検出した場合に、前記前段側選択部が前記試験情報を選択して前記試験対象回路に出力し、前記後段側選択部が前記再構成後の機能代替部による前記入力情報に対する処理結果を選択して前記試験対象回路よりも前記システムの後段側へ出力することを特徴とする請求項１，４〜６のいずれか１つに記載の回路試験装置。
8. 前記試験対象回路が前記システムの動作の一部を実行開始する際にはする際には前記判定部が前記論理動作結果値の一致を検出した場合に、前記前段側選択部が前記入力情報を選択して前記試験対象回路に出力し、前記後段側選択部が前記試験対象回路による前記入力情報に対する処理結果を選択して前記試験対象回路よりも前記システムの後段側へ出力することを特徴とする請求項７に記載の回路試験装置。
9. 前記試験部は、自ら試験情報を生成して前記試験対象回路に出力するとともに、自ら前記試験対象回路の故障判定に用いる情報を生成して前記試験対象回路の故障を検出することを特徴とする請求項１〜８のいずれか１つに記載の回路試験装置。

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