JP4402021B2 - 半導体集積回路 - Google Patents
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Description
本発明は半導体集積回路のスキャンテスト技術に関する。
半導体集積回路のスキャンテストにおいては、通常の動作速度と同じタイミングでテストを行うことが望ましい。これを達成するために、動作クロックと同程度の間隔を置いた２つのパルス波からなるディレイ・パルスをクロックとして用いてテストを行う必要がある。このようなテストをディレイ・パルス試験という。
従来、内部クロックと同等の高周波でディレイ・パルス試験を行う技術として特許文献１に開示されているものがある。この技術では、比較的低周波のクロック信号を外部から入力し、入力クロックに基づいて半導体集積回路の通常動作時と同じ比較的高周波のクロック信号を内部のクロック発生部（例えば、ＰＬＬ回路）で発生させ、内部クロック信号の周期と同じ遅延幅を持つディレイ・パルスを生成するようにしている。この方法により生成したディレイ・パルスを用いてスキャンテストを行えば、半導体集積回路の通常の動作と同じＡＣ的な試験が可能となり、クロックスキューの問題も十分に検証することができる。
特開平８−２０１４８１号公報
しかしながら、前記従来の構成では、通常時と同じ比較的高周波のクロック信号を内部のクロック発生部で発生させるため、クロック信号が安定するまでの時間が必要となり、ＬＳＩ検査コストの増大を招く恐れがある。また、例えばＰＬＬ回路を使用した場合は、ＰＬＬ回路による誤動作が発生すると効果的な故障診断結果を得ることができない可能性がある。そのため、ＰＬＬ回路に対する試験項目の追加が必要となる。
本発明の目的は、内部のクロック発生部で発生したクロック信号が安定するまでの時間を有効活用できるような機構と、前記クロック発生部による誤動作の発生を判別する機構により、検査コストの削減し、効果的な故障診断結果を得ることにある。
本発明は、外部から入力される比較的低速なクロック信号の分周クロック信号を発生する分周回路と、前記分周クロック信号に基づいて通常動作時と同じ高速なクロック信号を発生するＰＬＬ回路などの高速クロック発生回路と、前記高速クロック発生回路が発生するクロック信号が安定しているかどうかを判定するクロック安定待ち回路と、前記高速クロック信号を一定期間のみ出力するパルス発生回路と、前記クロック安定待ち回路から出力される信号に基づいてスキャンパス構成を切り替えるスキャンパス制御回路と、活性化させる順序回路を前記クロック安定待ち回路から出力される信号に基づいて切り替える活性化制御回路とを備える。
本発明において、前記分周回路は、前記外部から入力される比較的低速なクロック信号と前記分周クロック信号との位相関係に基づいて分周比の切り替えが可能なものである。
本発明において、前記クロック安定待ち回路は、前記分周回路から出力されたクロック信号を入力とし、そのクロック信号をカウントすることでクロック信号が安定しているかどうかを判定するものである。
本発明において、前記パルス発生回路は、前記クロック安定待ち回路によりクロックが安定していると判断された後、スキャンパステストで高速クロック信号をキャプチャするか否かに応じてパルス発生回数の切り替えが可能なものである。
本発明において、前記スキャンパス制御回路は、前記高速クロック信号で動作するグループと前記外部から入力される比較的低速なクロック信号で動作するグループでスキャンパスを構成することが可能なものである。
本発明において、前記活性化制御回路は、前記クロック安定待ち回路から出力される信号に基づいて順序回路のシフト動作／通常動作モードの切り替え可能なものである。
本発明によれば、内部のクロック発生部で発生したクロック信号が安定するまでの時間を有効活用できるような機構と、前記クロック発生部による誤動作かどうかを判別する機構により、検査コストの削減や効果的な故障診断結果を得ることができる。
図１は本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。図１において、１は分周回路部、２は高速クロック発生回路部、３はパルス発生回路部、４はクロック安定待ち回路部、５は動作時に必要となる周波数のクロックを発生する回路部、６は活性化制御回路部、７はスキャンパス制御回路部、８は組合せ回路部、９はＳＲＬ部、１０は順序回路部で構成されている。
上記構成において、入力クロックから分周回路１により基準クロック信号を生成し、この基準クロックから高速クロック発生回路２により通常動作時と同じ高速クロック信号を生成する。その後、この高速クロック信号によりパルス発生回路３で試験内容に応じたパルス数を生成する。その際、パルス発生タイミングはクロック安定待ち回路４からの制御信号により制御される。また、活性化制御回路６やスキャンパス制御回路７はクロック安定待ち回路４からの制御信号に基づき、ＳＲＬ９で構成される順序回路部１０の振る舞いを制御する。
以上のシーケンスに基づいて、スキャン入力から試験データを入力し、スキャン出力から試験データをモニターし、試験結果のパス・フェイル判定を行う。その際に、内部のクロック発生部で発生したクロック信号が安定するまでの時間を有効活用できるような機構や、前記クロック発生部による誤動作かどうかを判別する機構により、検査コストの削減や効果的な故障診断結果を得ることができる。
図２は分周回路１の構成を示すブロック図である。図２において、１００は制御信号、１０１は入力クロックである。この構成において、制御信号１００と入力クロック１０１から、ＳＲＬを用いた分周回路により、内部で必要とする基準クロック信号を生成させる。これにより、入力クロック１０１と周波数が異なる基準クロック信号を生成させることができる。
図３はクロック安定待ち回路部４の構成を示すブロック図である。図３において、ＳＲＬ構成の回路部は、例えばカウンターなどにより、分周回路１により生成された基準クロックに基づき必要サイクル数だけカウントアップさせるような構成となっており、基準クロックの必要サイクル数を満たすときのみイネーブル信号を出す。これにより、内部のクロック発生部で発生したクロック信号が安定するまでの時間を有効活用できるようになり、検査コストを削減することができる。
図４はスキャンパス制御回路７の具体例を示すブロック図である。図４において、３０１および３０２はそれぞれ低速クロックで動作するスキャンチェーン部、３０３はスキャン入力、３０４はスキャン段数切り替え回路部、４はクロック安定待ち回路部である。
スキャン段数切り替え回路部３０４は、クロック安定待ち回路部４で生成される制御信号に基づき、スキャンチェーン部３０２へ入力するデータとしてスキャン入力３０３またはスキャンチェーン部３０１の出力を選択する。これによりスキャン動作段数に切り替えることで、クロック安定待ち時間を有効に活用することが可能となり、検査コストを削減できる。
図５はスキャンパス制御回路７の他の具体例を示すブロック図である。図５において、３１０は低速クロックで動作するスキャンチェーン部、３１１は高速クロックで動作するスキャンチェーン部、３１２はスキャン段数切り替え回路部、４はクロック安定待ち回路部、５は動作時に必要となる周波数のクロックを発生する回路部、１０１は入力クロックである。
スキャン段数切り替え回路部３１２は、クロック安定待ち回路部４で生成される制御信号に基づき、低速クロックで動作するチェーン部３１０へ与えるクロック信号のオン／オフ制御を行う。これにより、クロック安定待ち時間に可能なスキャン動作段数に切り替えることで、クロック安定待ち時間を有効に活用することが可能となり、検査コストを削減できる。
図６は活性化制御回路部６の具体例を示す図である。図６において、４０１は低速クロックで動作するスキャンチェーン部、４０２は高速クロックで動作するスキャンチェーン部、４００は制御信号、４０４は活性化制御回路部６の具体例、４はクロック安定待ち回路部である。
活性化制御回路部４０４は、クロック安定待ち回路部４で生成される制御信号および制御信号４００に基づき、高速クロックで動作するスキャンチェーン部４０２のＳＲＬ動作（例えば、シフト/キャプチャなど）を制御する。これにより、クロック安定待ち時間に可能なスキャン動作を切り替えることで、クロック安定待ち時間を有効に活用することが可能となり、検査コストを削減できる。
図７はパルス発生回路部３の構成を示すブロック図である。図７において、パルス発生回路部３は順序回路と選択回路５０１から構成され、５００は制御信号、５０２はどの故障を対象にしてパターン生成するかを制御する回路部、２は高速クロック発生回路部、４はクロック安定待ち回路部である。
回路部５０２は、制御信号５００とクロック安定待ち回路部４からの信号に基づき、どの故障を対象にするかに応じて何パルス生成するかを決定する。このパルス条件をパルス発生回路部３に与え、高速クロック発生回路部２で生成された高速クロックから必要パルス数のみを出力させるように選択回路５０１を制御する。これにより、高速クロック発生回路部２による誤動作を判別することができ、効果的な故障診断結果を得ることが可能となる。
図８は本発明の半導体集積回路をＬＳＩ検査装置で検査する様子を説明する図である。図８において、６００はＬＳＩ検査装置、６０１は半導体集積回路である。ＬＳＩ検査装置６００の制御部６０５はファンクションテスト回路６０４に制御信号１０１および入力クロック１００を出力させる。これにより、半導体集積回路６０１においては、動作時に必要となる周波数のクロックを発生する回路部５が動作する。
この後、制御部６０５はＤＣ測定回路６０７へ制御信号を送りＤＣ測定を開始する。半導体集積回路６０１においては、クロック発生回路部５の動作が安定した時点でクロック安定待ち回路４から制御信号６０２が出力される。
ＬＳＩ検査装置６００の割り込み処理回路６０６は制御信号６０２を受けて制御部６０５へ割り込み信号を送る。制御部６０５はこの割り込み信号を受け、その時点でのＤＣ測定回路６０７の測定状態および測定結果を一時的に測定データ保持回路６０８へ退避させ、半導体集積回路６０１に対するファンクションテストを開始する。
ファンクションテスト完了後にファンクションテスト回路６０４から制御部６０５へ終了信号が送られる。この信号を受け、制御部６０５は測定データ保持回路６０８から中断中のＤＣ測定情報を読み出し、ＤＣ測定回路６０７への測定再開信号を送り、中断していたＤＣ測定を再開する。
また、この実現形態に限らず、ＬＳＩ検査装置側での割り込み処理を行うことにより、クロック安定待ち時間中に他の検査工程を実施する。これにより、動作時に必要となる周波数のクロックを発生する回路部５のクロック安定待ち時間を有効に活用することが可能となり、検査コストを削減できる。
本発明にかかる高速クロック発生回路が発生するクロック信号が安定しているかどうかを判定するクロック安定待ち回路部は、内部生成される高速クロック生成部の動作を解析する上での有効な情報出力機能を有し、スキャンパス試験以外にＰＬＬを用いたＳＲＡＭ ＢＩＳＴやファンクション試験の故障解析等として有用である。
１ 分周回路部
２ 高速クロック発生回路部
３ パルス発生回路部
４ クロック安定待ち回路部
５ 動作時に必要となる周波数のクロックを発生する回路部
６ 活性化制御回路部
７ スキャンパス制御回路部
８ 組合せ回路部
９ ＳＲＬ部
１０ 順序回路部
１００ 制御信号
１０１ 入力クロック
３０１、３０２、３１０、４０１ 低速クロック動作のスキャンチェーン部
３０３ スキャン入力
３０４ スキャン段数切り替え回路部
３１１、４０２ 高速クロック動作のスキャンチェーン部
３１２ スキャン段数切り替え回路部
４０３ 制御信号
４０４ 活性化制御回路部の具体例
５００ 制御信号
５０１ 選択回路
５０２ どの故障を対象にしてパターン生成するかを制御する回路部
６００ 半導体集積回路
６０１ ＬＳＩ検査装置
６０２ クロック安定待ち回路からの制御信号
６０３ ＤＣ測定対象信号
６０４ ファンクションテスト回路
６０５ ＬＳＩ検査装置の制御回路
６０６ ＬＳＩ検査装置の割り込み処理回路
６０７ ＤＣ測定回路
６０８ 測定データ保持回路
２ 高速クロック発生回路部
３ パルス発生回路部
４ クロック安定待ち回路部
５ 動作時に必要となる周波数のクロックを発生する回路部
６ 活性化制御回路部
７ スキャンパス制御回路部
８ 組合せ回路部
９ ＳＲＬ部
１０ 順序回路部
１００ 制御信号
１０１ 入力クロック
３０１、３０２、３１０、４０１ 低速クロック動作のスキャンチェーン部
３０３ スキャン入力
３０４ スキャン段数切り替え回路部
３１１、４０２ 高速クロック動作のスキャンチェーン部
３１２ スキャン段数切り替え回路部
４０３ 制御信号
４０４ 活性化制御回路部の具体例
５００ 制御信号
５０１ 選択回路
５０２ どの故障を対象にしてパターン生成するかを制御する回路部
６００ 半導体集積回路
６０１ ＬＳＩ検査装置
６０２ クロック安定待ち回路からの制御信号
６０３ ＤＣ測定対象信号
６０４ ファンクションテスト回路
６０５ ＬＳＩ検査装置の制御回路
６０６ ＬＳＩ検査装置の割り込み処理回路
６０７ ＤＣ測定回路
６０８ 測定データ保持回路
Claims (6)
- 外部から入力される比較的低速なクロック信号の分周クロック信号を発生する分周回路と、前記分周クロック信号に基づいて通常動作時と同じ高速なクロック信号を発生するＰＬＬ回路などの高速クロック発生回路と、前記高速クロック発生回路が発生するクロック信号が安定しているかどうかを判定するクロック安定待ち回路と、前記高速クロック信号を一定期間のみ出力するパルス発生回路と、前記クロック安定待ち回路から出力される信号に基づいてスキャンパス構成を切り替えるスキャンパス制御回路と、活性化させる順序回路を前記クロック安定待ち回路から出力される信号に基づいて切り替える活性化制御回路とを備えた半導体集積回路。
- 前記分周回路は、前記外部から入力される比較的低速なクロック信号と前記分周クロック信号との位相関係に基づいて分周比の切り替える請求項１記載の半導体集積回路。
- 前記クロック安定待ち回路は、前記分周回路から出力されたクロック信号を入力とし、そのクロック信号をカウントすることでクロック信号が安定しているかどうかを判定する請求項１記載の半導体集積回路。
- 前記パルス発生回路は、前記クロック安定待ち回路によりクロックが安定していると判断された後、スキャンパステストで高速クロック信号をキャプチャするか否かに応じてパルス発生回数を切り替える請求項１記載の半導体集積回路。
- 前記スキャンパス制御回路は、前記高速クロック信号で動作するグループと前記外部から入力される比較的低速なクロック信号で動作するグループでスキャンパスを構成する請求項１記載の半導体集積回路。
- 前記活性化制御回路は、前記クロック安定待ち回路から出力される信号に基づいて順序回路のシフト動作／通常動作モードを切り替える請求項１記載の半導体集積回路。
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