JP2011204339A - 差動増幅型センスアンプ回路及びその駆動方法、並びに、半導体記憶装置及びその評価手法 - Google Patents
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Abstract
【課題】SRAMの検査において、メモリセル領域の面積増加なく、結晶欠陥等によるメモリセルの特性マージン不良を初期検査で検出するための差動増幅型センスアンプ回路を提供する。
【解決手段】差動増幅型センスアンプ回路において、PMOSFET301及びNMOSFET303と、PMOSFET302及びNMOSFET304とが相補的に接続されている。PMOSFET301が制御用PMOSFET305を介して電源電圧に接続され、PMOSFET303が制御用PMOSFET307を介して電源電圧に接続され、NMOSFET302が制御NMOSFET306を介して接地電圧に接続され、NMOSFET304が制御用NMOSFET308を介して接地電圧に接続されている。
【選択図】図3
【解決手段】差動増幅型センスアンプ回路において、PMOSFET301及びNMOSFET303と、PMOSFET302及びNMOSFET304とが相補的に接続されている。PMOSFET301が制御用PMOSFET305を介して電源電圧に接続され、PMOSFET303が制御用PMOSFET307を介して電源電圧に接続され、NMOSFET302が制御NMOSFET306を介して接地電圧に接続され、NMOSFET304が制御用NMOSFET308を介して接地電圧に接続されている。
【選択図】図3
Description
本発明に開示の技術は、差動増幅型センスアンプ回路及びその駆動方法、並びに、半導体記憶装置及びその評価手法に関し、特に、メモリセルの特性マージン不良をスクリーニングする際に用いる半導体記憶装置及びその評価手法に関する。
近年、半導体集積回路装置の高機能化に伴い、スタティックランダムアクセスメモリ(以下、SRAM(Static Random Access Memory)と称す)においても微細化による低電圧化及び高速化が進んでいる。
ところが、SRAMのメモリセルを構成するトランジスタの特性が、製造工程で発生する汚染や結晶欠陥によって所望の特性を実現しない場合、SRAMのメモリセルとしても所望の特性が得られず不良となる。特に、微細化や高集積化が進むにつれて、これらの欠陥や汚染に基づく課題が重大なものとなっている。
そこで、このような不良素子を含んだ製品を出荷しないために、通常、検査によるスクリーニングを実施する。
しかし、上記のような欠陥や汚染によるメモリセルの特性不良には、出荷時の検査においてマージンが少ないものの正常動作して良品判定されるものがある。こういった特性マージンの不良については、出荷後の実使用下で徐々に特性が劣化して、やがて不良動作に至る結果、市場での不良を引き起こすものがある。このような不良は、特に出荷後の製品中に起こるためその不具合の影響は大きい。このため、これらの市場不良を発生させないことが非常に重要である。
そこで、従来、市場不良率を低減するために様々なスクリーニング技術が提案されている。以下、図16〜図19を参照しながら、SRAMメモリセルの読み出し電位のマージン不足が発生した場合におけるスクリーニング方法の一例について説明する(例えば、特許文献1参照)。
図16は、簡易的にSRAMのメモリセル及び周辺回路の構成例を示している。
図16に示すように、メモリセルは6つのトランジスタ1601〜1606から構成され、信号線WLで制御されるトランジスタ1605及びトランジスタ1606を介して相補的なビット線BL及びXBLに接続されている。各ビット線には、信号線PRCEで制御されるプリチャージ回路と、各ビット線に出力されるメモリセルからの読み出し電位を増幅する差動増幅型のセンスアンプとが接続されている。
図17は、図16の回路構成例における主要信号の動作波形とそのタイミングの一例とを示している。
図17に示すように、まず、PRCE信号がL状態となってビット線BL及びXBLがH状態にプリチャージされた後、PRCE信号をH状態にする。次に、WL信号がH状態になることで、メモリセル内の保持データに応じてプリチャージされたBL及びXBLの電荷が引き抜かれる。ここで、図17では、データ“0”出力、即ちメモリセルがビット線BL側ではL側への出力をし、ビット線XBL側ではH側の出力をする場合におけるビット線の電位の推移を示している。WL信号がH状態になり、メモリセルからのビット線BLとビット線XBLの読み出し電位差がセンスアンプの読み出し可能レベルに達したタイミングで、SAN信号及びSAP信号を、それぞれSAN信号をH状態、SAP信号をL状態にしてセンスアンプを起動する。これにより、ビット線BL及びXBLの電位がそれぞれ増幅され、データ“0”出力が確定される。
図18は、図16の構成からなるSRAMのNMOSFET1804に、結晶欠陥によるリークが生じた場合における等価回路図を示している。ここで、抵抗素子1807がそのリーク源を表している。
図19(a)は、図18の構成での動作時における主要信号の動作波形を示しており、また、図19(b)は、図19(a)の破線で囲まれた部分を拡大して示している。
リーク源の抵抗素子1807に起因するリークによって、図19(b)に示されるように、ビット線XBLの出力電位は正常時に比べると低い側に推移する。しかし、従来のセンスアンプの起動タイミングT0でセンスアンプを起動した際には、上記のような欠陥によるリークが発生している状態でも、センスアンプの読み出し可能レベルに到達しているため、見かけ上、正常に読み出されてしまう。したがって、このメモリセルは異常セルであるにもかかわらず、通常の検査ではスクリーニングすることができない。
このような結晶欠陥による不良は、繰り返しメモリセルが動作することによる電界ストレス等の影響で徐々に劣化が進行することが多い。出荷時の検査では上記のように正常動作していたものが実使用下においてやがて動作不良に至ることになる。このような異常セルは、極力初期のうちから検査によってスクリーニングすることが望ましい。
この問題を解決するために、例えば特許文献1では、図19(b)に示すように、正常ビットの読み出し電位はセンスアンプの読み出し可能レベルに到達しているが、異常ビットの読み出し電位はセンスアンプの読み出し可能レベルに到達していないタイミングT1で、センスアンプを起動する。これにより、リークに起因する読み出し特性マージン不良をスクリーニングしている。
また、別の観点から、例えば特許文献2では、相補的なビット線と補ビット線との間でビット線のプリチャージ能力にアンバランスを設けることにより、このような特性不良のスクリーニングを実現している。さらに、例えば特許文献3では、NMOSFETを介して選択的にビット線又は補ビット線をGNDに接続することでアンバランスを設けることにより、このような特性不良のスクリーニングを実現している。
しかしながら、近年のSRAMの微細化及び高集積度化の進展においては、メモリセルの特性マージンそのものが非常に小さくなっている。それに伴って、上記のような欠陥や汚染によるトランジスタの特性異常が及ぼす影響がますます大きくなる傾向にある。
前述したように、このような特性不良は初期の検査によってスクリーニングすることが望ましく、前述した特許文献1の手法では、センスアンプの起動タイミングを早めることにより、上記のような特性マージン不良のスクリーニングを行っている。しかしながら、半導体素子の低電圧化及び高速化に伴い、センスアンプの動作タイミングにおけるマージンも無くなってきているため、この手法のようなセンスアンプの起動タイミングを早めて対策するということはほぼ不可能な状態にある。
また、前述した特許文献2及び特許文献3の手法では、相補的なビット線と補ビット線との間でビット線のプリチャージ能力にアンバランスを生じさせるための回路をビット線ごとに備える必要がある。メモリセルの微細化及び高集積化に伴い、ビット線対の素子数も必然的に増大する。このため、ビット線ごとにテスト用回路を必要とするこれらの評価手法を実施しようとすると、これらのテスト用回路の素子数も増大させざるを得ない。素子数の増大は歩留りを低下させる要因となり、これらの手法は今後実現が困難になる。
前記に鑑み、本発明の目的は、上記従来の技術による問題を解決可能な構成を有する差動増幅型センスアンプ回路及びその駆動方法、並びに、該差動増幅型センスアンプ回路を備えた半導体記憶装置及びその評価手法を提供することである。
上記の課題を解決するために、本発明の一側面の差動増幅型センスアンプ回路は、互いに直列に接続された第1のPMOSFET及び第1のNMOSFETと、互いに直列に接続された第2のPMOSFET及び第2のNMOSFETとが、相補的に接続された差動増幅型センスアンプ回路であって、第1のPMOSFETが、第1の制御用PMOSFETを介して電源電圧に接続されており、第2のPMOSFETが、第1の制御用PMOSFETとは異なる第2の制御用PMOSFETを介して電源電圧に接続されており、第1のNMOSFETが、第1の制御用NMOSFETを介して接地電圧に接続されており、第2のNMOSFETが、第1の制御用NMOSFETとは異なる第2の制御用NMOSFETを介して接地電圧に接続されている。
また、本発明の一側面の差動増幅型センスアンプ回路において、第1のPMOSFETのソース側端子と第2のPMOSFETのソース側端子とが、ゲート制御で導通可能なイコライズ用PMOSFETに接続されており、第1のNMOSFETのソース側端子と第2のNMOSFETのソース側端子とが、ゲート制御で導通可能なイコライズ用NMOSFETに接続されていることが好ましい。
また、本発明の一側面の差動増幅型センスアンプ回路の第1の駆動方法は、上記差動増幅型センスアンプ回路において、第1の制御用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で活性化する工程(a)と、第2の制御用NMOSFETのゲート端子を第1の電圧とは大きさの異なる第2の電圧からなる第2の活性化信号で活性化する工程(b)と、工程(a)及び(b)よりも後に、第1の制御用PMOSFETのゲート端子及び第2の制御用PMOSFETのゲート端子を第3の電圧からなる第3の活性化信号で活性化する工程(c)とを備え、工程(a)〜(c)を実行することにより、第1のNMOSFETの接地電圧への増幅能力と第2のNMOSFETの接地電圧への増幅能力とを独立に制御する。
また、本発明の一側面の差動増幅型センスアンプ回路の第2の駆動方法は、上記差動増幅型センスアンプ回路において、第1の制御用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で活性化する工程(a)と、工程(a)よりも後に、第2の制御用NMOSFETのゲート端子を第1の電圧からなる第2の活性化信号で活性化する工程(b)と、工程(b)よりも後に、第1の制御用PMOSFETのゲート端子及び第2の制御用PMOSFETのゲート端子を第3の電圧からなる第3の活性化信号で活性化する工程(c)とを備え、工程(a)〜(c)を実行することにより、第1のNMOSFETの接地電圧への増幅能力と第2のNMOSFETの接地電圧への増幅能力とを独立に制御する。
また、本発明の一側面の差動増幅型センスアンプ回路の第3の駆動方法は、上記差動増幅型センスアンプ回路において、イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で不活性化する工程(a)と、イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で活性化する工程(b)と、工程(a)及び(b)よりも後に、第1の制御用NMOSFETのゲート端子を第3の電圧からなる第3の活性化信号で活性化する工程(c)と、工程(a)及び(b)よりも後に、第2の制御用NMOSFETのゲート端子を第3の電圧とは大きさの異なる第4の電圧からなる第4の活性化信号で活性化する工程(d)と、工程(c)及び(d)よりも後に、第1の制御用PMOSFETのゲート端子及び第2の制御用PMOSFETのゲート端子を第5の電圧からなる第5の活性化信号で活性化する工程(e)とを備え、工程(a)〜(e)を実行することにより、第1のNMOSFETの接地電圧への増幅能力と第2のNMOSFETの接地電圧への増幅能力とを独立に制御する一方で、第1のPMOSFETの電源電圧への増幅能力と第2のPMOSFETの電源電圧への増幅能力とをイコライズする。
また、本発明の一側面の差動増幅型センスアンプ回路の第4の駆動方法は、上記差動増幅型センスアンプ回路において、イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で不活性化する工程(a)と、イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で活性化する工程(b)と、工程(a)及び(b)よりも後に、第1の制御用NMOSFETのゲート端子を第3の電圧からなる第3の活性化信号で活性化する工程(c)と、工程(a)及び(b)よりも後に、第2の制御用NMOSFETのゲート端子を第3の電圧からなる第4の活性化信号で活性化する工程(d)と、工程(c)及び(d)よりも後に、第1の制御用PMOSFETのゲート端子及び第2の制御用PMOSFETのゲート端子を第4の電圧からなる第5の活性化信号で活性化する工程(e)とを備え、工程(a)〜(e)を実行することにより、第1のNMOSFETの接地電圧への増幅能力と第2のNMOSFETの接地電圧への増幅能力とを独立に制御する一方で、第1のPMOSFETの電源電圧への増幅能力と第2のPMOSFETの電源電圧への増幅能力とをイコライズする。
また、本発明の一側面の第1の半導体記憶装置は、上記差動増幅型センスアンプ回路を備えたSRAMを搭載した半導体記憶装置であって、第1のPMOSFETと第1のNMOSFETとの接続点である第1の入力端子が、SRAMのビット線対の一方に接続されており、第2のPMOSFETと第2のNMOSFETとの接続点である第2の入力端子が、SRAMのビット線対の他方に接続されている。
また、本発明の一側面の第2の半導体記憶装置は、上記差動増幅型センスアンプ回路を備えたSRAMを搭載した半導体記憶装置であって、第1のPMOSFETと第1のNMOSFETとの接続点である第1の入力端子が、SRAMのビット線対の一方に接続されており、第2のPMOSFETと第2のNMOSFETとの接続点である第2の入力端子が、SRAMのビット線対の他方に接続されている。
また、本発明の一側面の第1の半導体記憶装置の評価方法は、上記第1の半導体記憶装置において、ビット線対の両方を電源電圧にプリチャージし、SRAMの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程(a)と、工程(a)よりも後に、第1の制御用NMOSFETのゲート端子を電源電圧からなる第1の活性化信号で活性化する工程(b)と、工程(a)よりも後に、第2の制御用NMOSFETのゲート端子を電源電圧よりも小さい電圧からなる第2の活性化信号で活性化する工程(c)と、工程(b)及び(c)よりも後に、第1の制御用PMOSFETのゲート端子及び第2の制御用PMOSFETのゲート端子を第1の電圧からなる第3の活性化信号で活性化する工程(d)とを備え、工程(b)〜(d)を実行して、第1のNMOSFETの接地電圧への増幅能力と第2のNMOSFETの接地電圧への増幅能力とを独立に制御することにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。
また、本発明の一側面の第2の半導体記憶装置の評価方法は、上記第2の半導体記憶装置において、ビット線対の両方を電源電圧にプリチャージし、SRAMの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程(a)と、工程(a)よりも後に、イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で不活性化する工程(b)と、工程(a)よりも後に、イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で活性化する工程(c)と、工程(b)及び(c)よりも後に、第1の制御用NMOSFETのゲート端子を電源電圧からなる第3の活性化信号で活性化する工程(d)と、工程(b)及び(c)よりも後に、第2の制御用NMOSFETのゲート端子を電源電圧よりも小さい電圧からなる第4の活性化信号で活性化する工程(e)と、工程(d)及び(e)よりも後に、第1の制御用PMOSFETのゲート端子及び第2の制御用PMOSFETのゲート端子を第3の電圧からなる第5の活性化信号で活性化する工程(f)とを備え、工程(a)〜(f)を実行して、第1のNMOSFETの接地電圧への増幅能力と第2のNMOSFETの接地電圧への増幅能力とを独立に制御する一方で、第1のPMOSFETの電源電圧への増幅能力と第2のPMOSFETの電源電圧への増幅能力とをイコライズすることにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。
また、本発明の一側面の第3の半導体記憶装置の評価方法は、上記第2の半導体記憶装置において、ビット線対の両方を電源電圧にプリチャージし、SRAMの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程(a)と、工程(a)よりも後に、イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で活性化する工程(b)と、工程(a)よりも後に、イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で活性化する工程(c)と、工程(b)及び(c)よりも後に、第1の制御用NMOSFET及び第2の制御用NMOSFETのゲート端子を電源電圧からなる第3の活性化信号で活性化する工程(d)と、工程(d)よりも後に、第1の制御用PMOSFETのゲート端子及び第2の制御用PMOSFETのゲート端子を第3の電圧からなる第4の活性化信号で活性化する工程(e)とを備え、工程(a)〜(e)を実行して、第1のNMOSFETの接地電圧への増幅能力と第2のNMOSFETの接地電圧への増幅能力とをイコライズすると共に、第1のPMOSFETの電源電圧への増幅能力と第2のPMOSFETの電源電圧への増幅能力とをイコライズすることにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。
また、本発明の一側面の第3の半導体記憶装置は、上記差動増幅型センスアンプ回路を備えたFeRAMを搭載した半導体記憶装置であって、第1のPMOSFETと第1のNMOSFETとの接続点である第1の入力端子がFeRAMのビット線対の一方に接続されており、第2のPMOSFETと第2のNMOSFETとの接続点である第2の入力端子がFeRAMのビット線対の他方に接続されている。
また、本発明の一側面の第4の半導体記憶装置は、上記差動増幅型センスアンプ回路を備えたFeRAMを搭載した半導体記憶装置であって、第1のPMOSFETと第1のNMOSFETとの接続点である第1の入力端子がFeRAMのビット線対の一方に接続され、第2のPMOSFETと第2のNMOSFETとの接続点である第2の入力端子がFeRAMのビット線対の他方に接続されている。
また、本発明の一側面の第4の半導体記憶装置の評価方法は、上記第3の半導体記憶装置において、ビット線対の両方を接地電圧にプリチャージし、FeRAMの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程(a)と、工程(a)よりも後に、第1の制御用PMOSFETのゲート端子を接地電圧からなる第1の活性化信号で活性化する工程(b)と、工程(a)よりも後に、第2の制御用PMOSFETのゲート端子を接地電圧よりも大きい電圧からなる第2の活性化信号で活性化する工程(c)と、工程(b)及び(c)よりも後に、第1の制御用NMOSFETのゲート端子及び第2の制御用NMOSFETのゲート端子を第1の電圧からなる第3の活性化信号で活性化する工程(d)とを備え、工程(a)〜(d)を実行して、第1のPMOSFETの電源電圧への増幅能力と第2のPMOSFETの電源電圧への増幅能力とを独立に制御することにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。
また、本発明の一側面の第5の半導体記憶装置の評価方法は、上記第4の半導体記憶装置において、ビット線対の両方を接地電圧にプリチャージし、FeRAMの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程(a)と、工程(a)よりも後に、イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で活性化する工程(b)と、工程(a)よりも後に、イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で不活性化する工程(c)と、工程(b)及び(c)よりも後に、第1の制御用PMOSFETのゲート端子を接地電圧からなる第3の活性化信号で活性化する工程(d)と、工程(b)及び(c)よりも後に、第2の制御用PMOSFETのゲート端子を接地電圧よりも大きい電圧からなる第4の活性化信号で活性化する工程(e)と、工程(d)及び(e)よりも後に、第1の制御用NMOSFETのゲート端子及び第2の制御用NMOSFETのゲート端子を第3の電圧からなる第5の活性化信号で活性化する工程(f)とを備え、工程(a)〜(f)を実行して、第1のPMOSFETの電源電圧への増幅能力と第2のPMOSFETの電源電圧への増幅能力とを独立に制御する一方で、第1のNMOSFETの接地電圧への増幅能力と第2のNMOSFETの接地電圧への増幅能力とをイコライズすることにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。
また、本発明の一側面の第6の半導体記憶装置の評価方法は、上記第4の半導体記憶装置において、ビット線対の両方を接地電圧にプリチャージし、FeRAMの選択されたメモリセルに記憶されたデータをビット線対の各々に読み出す工程(a)と、工程(a)よりも後に、イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で活性化する工程(b)と、工程(a)よりも後に、イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で活性化する工程(c)と、工程(b)及び(c)よりも後に、第1の制御用PMOSFET及び第2の制御用PMOSFETのゲート端子を接地電圧からなる第3の活性化信号で活性化する工程(d)と、工程(d)よりも後に、第1の制御用NMOSFETのゲート端子及び第2の制御用NMOSFETのゲート端子を第3の電圧からなる第4の活性化信号で活性化する工程(e)とを備え、工程(a)〜(e)を実行して、第1のPMOSFETの電源電圧への増幅能力と第2のPMOSFETの電源電圧への増幅能力とをイコライズすると共に、第1のNMOSFETの接地電圧への増幅能力と第2のNMOSFETの接地電圧への増幅能力とをイコライズすることにより、メモリセルに記憶されたデータの読み出し特性マージンを評価する。
前述した本発明に係る差動増幅型センスアンプ回路及びその駆動方法、並びに、該差動増幅型センスアンプ回路を備えた半導体記憶装置及びその評価手法よると、半導体記憶装置の評価に際して、センスアンプの起動タイミングを早めることなく、また、相補的なビット線と補ビット線との間でビット線のプリチャージ能力にアンバランスを生じさせるための回路をビット線ごとに備える必要がなく、通常動作ではスクリーニングできない、工程不良等による特性マージン不良の初期検査でのスクリーニングを行うことが可能となる。
以下、本発明の各実施形態について図面を参照しながら説明する。なお、以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
なお、以下の説明においては、説明の便宜上、各PMOSFET及び各NMOSFETを総称してMOSFETと略記する場合がある。
(第1の実施形態)
以下、本発明の第1の実施形態における半導体記憶装置及びその評価方法について、図面を参照しながら説明する。
以下、本発明の第1の実施形態における半導体記憶装置及びその評価方法について、図面を参照しながら説明する。
図3は、本実施形態に係る半導体記憶装置の一例を示しており、以下、図1及び図2を参照しながら詳細に説明する。
まず、図1は、従来の代表的な作動増幅型センスアンプの回路構成図を示している。
図1に示すように、このセンスアンプに対して入力端子となるビット線及び補ビット線がそれぞれビット線BL及び補ビット線XBLであり、ビット線BLと補ビット線XBLのそれぞれをVDD側に増幅するPMOSFETとGND側へ増幅するNMOSFETが接続されている。ビット線BLに対してはPMOSFET101がVDD側に、NMOSFET0102がGND側にそれぞれ増幅し、補ビット線XBLに対してはPMOSFET0103がVDD側に、NMOSFET104がGND側にそれぞれ増幅する。
また、MOSFET101〜0104は各ゲート端子が相補側の入力端子に接続されており、入力端子の電位の差分に応じて各MOSFET101〜104の電流能力が過渡的に変化するため、例えばビット線BLがGND側に増幅され始めると、補ビット線XBL側はVDD側への増幅能力が増大し、その相互作用でビット線BL及び補ビット線XBLの電位をそれぞれGND及びVDDに確定する。また、通常は、PMOSFET0105(SAP)及びNMOSFET0106(SAN)をオン状態にすることでセンスアンプとして起動するため、センスアンプの起動のタイミング制御をPMOSFET0105及びNMOSFET0106によって行う。
図2は、本実施形態に係るセンスアンプの回路構成図を示している。
図2に示すように、ビット線対BL及びXBLを入力端子として、それぞれをVDD側及びGND側に増幅するためのMOSFET201〜204は、図1におけるMOSFET101〜104と同様に接続されている。本実施形態の半導体記憶装置では、これら4つのMOSFETの起動を制御するためのMOSFETとして、ビット線BL側では、PMOSFET205(SAPT)及びNMOSFET206(SANT)がそれぞれPMOSFET201のソース側端子及びNMOSFET202のソース側端子に接続されており、PMOSFET205は電源電圧に接続されており、NMOSFET206は接地電圧に接続されている。また同様に、補ビット線XBL側では、PMOSFET207(SAPB)及びNMOSFET208(SANB)がそれぞれPMOSFET203のソース側端子及びNMOSFET204のソース側端子に接続されており、PMOSFET207は電源電圧に接続されており、NMOSFET208は接地電圧に接続されている。
つまり、本実施形態では、図1に示す従来例で対応する2つのPMOSFET101、103に共通に接続されていたPMOSFET105が、PMOSFET201のみと接続するPMOSFET205及びPMOSFET203のみと接続するPMOSFET207とに分離し、個別に制御する構成となっている。また、図1に示す従来例で対応する2つのNMOSFET102及び104に共通に接続されていたNMOSFET0106が、NMOSFET202のみと接続するNMOSFET206及びNMOSFET204のみと接続するNMOSFET208とに分離し、個別に制御する構成となっている。このような構成により、MOSFET205、206、207、及び208の電流能力はそれぞれ独立してSAPT信号、SANT信号、SAPB信号、及びSANB信号で制御される。
図3は、図2のセンスアンプ回路に対して付加的に構成される部分を含めたセンスアンプ回路全体の回路構成図を示している。
図3に示すように、MOSFET301〜304で示される各VDD側への増幅用PMOSFET及びGND側への増幅用NMOSFETと、MOSFET305〜308で示される、MOSFET301〜0304の起動を独立に制御するためのMOSFETとに加えて、次のMOSTFETが付加されている。つまり、制御用のPMOSFET305及びPMOSFET307の電流能力をイコライズするためのPMOSFET309と、制御用のNMOSFET306及びNMOSFET308の電流能力をイコライズするためのNMOSFET310とが付加されている。PMOSFET301のソース側端子とPMOSFET303のソース側端子とがゲート制御で導通可能なPMOSFET309に接続されており、NMOSFET302のソース側端子とNMOSFET304のソース側端子とがゲート制御で導通可能なNMOSFET310に接続されている。これらのイコライズ用のPMOSFET309及びNMOSFET310をそれぞれSAPE信号及びSANE信号で制御すると共に、各増幅用MOSFETを独立したSAPT信号、SANT信号、SAPB信号、及びSANB信号で制御することにより、特性不良のスクリーニングを実現する。
図4は、図3のセンスアンプ回路を用いたSRAM及びその周辺回路の回路構成図を示している。ここで、図4に示す半導体記憶装置では、リーク源407が存在している場合を想定している。
図4に示すように、メモリセルはトランジスタ401〜406の6素子のトランジスタからなり、特に補ビット線XBL側のドライブトランジスタNMOSFET404に特性不良の原因となるリーク源407が存在している。メモリセルからの読み出しはワード線信号WLによってアクセストランジスタNMOSFET405及びNMOSFET406をオン状態にすることで行われる。ビット線BL及び補ビット線XBLにはPRCE信号で制御されるプリチャージ回路がそれぞれ接続され、ビット線BL及び補ビット線XBLがセンスアンプ回路の入力信号となるように接続されている。
次に、図4の回路構成における各制御信号の動作、すなわち、メモリセルの特性不良をスクリーニングする方法について、図5〜図7に示す各制御信号のタイミングチャートを参照しながら説明する。なお、以下では、特に断らない限りにおいて、信号線の電位状態を“H”状態と記載した際にはVDDが印加され、“L”状態と記載した際にはGNDが印加されるものとする。また、本実施形態においては、電源電圧の一例として1.2V系での使用を想定した例について説明するものである。
まず、図4の回路構成における信号制御の全体について、図5を参照しながら説明する。
図5に示すように、読み出しサイクルは、PRCE信号がL状態でビット線がVDDにプリチャージされた状態から、PRCE信号にH印加されビット線が高インピーダンス状態になり、メモリセルからの読み出しが終わり、再びPRCE信号がL状態になるまでの時間からなる。
読み出しサイクルの初期状態では、SANE信号及びSAPE信号は共にL状態が印加されている。これによって、センスアンプの増幅用MOSFETのうち、GND側への増幅用であるNMOSFET409及びNMOSFET411は、イコライズ用NMOSFET417が非活性のため独立に制御される。その一方で、VDD側への増幅用であるPMOSFET408及びPMOSFET410は、イコライズ用PMOSFET416がオン状態であるため、その電流能力はイコライズされている。
また、図5の領域6Rの部分を拡大した図6においては、メモリセルにデータ“0”、すなわち、図4のメモリセルにおいて、ビット線BL側のドライブトランジスタNMOSFET403及び補ビット線XBL側のロードトランジスタPMOSFET402がそれぞれオン状態のメモリセルを読み出した際の動作について説明する。図6に示すように、選択されたセルのワード線信号WLがH状態になり、メモリセルから保持されているデータに応じた出力が、それぞれビット線BL及び補ビット線XBLに現れる。
さらに、図7は、読み出しに対する主要な信号とビット線の挙動の詳細を示している。
図7に示すように、タイミングTwでワード線が活性化され、H状態にプリチャージされたビット線から電荷が引き抜かれる。その際、メモリセルに保持されていたデータ状態に従って、ビット線BL側の方が補ビット線XBL側よりもより速く、GND側へ電荷が引き抜かれる。ただし、図4に示すように、補ビット線XBL側のドライブトランジスタにリーク源がある場合には、電荷がリーク源を通じて放電されるため、正常なものに比べて補ビット線XBL側の電位は低下している。
本実施形態におけるセンスアンプの制御方法では、まず、GNDへの増幅のみを先行して行う。具体的には、図6におけるタイミングTnでSANT信号及びSANB信号をそれぞれVDD側へ活性化することにより、センスアンプのGND側への増幅用MOSFETが活性化する。その際、SANT信号に対しては、通常のVDDではなく、それよりも低い電圧V1を印加し、SANB信号に対しては、V2(=VDD)を印加する。これにより、センスアンプのGNDへの増幅用NMOSFETのうち、ビット線BLに接続されるNMOSFET409の電流能力は、補ビット線XBLに接続される増幅用NMOSFET411の電流能力に比べて小さくなる。このようにして電流能力にアンバランスを設けることにより、ビット線BL及び補ビット線XBLのGNDへの放電速度に差が生じる。
図6におけるタイミングTpでは、電流能力差によって生じた放電速度の差により、正常セルのビット線BLと正常セルの補ビット線XBLとの電位の大小関係は変わらないまま、異常セルのビット線BLと異常セルの補ビット線XBLの電位の大小関係は逆転している。このタイミングで、SAPT信号及びSAPB信号にL印加することにより、電位の高い方のビット線がVDDに増幅され、データが確定する。特に、正常セルについては正しくもとのデータが読み出され、異常セルのみが反転したデータが読み出される。このようにして、特性マージン不良のスクリーニングが可能となる。
特に本実施形態において、不良を検出するためにSANT信号に印加する電圧は、検出するべきリーク源の抵抗値に応じて設定されることが必要である。NMOSFETの特性として、ソース端子及び基板端子がGNDに固定されて接続されている場合、ドレイン端子の電流能力はゲート端子に印加する電圧によってコントロールされる。この特性を利用して、増幅用のNMOSFETと制御用のNMOSFETとの直列接続による、ビット線のGNDへの増幅能力をSANT信号に印加する電圧で制御している。そのため、SAPT信号及びSAPB信号を活性化するタイミングまでの間に、リーク源による放電で加速している補ビット線XBLの放電速度がSANT信号によって能力を抑えられて遅くなっているビット線BLの放電速度を上回るように、SANT信号に印加する電圧が設定されていることが望ましい。なお、このSANT信号に印加する電圧設定については、メモリセルの電流能力及びそれに対応して規定のサイクル内で読み出し動作を実現させるために必要なセンスアンプの電流能力及び動作タイミングを考慮して、上記の動作原理に基づいてシミュレーション等によって設定すれば良い。
本実施形態によると、通常の検査では不良と判定されない特性マージン不足のメモリセルをスクリーングすることが可能となる。このため、かかる検査を行った半導体記憶装置の市場での信頼性を向上することができる。
なお、本実施形態のセンスアンプを用いた半導体記憶装置において、上記したスクリーニングではなく通常の検査を実施する場合には、図7に示すような設定とすればよい。まず、図4に示されるメモリセル及びセンスアンプの回路構成において、SANT信号及びSANB信号に同じ大きさの電圧を同時に印加すると共に、SAPT信号及びSAPB信号をSANT信号及びSANB信号と同じタイミングで起動する。この時、さらにSANE信号にHを印加し、SAPE信号にLを印加することにより、制御用MOSFETの電流能力はそれぞれイコライズされる。その結果、例えばトランジスタの出来栄え等により、制御用MOSFETの能力にビット線BL側と補ビット線XBL側にバラつきが生じ、SANT信号及びSANB信号に同じ大きさの電圧を印加しているにもかかわらず、増幅能力に差が生じてしまう場合でも、制御用に付加したMOSFETの能力バラつきが通常検査に及ぼす影響を低減することができる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体記憶装置の評価方法ついて、図面を参照しながら説明する。なお、本実施形態における半導体記憶装置は、リーク源を含めて前述の図4に示した構成と同一であって説明した通りであるため、その構成に関する繰り返しの説明は省略する。
以下、本発明の第2の実施形態に係る半導体記憶装置の評価方法ついて、図面を参照しながら説明する。なお、本実施形態における半導体記憶装置は、リーク源を含めて前述の図4に示した構成と同一であって説明した通りであるため、その構成に関する繰り返しの説明は省略する。
第1の実施形態では、図4の構成において、センスアンプの制御用NMOSFETのゲート端子に印加する電圧にアンバランスを設けることで特性不良の検出を実現したが、本実施形態においては、各信号のタイミング制御のみで特性不良の検出を実現する評価手法について説明する。
前述した図4の回路構成における各制御信号の動作、すなわち、メモリセルの特性不良をスクリーニングする方法について、図8及び図9に示す各制御信号のタイミングチャートを参照しながら説明する。
図8は、本実施形態のタイミングチャートを示している。ここで、プリチャージ信号PRCE、ワード線信号WL、センスアンプのイコライズ制御用信号SANE、及びSAPEについては、第1の実施形態で説明した制御と同様であるため、その説明は省略する。
図9は、図8の領域9Rの部分を拡大した図であり、本実施形態におけるメモリセルに保持されたデータの読み出しに対する主要な信号とビット線の挙動の詳細を示している。
まず、タイミングTwでワード線が活性化され、メモリセルから保持データに応じて、プリチャージされていたビット線BL及び補ビット線XBLが放電される。ここで、本実施形態においては、図4におけるリーク源による電流能力の低下を、センスアンプのGNDへの増幅用NMOSFETを起動するタイミングをビット線BLと補ビット線XBLとでずらすことで検出する。具体的には、図9において、正規のタイミングTbでSANB信号のみを活性化することにより、補ビット線XBL側のみをGNDへ増幅する。次に、タイミングTbよりも遅いタイミングTtでSANT信号を活性化することにより、ビット線BL側のGNDへの増幅を補ビット線XBLに対して遅れた状態で行う。これにより、SANT信号が活性化されるまでの間に、異常セルのビット線BLと補ビット線XBLとの電位の大小関係を逆転し、正常セルの大小関係は保つことができる。その後、タイミングTpでSAPT信号及びSAPB信号を活性化することにより、電位の高い側のビット線がVDDに増幅され、データが確定する。これにより、正常セルについては正しくもとのデータが読み出され、異常セルのみが反転したデータが読み出される。このようにして、特性マージン不良のスクリーニングが可能となる。
本実施形態におけるタイミング設定についても、検出したいリーク源の抵抗値に応じたタイミングでSANB信号及びSANT信号を起動する必要がある。補ビット線XBLのみがセンスアンプの増幅用NMOSFETによって放電される間の電荷量と、その間にリーク源から放電される電荷量の合算による電圧降下が、同時間帯のビット線BL側のドライブトランジスタの電流能力による電圧降下を上回るようにタイミングを設定する。特に、リーク源の抵抗値が微小になるほどタイミングTtは遅く起動する必要があるが、その際に正常セルは正常に読み出せる範囲内で設定されることが望ましい。このタイミング設定についても、メモリセルの電流能力及びそれに対応して規定のサイクル内で読み出し動作を実現させるために必要なセンスアンプの電流能力と動作タイミングとを考慮して、上記の動作原理に基づいてシミュレーション等によって設定すれば良い。
本実施形態によると、第1の実施形態と同様に、通常の検査では不良と判定されない特性マージン不足のメモリセルをスクリーングすることが可能となる。特に、これらをタイミング制御で実施することができ、第1の実施形態に比べて複数の電源系を要せず、センスアンプが1系統の電源系で実現できるという特徴がある。
また、通常SRAMのような能動デバイスは、動作サイクルを長時間化すればするほどメモリセルからの出力によるビット線と捕ビット線との電位差は大きくなるため、特性マージンが増加していく方向となる。したがって、特許文献1の手法のようにタイミングを遅らせるという手法では、特性マージン不足のセルをスクリーニングすることは動作サイクルの長時間化と共に困難になる。
一方、本実施形態によれば、ビット線及び捕ビット線のうちの一方のみを選択的にその動作タイミングを遅らせることになるため、タイミングを遅らせるという手法を取っても、特性不良のスクリーニングを実現することができる。
(第3の実施形態)
以下、本発明の第3の実施形態における半導体記憶装置について、図面を参照しながら説明する。
以下、本発明の第3の実施形態における半導体記憶装置について、図面を参照しながら説明する。
図10は、本実施形態に係る半導体記憶装置の一例であり、第1の実施形態又は第2の実施形態に示したセンスアンプを、多数のメモリセルをアレイ状に配置したメモリセルアレイに接続したものである。ここで、同一列に並ぶ複数のメモリセルはビット線対を共有する形で接続されている。また、行方向(紙面に向かって水平方向)にはn個のビット線対が並んでいる。ここで、ビット線BL1及び補ビット線XBL1が第1のビット線対を表し、ビット線BL2及び補ビット線XBL2が第2のビット線対を表し、以下同様にして、ビット線BLn及び補ビット線XBLnが第nのビット線対を表している。
これらn個のビット線対がカラムセレクタ回路を介して、センスアンプに接続されている。この構成により、データを読み出そうとする任意のメモリセルに対して、センスアンプを選択的に接続することができる。
図11は、本実施形態の比較対象として、従来技術のビット線にアンバランスを設けるための検査用回路がビット線対ごとに接続されている構成を示している。図11に示すように、従来技術では、n個のビット線対のそれぞれに対して検査用のアンバランス回路CKT1、CKT2、CKTnを接続する必要がある。このため、メモリセル数の増大に伴って検査用のアンバランス回路の素子数も増大する結果、メモリセルアレイ領域の面積が大きくなってしまう。
一方、図10に示した本実施形態の構成においては、メモリセル数が増大しても、それらをセンスアンプに選択的に接続することができる。このため、新たな回路を付加することなく、チップ面積の増大及び素子数の増大による歩留りの低下を防止することができる。
なお、本実施形態に係る半導体記憶装置における特性マージン不足に基づくメモリセルのスクリーング方法については、第1の実施形態又は第2の実施形態で示した評価方法と同一であるから、ここでの繰り返しの説明は省略する。
(第4の実施形態)
以下、本発明の第4の実施形態における半導体記憶装置及びその評価方法について、図面を参照しながら説明する。
以下、本発明の第4の実施形態における半導体記憶装置及びその評価方法について、図面を参照しながら説明する。
ここで、第1の実施形態においては、SRAMのメモリセルに関する実施例を示したが、本実施形態は、SRAMに限定される実施例ではなく、フラッシュメモリ又はReRAM(抵抗変化型メモリ)等の能動素子型のメモリに対しても有効な実施例である。
本実施形態においては、受動素子型のメモリについての一実施例として強誘電体不揮発性メモリ(以下、FeRAM(Ferro Electric Random Access Memory))に適用した実施例を図12に示している。
FeRAMのメモリセルの読み出しは、アクセストランジスタをON状態にすることにより、GNDにプリチャージされたビット線と強誘電体キャパシタの電極の一方とを接続すると共に、その状態で、強誘電体キャパシタの電極の他方にVDDを印加することで行われる。これにより、GNDにプリチャージされたビット線にメモリセルから電荷が供給され、ビット線の電位が上昇する。この時、あらかじめ書き込まれている強誘電体キャパシタの分極状態の違いによって、ビット線に供給される電荷量が変化する。ビット線側のキャパシタと捕ビット線側のキャパシタとにそれぞれ相補的にデータを書き込み、読み出し時にはそれらのビット線への出力電位の大小関係によってデータを確定する。
このような構成においては、メモリセルの特性は2つの強誘電体キャパシタからの出力電位の差が大きいほど動作として安定する。また、FeRAMの不揮発性についても、この電位差が大きいほど保持特性が優れていることが知られており、信頼性の観点からも、初期特性の低いメモリセルを初期検査でスクリーニングすることは非常に効果的である。
図12は、第4の実施形態に係る半導体記憶装置の一例として、強誘電体キャパシタと第1の実施形態で説明したセンスアンプと組み合わせたFeRAMの回路構成を示している。
図12に示すように、1つのメモリセルは、2つの強誘電体キャパシタ1203及び1204と、それぞれをビット線に接続するアクセストランジスタNMOSFET1201及びNMOSFET1202とからなる。各キャパシタでは、一方の電極がアクセストランジスタを介してビット線に接続されており、他方の電極が共通の電極CPに接続されている。また、プリチャージ回路は、本実施形態においてはビット線をGNDにプリチャージする構成となっている。メモリセルとセンスアンプとの接続は、第1の実施形態と同様のため、その繰り返しの説明は省略する。
図13及び図14は、図12に示したFeRAMの回路構成におけるタイミングチャートを示している。
FeRAMの読み出し動作においては、ビット線をPRCE信号によってGNDにプリチャージした後、WL信号を活性化した状態でCP信号を活性化することにより、強誘電体キャパシタの分極による電荷量を読み出すことができる。図13においては、ビット線側のキャパシタをL側に分極させたデータ“0“の状態での読み出しが示されている。すなわち、CP信号が活性化されるタイミングTcで、セルからの出力によってビット線の電位が上昇し、特にビット線BL側のビット線電位よりもビット線XBL側のビット線電位の方が大きく出力される。
図14は、図13の領域14Rの部分を拡大したその詳細な波形図を示している。
タイミングTcでCP信号が活性化されると、ビット線BL及び補ビット線XBLの電位は上昇する。この時、FeRAMは受動素子型のメモリであるため、ある一定の時間が経過すると、それ以上の電位の上昇は見られなくなる。したがって、従来技術で説明したセンスアンプの起動タイミングを速めることによるスクリーニングは、本実施形態では実現困難である。
FeRAMのメモリセルの特性マージン不足として、例えば強誘電体の焼結不足による分極低下等が考えられるが、その場合、特にH側の出力が低下する。図14におけるタイミングチャートを用いて、そのようなH側の出力低下を持つ異常セルのスクリーニングに関する評価方法について説明する。
タイミングTcでCP信号が活性化された後、タイミングTpにおいてSAPT信号及びSAPB信号を起動する。この時、補ビット線XBLに接続されたキャパシタの特性劣化を検出するために、SAPT信号にはLを印加するが、SAPB信号にはLよりも高い電位を印加する。これにより、補ビット線XBL側のセンスアンプの増幅用PMOSFET1207の増幅能力が、制御用PMOSFET1211を介してビット線BL側に対して相対的に低減される。正常セルは、補ビット線XBL側のセンスアンプの増幅能力の低下に対してもメモリセルのマージンがあることから、SANT信号及びSANB信号が起動されるタイミングTnの時点においても、補ビット線XBLとビット線BLとの電位の大小関係が逆転しないため、正常な読み出しが可能となる。一方、異常セルは、このセンスアンプの増幅能力のアンバランスによって、タイミングTnの時点において、ビット線BLとビット線XBLとの電位の大小関係が逆転している。このため、結果的に逆のデータが読み出されるので、検査において異常セルのみを検出することができる。
特に本実施形態において、不良を検出するためにSAPB信号に印加する電圧は、スクリーニングを要する、メモリセルから出力されるH側とL側の電位差に応じて設定されることが必要である。FeRAMは受動素子であるから、メモリセルからデータが一度出力されてしまった後は、ビット線の電位はそれぞれ保持される。SANT信号とSANB信号とを活性化するタイミングまでの間に、SAPT信号にLが印加されて、SAPB信号によって能力を抑えられた増幅用PMOSFETによる補ビット線XBLのVDD側への増幅に対して、本来の増幅能力で駆動するビット線BLのVDD側への増幅が上回ることで、検出したい電位差以下の特性をもつメモリセルに対してビット線と捕ビット線との電位の大小関係が逆転するように、SAPB信号に印加する電圧が設定されていることが望ましい。なお、このSAPB信号に印加する電圧設定についても、メモリセルの出力電位及びそれに対応して規定のサイクル内で読み出し動作を実現させるために必要なセンスアンプの電流能力と動作タイミングとを考慮して、上記の動作原理に基づいてシミュレーション等によって設定すれば良い。
本実施形態によると、受動型素子の特性マージン不足のメモリセルをスクリーングすることが可能となる、また、他のGNDにプリチャージする構成の半導体記憶装置においても同様にしてスクリーニングすることが可能となる。
なお、本実施形態のセンスアンプを用いた半導体記憶装置においても、上述したスクリーニングではなく通常の検査を実施する場合には、図15に示すような設定とすればよい。すなわち、FeRAM又はDRAM(Dynamic Random Access Memory)では、センスアンプの動作方式として、まず、増幅用PMOSFETを動作させた後、増幅用NMOSFETを動作させる方式を用いることは広く知られた手法であり、これに準ずる検査でのタイミングチャートを図15についても示している。つまり、SAPT信号及びSAPB信号をまず同じタイミング、同じ印加電圧で起動した後、SANT信号及びSANB信号を同じタイミング、同じ印加電圧で起動する。この時、さらに、SANE信号にHを印加すると共にSAPE信号にLを印加することにより、制御用MOSFETの電流能力はそれぞれイコライズされ、第1の実施形態と同様に、本実施形態においても制御用に付加したMOSFETの能力バラつきが通常検査に及ぼす影響を低減することができる。
以上説明したように、本発明の差動増幅型センスアンプ回路及びその駆動方法、並びに半導体記憶装置及びその評価手法は、通常動作ではスクリーニングできない、欠陥起因等による特性マージン不足による信頼性不良を初期検査でスクリーニングすることができるものであり、特に、SRAM素子又は受動型素子からなる半導体記憶装置の評価において有用である。
BL ビット線
XBL 補ビット線
SAP VDD側センスアンプ制御信号
SAN GND側センスアンプ制御信号
SAPT BL側のVDD側センスアンプ制御信号
SAPB XBL側のVDD側センスアンプ制御信号
SANT BL側のGND側センスアンプ制御信号
SANB XBL側のGND側センスアンプ制御信号
SANE GND側の増幅用トランジスタのイコライズ信号
SAPE VDD側の増幅用トランジスタのイコライズ信号
WL ワード線起動信号
PRCE プリチャージ起動信号
CP FeRAM読み出し用電極起動信号
101 BL側のVDDへの増幅用PMOSFET
102 BL側のGNDへの増幅用NMOSFET
103 XBL側のVDDへの増幅用PMOSFET
104 XBL側のGNDへの増幅用NMOSFET
105 VDD側センスアンプ制御用PMOSFET
106 GND側センスアンプ制御用NMOSFET
201 BL側のVDDへの増幅用PMOSFET
202 BL側のGNDへの増幅用NMOSFET
203 XBL側のVDDへの増幅用PMOSFET
204 XBL側のGNDへの増幅用NMOSFET
205 BL側のVDD側センスアンプ制御用PMOSFET
206 BL側のGND側センスアンプ制御用NMOSFET
207 XBL側のVDD側センスアンプ制御用PMOSFET
208 XBL側のGND側センスアンプ制御用NMOSFET
301 BL側のVDDへの増幅用PMOSFET
302 BL側のGNDへの増幅用NMOSFET
303 XBL側のVDDへの増幅用PMOSFET
304 XBL側のGNDへの増幅用NMOSFET
305 BL側のVDD側センスアンプ制御用PMOSFET
306 BL側のGND側センスアンプ制御用NMOSFET
307 XBL側のVDD側センスアンプ制御用PMOSFET
308 XBL側のGND側センスアンプ制御用NMOSFET
309 VDD側の増幅用トランジスタのイコライズ用PMOSFET
310 GND側の増幅用トランジスタのイコライズ用NMOSFET
401 SRAMメモリセルのBL側ロードPMOSFET
402 SRAMメモリセルのXBL側ロードPMOSFET
403 SRAMメモリセルのBL側ドライブNMOSFET
404 SRAMメモリセルのXBL側ドライブNMOSFET
405 SRAMメモリセルのBL側アクセスNMOSFET
406 SRAMメモリセルのXBL側アクセスPMOSFET
407 不良リーク源を等価的にあらわす抵抗素子
408 BL側のVDDへの増幅用PMOSFET
409 BL側のGNDへの増幅用NMOSFET
410 XBL側のVDDへの増幅用PMOSFET
411 XBL側のGNDへの増幅用NMOSFET
412 BL側のVDD側センスアンプ制御用PMOSFET
413 BL側のGND側センスアンプ制御用NMOSFET
414 XBL側のVDD側センスアンプ制御用PMOSFET
415 XBL側のGND側センスアンプ制御用NMOSFET
416 VDD側の増幅用トランジスタのイコライズ用PMOSFET
417 GND側の増幅用トランジスタのイコライズ用NMOSFET
1201 FeRAMメモリセルのBL側アクセスNMOSFET
1202 FeRAMメモリセルのXBL側アクセスNMOSFET
1203 FeRAMメモリセルのBL側強誘電体キャパシタ
1204 FeRAMメモリセルのBL側強誘電体キャパシタ
1205 BL側のVDDへの増幅用PMOSFET
1206 BL側のGNDへの増幅用NMOSFET
1207 XBL側のVDDへの増幅用PMOSFET
1208 XBL側のGNDへの増幅用NMOSFET
1209 BL側のVDD側センスアンプ制御用PMOSFET
1210 BL側のGND側センスアンプ制御用NMOSFET
1211 XBL側のVDD側センスアンプ制御用PMOSFET
1212 XBL側のGND側センスアンプ制御用NMOSFET
1213 VDD側の増幅用トランジスタのイコライズ用PMOSFET
1214 GND側の増幅用トランジスタのイコライズ用NMOSFET
1601 SRAMメモリセルのBL側ロードPMOSFET
1602 SRAMメモリセルのXBL側ロードPMOSFET
1603 SRAMメモリセルのBL側ドライブNMOSFET
1604 SRAMメモリセルのXBL側ドライブNMOSFET
1605 SRAMメモリセルのBL側アクセスNMOSFET
1606 SRAMメモリセルのXBL側アクセスPMOSFET
1801 SRAMメモリセルのBL側ロードPMOSFET
1802 SRAMメモリセルのXBL側ロードPMOSFET
1803 SRAMメモリセルのBL側ドライブNMOSFET
1804 SRAMメモリセルのXBL側ドライブNMOSFET
1805 SRAMメモリセルのBL側アクセスNMOSFET
1806 SRAMメモリセルのXBL側アクセスPMOSFET
1807 不良リーク源を等価的にあらわす抵抗素子
BL1、BL2、BLn アレイ構成におけるビット線
XBL1、XBL2、XBLn アレイ構成における補ビット線
CKT1、CKT2、CKTn アレイ構成における従来検査回路
XBL 補ビット線
SAP VDD側センスアンプ制御信号
SAN GND側センスアンプ制御信号
SAPT BL側のVDD側センスアンプ制御信号
SAPB XBL側のVDD側センスアンプ制御信号
SANT BL側のGND側センスアンプ制御信号
SANB XBL側のGND側センスアンプ制御信号
SANE GND側の増幅用トランジスタのイコライズ信号
SAPE VDD側の増幅用トランジスタのイコライズ信号
WL ワード線起動信号
PRCE プリチャージ起動信号
CP FeRAM読み出し用電極起動信号
101 BL側のVDDへの増幅用PMOSFET
102 BL側のGNDへの増幅用NMOSFET
103 XBL側のVDDへの増幅用PMOSFET
104 XBL側のGNDへの増幅用NMOSFET
105 VDD側センスアンプ制御用PMOSFET
106 GND側センスアンプ制御用NMOSFET
201 BL側のVDDへの増幅用PMOSFET
202 BL側のGNDへの増幅用NMOSFET
203 XBL側のVDDへの増幅用PMOSFET
204 XBL側のGNDへの増幅用NMOSFET
205 BL側のVDD側センスアンプ制御用PMOSFET
206 BL側のGND側センスアンプ制御用NMOSFET
207 XBL側のVDD側センスアンプ制御用PMOSFET
208 XBL側のGND側センスアンプ制御用NMOSFET
301 BL側のVDDへの増幅用PMOSFET
302 BL側のGNDへの増幅用NMOSFET
303 XBL側のVDDへの増幅用PMOSFET
304 XBL側のGNDへの増幅用NMOSFET
305 BL側のVDD側センスアンプ制御用PMOSFET
306 BL側のGND側センスアンプ制御用NMOSFET
307 XBL側のVDD側センスアンプ制御用PMOSFET
308 XBL側のGND側センスアンプ制御用NMOSFET
309 VDD側の増幅用トランジスタのイコライズ用PMOSFET
310 GND側の増幅用トランジスタのイコライズ用NMOSFET
401 SRAMメモリセルのBL側ロードPMOSFET
402 SRAMメモリセルのXBL側ロードPMOSFET
403 SRAMメモリセルのBL側ドライブNMOSFET
404 SRAMメモリセルのXBL側ドライブNMOSFET
405 SRAMメモリセルのBL側アクセスNMOSFET
406 SRAMメモリセルのXBL側アクセスPMOSFET
407 不良リーク源を等価的にあらわす抵抗素子
408 BL側のVDDへの増幅用PMOSFET
409 BL側のGNDへの増幅用NMOSFET
410 XBL側のVDDへの増幅用PMOSFET
411 XBL側のGNDへの増幅用NMOSFET
412 BL側のVDD側センスアンプ制御用PMOSFET
413 BL側のGND側センスアンプ制御用NMOSFET
414 XBL側のVDD側センスアンプ制御用PMOSFET
415 XBL側のGND側センスアンプ制御用NMOSFET
416 VDD側の増幅用トランジスタのイコライズ用PMOSFET
417 GND側の増幅用トランジスタのイコライズ用NMOSFET
1201 FeRAMメモリセルのBL側アクセスNMOSFET
1202 FeRAMメモリセルのXBL側アクセスNMOSFET
1203 FeRAMメモリセルのBL側強誘電体キャパシタ
1204 FeRAMメモリセルのBL側強誘電体キャパシタ
1205 BL側のVDDへの増幅用PMOSFET
1206 BL側のGNDへの増幅用NMOSFET
1207 XBL側のVDDへの増幅用PMOSFET
1208 XBL側のGNDへの増幅用NMOSFET
1209 BL側のVDD側センスアンプ制御用PMOSFET
1210 BL側のGND側センスアンプ制御用NMOSFET
1211 XBL側のVDD側センスアンプ制御用PMOSFET
1212 XBL側のGND側センスアンプ制御用NMOSFET
1213 VDD側の増幅用トランジスタのイコライズ用PMOSFET
1214 GND側の増幅用トランジスタのイコライズ用NMOSFET
1601 SRAMメモリセルのBL側ロードPMOSFET
1602 SRAMメモリセルのXBL側ロードPMOSFET
1603 SRAMメモリセルのBL側ドライブNMOSFET
1604 SRAMメモリセルのXBL側ドライブNMOSFET
1605 SRAMメモリセルのBL側アクセスNMOSFET
1606 SRAMメモリセルのXBL側アクセスPMOSFET
1801 SRAMメモリセルのBL側ロードPMOSFET
1802 SRAMメモリセルのXBL側ロードPMOSFET
1803 SRAMメモリセルのBL側ドライブNMOSFET
1804 SRAMメモリセルのXBL側ドライブNMOSFET
1805 SRAMメモリセルのBL側アクセスNMOSFET
1806 SRAMメモリセルのXBL側アクセスPMOSFET
1807 不良リーク源を等価的にあらわす抵抗素子
BL1、BL2、BLn アレイ構成におけるビット線
XBL1、XBL2、XBLn アレイ構成における補ビット線
CKT1、CKT2、CKTn アレイ構成における従来検査回路
Claims (16)
- 互いに直列に接続された第1のPMOSFET及び第1のNMOSFETと、互いに直列に接続された第2のPMOSFET及び第2のNMOSFETとが、相補的に接続された差動増幅型センスアンプ回路であって、
前記第1のPMOSFETが、第1の制御用PMOSFETを介して電源電圧に接続されており、
前記第2のPMOSFETが、前記第1の制御用PMOSFETとは異なる第2の制御用PMOSFETを介して前記電源電圧に接続されており、
前記第1のNMOSFETが、第1の制御用NMOSFETを介して接地電圧に接続されており、
前記第2のNMOSFETが、前記第1の制御用NMOSFETとは異なる第2の制御用NMOSFETを介して接地電圧に接続されている、差動増幅型センスアンプ回路。 - 請求項1に記載の差動増幅型センスアンプ回路において、
前記第1のPMOSFETのソース側端子と前記第2のPMOSFETのソース側端子とが、ゲート制御で導通可能なイコライズ用PMOSFETに接続されており、
前記第1のNMOSFETのソース側端子と前記第2のNMOSFETのソース側端子とが、ゲート制御で導通可能なイコライズ用NMOSFETに接続されている、差動増幅型センスアンプ回路。 - 差動増幅型センスアンプ回路を駆動するための差動増幅型センスアンプ回路の駆動方法であって、
前記差動増幅型センスアンプ回路は、請求項1に記載の差動増幅型センスアンプ回路であり、
前記第1の制御用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で活性化する工程(a)と、
前記第2の制御用NMOSFETのゲート端子を前記第1の電圧とは大きさの異なる第2の電圧からなる第2の活性化信号で活性化する工程(b)と、
前記工程(a)及び(b)よりも後に、前記第1の制御用PMOSFETのゲート端子及び前記第2の制御用PMOSFETのゲート端子を第3の電圧からなる第3の活性化信号で活性化する工程(c)とを備え、
前記工程(a)〜(c)を実行することにより、前記第1のNMOSFETの接地電圧への増幅能力と前記第2のNMOSFETの接地電圧への増幅能力とを独立に制御する、差動増幅型センスアンプ回路の駆動方法。 - 差動増幅型センスアンプ回路を駆動するための差動増幅型センスアンプ回路の駆動方法であって、
前記差動増幅型センスアンプ回路は、請求項1に記載の差動増幅型センスアンプ回路であり、
前記第1の制御用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で活性化する工程(a)と、
前記工程(a)よりも後に、前記第2の制御用NMOSFETのゲート端子を前記第1の電圧からなる第2の活性化信号で活性化する工程(b)と、
前記工程(b)よりも後に、前記第1の制御用PMOSFETのゲート端子及び前記第2の制御用PMOSFETのゲート端子を第3の電圧からなる第3の活性化信号で活性化する工程(c)とを備え、
前記工程(a)〜(c)を実行することにより、前記第1のNMOSFETの接地電圧への増幅能力と前記第2のNMOSFETの接地電圧への増幅能力とを独立に制御する、差動増幅型センスアンプ回路の駆動方法。 - 差動増幅型センスアンプ回路を駆動するための差動増幅型センスアンプ回路の駆動方法であって、
前記差動増幅型センスアンプ回路は、請求項2に記載の差動増幅型センスアンプ回路であり、
前記イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で不活性化する工程(a)と、
前記イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で活性化する工程(b)と、
前記工程(a)及び(b)よりも後に、前記第1の制御用NMOSFETのゲート端子を第3の電圧からなる第3の活性化信号で活性化する工程(c)と、
前記工程(a)及び(b)よりも後に、前記第2の制御用NMOSFETのゲート端子を前記第3の電圧とは大きさの異なる第4の電圧からなる第4の活性化信号で活性化する工程(d)と、
前記工程(c)及び(d)よりも後に、前記第1の制御用PMOSFETのゲート端子及び前記第2の制御用PMOSFETのゲート端子を第5の電圧からなる第5の活性化信号で活性化する工程(e)とを備え、
前記工程(a)〜(e)を実行することにより、前記第1のNMOSFETの接地電圧への増幅能力と前記第2のNMOSFETの接地電圧への増幅能力とを独立に制御する一方で、前記第1のPMOSFETの電源電圧への増幅能力と前記第2のPMOSFETの電源電圧への増幅能力とをイコライズする、差動増幅型センスアンプ回路の駆動方法。 - 差動増幅型センスアンプ回路を駆動するための差動増幅型センスアンプ回路の駆動方法であって、
前記差動増幅型センスアンプ回路は、請求項2に記載の差動増幅型センスアンプ回路であり、
前記イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で不活性化する工程(a)と、
前記イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で活性化する工程(b)と、
前記工程(a)及び(b)よりも後に、前記第1の制御用NMOSFETのゲート端子を第3の電圧からなる第3の活性化信号で活性化する工程(c)と、
前記工程(a)及び(b)よりも後に、前記第2の制御用NMOSFETのゲート端子を前記第3の電圧からなる第4の活性化信号で活性化する工程(d)と、
前記工程(c)及び(d)よりも後に、前記第1の制御用PMOSFETのゲート端子及び前記第2の制御用PMOSFETのゲート端子を第4の電圧からなる第5の活性化信号で活性化する工程(e)とを備え、
前記工程(a)〜(e)を実行することにより、前記第1のNMOSFETの接地電圧への増幅能力と前記第2のNMOSFETの接地電圧への増幅能力とを独立に制御する一方で、前記第1のPMOSFETの電源電圧への増幅能力と前記第2のPMOSFETの電源電圧への増幅能力とをイコライズする、差動増幅型センスアンプ回路の駆動方法。 - 差動増幅型センスアンプ回路を備えたSRAMを搭載した半導体記憶装置であって、
前記差動増幅型センスアンプ回路は、請求項1に記載の差動増幅型センスアンプ回路であり、
前記第1のPMOSFETと前記第1のNMOSFETとの接続点である第1の入力端子が、前記SRAMのビット線対の一方に接続されており、
前記第2のPMOSFETと前記第2のNMOSFETとの接続点である第2の入力端子が、前記SRAMのビット線対の他方に接続されている、半導体記憶装置。 - 差動増幅型センスアンプ回路を備えたSRAMを搭載した半導体記憶装置であって、
前記差動増幅型センスアンプ回路は、請求項2に記載の差動増幅型センスアンプ回路であり、
前記第1のPMOSFETと前記第1のNMOSFETとの接続点である第1の入力端子が、前記SRAMのビット線対の一方に接続されており、
前記第2のPMOSFETと前記第2のNMOSFETとの接続点である第2の入力端子が、前記SRAMのビット線対の他方に接続されている、半導体記憶装置。 - 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
前記半導体記憶装置は、請求項7に記載の半導体記憶装置であり、
前記ビット線対の両方を電源電圧にプリチャージし、前記SRAMの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程(a)と、
前記工程(a)よりも後に、前記第1の制御用NMOSFETのゲート端子を電源電圧からなる第1の活性化信号で活性化する工程(b)と、
前記工程(a)よりも後に、前記第2の制御用NMOSFETのゲート端子を前記電源電圧よりも小さい電圧からなる第2の活性化信号で活性化する工程(c)と、
前記工程(b)及び(c)よりも後に、前記第1の制御用PMOSFETのゲート端子及び前記第2の制御用PMOSFETのゲート端子を第1の電圧からなる第3の活性化信号で活性化する工程(d)とを備え、
前記工程(b)〜(d)を実行して、前記第1のNMOSFETの接地電圧への増幅能力と前記第2のNMOSFETの接地電圧への増幅能力とを独立に制御することにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。 - 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
前記半導体記憶装置は、請求項8に記載の半導体記憶装置であり、
前記ビット線対の両方を電源電圧にプリチャージし、前記SRAMの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程(a)と、
前記工程(a)よりも後に、前記イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で不活性化する工程(b)と、
前記工程(a)よりも後に、前記イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で活性化する工程(c)と、
前記工程(b)及び(c)よりも後に、前記第1の制御用NMOSFETのゲート端子を電源電圧からなる第3の活性化信号で活性化する工程(d)と、
前記工程(b)及び(c)よりも後に、前記第2の制御用NMOSFETのゲート端子を前記電源電圧よりも小さい電圧からなる第4の活性化信号で活性化する工程(e)と、
前記工程(d)及び(e)よりも後に、前記第1の制御用PMOSFETのゲート端子及び前記第2の制御用PMOSFETのゲート端子を第3の電圧からなる第5の活性化信号で活性化する工程(f)とを備え、
前記工程(a)〜(f)を実行して、前記第1のNMOSFETの接地電圧への増幅能力と前記第2のNMOSFETの接地電圧への増幅能力とを独立に制御する一方で、前記第1のPMOSFETの電源電圧への増幅能力と前記第2のPMOSFETの電源電圧への増幅能力とをイコライズすることにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。 - 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
前記半導体記憶装置は、請求項8に記載の半導体記憶装置であり、
前記ビット線対の両方を電源電圧にプリチャージし、前記SRAMの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程(a)と、
前記工程(a)よりも後に、前記イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で活性化する工程(b)と、
前記工程(a)よりも後に、前記イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で活性化する工程(c)と、
前記工程(b)及び(c)よりも後に、前記第1の制御用NMOSFET及び前記第2の制御用NMOSFETのゲート端子を電源電圧からなる第3の活性化信号で活性化する工程(d)と、
前記工程(d)よりも後に、前記第1の制御用PMOSFETのゲート端子及び前記第2の制御用PMOSFETのゲート端子を第3の電圧からなる第4の活性化信号で活性化する工程(e)とを備え、
前記工程(a)〜(e)を実行して、前記第1のNMOSFETの接地電圧への増幅能力と前記第2のNMOSFETの接地電圧への増幅能力とをイコライズすると共に、前記第1のPMOSFETの電源電圧への増幅能力と前記第2のPMOSFETの電源電圧への増幅能力とをイコライズすることにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。 - 差動増幅型センスアンプ回路を備えたFeRAMを搭載した半導体記憶装置であって、
前記差動増幅型センスアンプ回路は、請求項1に記載の差動増幅型センスアンプ回路であり、
前記第1のPMOSFETと前記第1のNMOSFETとの接続点である第1の入力端子が前記FeRAMのビット線対の一方に接続されており、
前記第2のPMOSFETと前記第2のNMOSFETとの接続点である第2の入力端子が前記FeRAMのビット線対の他方に接続されている、半導体記憶装置。 - 差動増幅型センスアンプ回路を備えたFeRAMを搭載した半導体記憶装置であって、
前記差動増幅型センスアンプ回路は、請求項2に記載の差動増幅型センスアンプ回路であり、
前記第1のPMOSFETと前記第1のNMOSFETとの接続点である第1の入力端子が前記FeRAMのビット線対の一方に接続され、
前記第2のPMOSFETと前記第2のNMOSFETとの接続点である第2の入力端子が前記FeRAMのビット線対の他方に接続されている、半導体記憶装置。 - 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
前記半導体記憶装置は、請求項12に記載の半導体記憶装置であり、
前記ビット線対の両方を接地電圧にプリチャージし、前記FeRAMの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程(a)と、
前記工程(a)よりも後に、前記第1の制御用PMOSFETのゲート端子を接地電圧からなる第1の活性化信号で活性化する工程(b)と、
前記工程(a)よりも後に、前記第2の制御用PMOSFETのゲート端子を前記接地電圧よりも大きい電圧からなる第2の活性化信号で活性化する工程(c)と、
前記工程(b)及び(c)よりも後に、前記第1の制御用NMOSFETのゲート端子及び前記第2の制御用NMOSFETのゲート端子を第1の電圧からなる第3の活性化信号で活性化する工程(d)とを備え、
前記工程(a)〜(d)を実行して、前記第1のPMOSFETの電源電圧への増幅能力と前記第2のPMOSFETの電源電圧への増幅能力とを独立に制御することにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。 - 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
前記半導体記憶装置は、請求項13に記載の半導体記憶装置であり、
前記ビット線対の両方を接地電圧にプリチャージし、前記FeRAMの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程(a)と、
前記工程(a)よりも後に、前記イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で活性化する工程(b)と、
前記工程(a)よりも後に、前記イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で不活性化する工程(c)と、
前記工程(b)及び(c)よりも後に、前記第1の制御用PMOSFETのゲート端子を接地電圧からなる第3の活性化信号で活性化する工程(d)と、
前記工程(b)及び(c)よりも後に、前記第2の制御用PMOSFETのゲート端子を前記接地電圧よりも大きい電圧からなる第4の活性化信号で活性化する工程(e)と、
前記工程(d)及び(e)よりも後に、前記第1の制御用NMOSFETのゲート端子及び前記第2の制御用NMOSFETのゲート端子を第3の電圧からなる第5の活性化信号で活性化する工程(f)とを備え、
前記工程(a)〜(f)を実行して、前記第1のPMOSFETの電源電圧への増幅能力と前記第2のPMOSFETの電源電圧への増幅能力とを独立に制御する一方で、前記第1のNMOSFETの接地電圧への増幅能力と前記第2のNMOSFETの接地電圧への増幅能力とをイコライズすることにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。 - 半導体記憶装置を評価する半導体記憶装置の評価方法であって、
前記半導体記憶装置は、請求項13に記載の半導体記憶装置であり、
前記ビット線対の両方を接地電圧にプリチャージし、前記FeRAMの選択されたメモリセルに記憶されたデータを前記ビット線対の各々に読み出す工程(a)と、
前記工程(a)よりも後に、前記イコライズ用NMOSFETのゲート端子を第1の電圧からなる第1の活性化信号で活性化する工程(b)と、
前記工程(a)よりも後に、前記イコライズ用PMOSFETのゲート端子を第2の電圧からなる第2の活性化信号で活性化する工程(c)と、
前記工程(b)及び(c)よりも後に、前記第1の制御用PMOSFET及び前記第2の制御用PMOSFETのゲート端子を接地電圧からなる第3の活性化信号で活性化する工程(d)と、
前記工程(d)よりも後に、前記第1の制御用NMOSFETのゲート端子及び前記第2の制御用NMOSFETのゲート端子を第3の電圧からなる第4の活性化信号で活性化する工程(e)とを備え、
前記工程(a)〜(e)を実行して、前記第1のPMOSFETの電源電圧への増幅能力と前記第2のPMOSFETの電源電圧への増幅能力とをイコライズすると共に、前記第1のNMOSFETの接地電圧への増幅能力と前記第2のNMOSFETの接地電圧への増幅能力とをイコライズすることにより、前記メモリセルに記憶されたデータの読み出し特性マージンを評価する、半導体記憶装置の評価方法。
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---|---|---|---|
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Publications (1)
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Family
ID=44880817
Family Applications (1)
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---|---|---|---|---|
DE102012013510A1 (de) | 2011-09-20 | 2013-03-21 | Hitachi Automotive Systems, Ltd. | Hydraulische Steuereinheit zur Verwendung in einer Ventiltiming-Steuerungsvorrichtung |
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WO2018159225A1 (ja) * | 2017-03-03 | 2018-09-07 | ソニーセミコンダクタソリューションズ株式会社 | センスアンプ、半導体記憶装置、情報処理装置及び読み出し方法 |
-
2010
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