JP2010218630A - 半導体記憶装置およびその試験方法 - Google Patents

Abstract

【課題】強誘電体キャパシタの分極特性の評価試験および疲労試験を実行することができかつチップサイズを縮小化する。
【解決手段】半導体記憶装置は、強誘電体キャパシタと、セルトランジスタと、前記複数のメモリセルが接続するビット線と、セルトランジスタのゲートに接続されたワード線と、強誘電体キャパシタの一方の電極に接続されたプレート線と、ビット線に接続されたセンスアンプと、外部からビット線へ電圧を印加することができる試験パッドと、ビット線に対応して設けられており試験パッドと各ビット線との間に介在する試験トランジスタと、試験パッドと試験トランジスタとの間の第１のノードに接続された疲労試験バイアス回路とを備え、試験トランジスタは、試験パッドから強誘電体キャパシタへ電圧を印加する第１の試験、および、疲労試験バイアス回路から強誘電体キャパシタへ電圧を印加する第２の試験に共用される。
【選択図】図２

Description

本発明は、半導体記憶装置およびその試験方法に関する。

強誘電体メモリは、ヒステリシス特性を有する強誘電体キャパシタの分極を利用してデータを記憶する。分極方向は、強誘電体キャパシタに印加する電界の方向によって制御する。例えば、データ“１”を強誘電体キャパシタに書き込むためには、強誘電体キャパシタの一方の電極に接続されたビット線の電位をハイレベルにし、かつ、強誘電体キャパシタの他方の電極に接続されたプレート線の電位をロウレベルにする。データ“０”を強誘電体キャパシタに書き込むためには、その逆に、ビット線の電位をロウレベルにし、かつ、プレート線の電位をハイレベルにする。これにより、強誘電体の分極方向が決定され、データ“０”または“１”がメモリセルに書き込まれる。

読出し動作では、ビット線電位をロウレベルにしてプレート線電位をハイレベルにする。これにより、強誘電体の分極方向に応じた電荷がビット線に伝達される。センスアンプがそのビット線電位を増幅することで読出しを行う。強誘電体メモリは破壊読出し型（destructive read-out type)メモリであるので、センスアンプは読出したデータをメモリセルへ書き戻す。

このような強誘電体メモリの分極特性を評価するために、外部からビット線に直接電圧を印加する。これによって、メモリセルの信号量（“０”と“１”との信号差）の測定を行う。また、強誘電体メモリの疲労試験を行うために、強誘電体キャパシタの両端の電極にハイレベルとロウレベルの電圧を交互に繰り返し印加する。即ち、ビット線とプレート線とに交互に繰り返しハイレベルとロウレベルの電圧を印加する。

分極特性の評価試験のために、外部パッドとビット線との間を接続するトランジスタが各ビット線のそれぞれに必要であった。また、疲労試験のために、ハイレベルまたはロウレベルをビット線へ印加する回路が各ビット線（あるいは、各ビット線対）のそれぞれに必要であった。

強誘電体キャパシタの分極特性の評価試験および強誘電体キャパシタの疲労試験は、強誘電体メモリの信頼性を保証するために必要な試験である。このため、評価試験および疲労試験のそれぞれに必要な素子をメモリに組み込む必要があった。これは、強誘電体メモリのチップサイズの縮小化を妨げる原因の１つとなっていた。

特開２００２−３１３１００号公報

強誘電体キャパシタの分極特性の評価試験および強誘電体キャパシタの疲労試験を実行することができ、かつ、強誘電体メモリのチップサイズを縮小化することができる半導体記憶装置およびその試験方法を提供する。

本発明に係る実施形態に従った半導体記憶装置は、２つの電極間に強誘電体膜を有し二次元配置された複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタから構成される複数のメモリセルと、前記複数のメモリセルが接続する複数のビット線と、前記複数のセルトランジスタのゲートに接続された複数のワード線と、前記複数の強誘電体キャパシタの一方の電極に接続された複数のプレート線と、前記複数のビット線に接続された複数のセンスアンプと、外部から前記複数のビット線へ電圧を印加することができる少なくとも１つの試験パッドと、前記複数のビット線に対応して設けられており、前記試験パッドと各ビット線との間に介在する複数の試験トランジスタと、前記試験パッドと前記複数の試験トランジスタとの間の第１のノードに接続された疲労試験バイアス回路とを備え、
前記複数の試験トランジスタは、前記試験パッドから前記複数の強誘電体キャパシタへ電圧を印加する第１の試験、および、前記疲労試験バイアス回路から前記複数の強誘電体キャパシタへ電圧を印加する第２の試験に共用されることを特徴とする。

本発明に係る実施形態に従った半導体記憶装置の試験方法は、２つの電極間に強誘電体膜を有し二次元配置された複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタから構成される複数のメモリセルと、前記複数のメモリセルが接続する複数のビット線と、前記複数のセルトランジスタのゲートに接続された複数のワード線と、前記複数の強誘電体キャパシタの一方の電極に接続された複数のプレート線と、外部から電圧を印加することができる少なくとも１つの試験パッドと、前記複数のビット線に対応して設けられており、前記試験パッドと各ビット線との間に介在する複数の試験トランジスタとを備えた半導体記憶装置の試験方法であって、
前記複数の強誘電体キャパシタへの電圧を変化させることによって前記複数の強誘電体キャパシタの分極特性を評価する評価試験と、
前記複数の強誘電体キャパシタにバイナリデータを交互に繰り返し書き込む疲労試験とを具備し、
前記複数の試験トランジスタは、前記評価試験、および、前記疲労試験に共用されることを特徴とする。

本発明による半導体記憶装置およびその試験方法は、強誘電体キャパシタの分極特性の評価試験および強誘電体キャパシタの疲労試験を実行することができ、かつ、強誘電体メモリのチップサイズを縮小化することができる。

本発明に係る第１の実施形態に従ったメモリ装置の構成を示すブロック図。 疲労試験バイアス回路ＦＴＢＣ、評価試験用の試験パッドＰ０、Ｐ１、および、それらの周辺部を示す回路図。 疲労試験バイアス回路ＦＴＢＣの内部構成を示す回路図。 本実施形態による強誘電体メモリの疲労試験時におけるタイミング図。 第２の実施形態による疲労試験バイアス回路ＦＴＢＣの内部構成を示す回路図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったメモリ装置の構成を示すブロック図である。本実施形態のメモリ装置は、メモリセルに情報データとしてのデジタル値を格納し、センスアンプが基準データに基づいてこの情報データを検出する任意のメモリでよい。例えば、メモリ装置は、ＤＲＡＭ、強誘電体メモリ、メモリ等である。以下の実施形態は、強誘電体メモリの実施形態である。例えば、本実施形態による強誘電体メモリは、強誘電体キャパシタとセルトランジスタが直列に接続してメモリセルを構成し、セルトランジスタの一端がビット線に接続し、強誘電体の一端がプレート線に接続するＤＲＡＭセルと同様なセル構成であってもよい。また、本実施形態による強誘電体メモリは、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし，このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」（Memory which consists of series connected memory cells each having a transistor having a source terminal and a drain terminal and a ferroelectric capacitor inbetween said two terminals, hereafter named "Series connected TC unit type ferroelectric RAM"）であってよい。ここでは、セルトランジスタと強誘電体キャパシタが直列に構成されるメモリセルを例に挙げて示した。

メモリ装置は、メモリセルアレイＭＣＡと、ビット線ＢＬ０〜ＢＬｎ−１、ｂＢＬ０〜ｂＢＬｎ−１（以下、単にＢＬともいう）と、ワード線ＷＬ０〜ＷＬｍ（以下、単にＷＬともいう）と、センスアンプＳＡ０〜ＳＡｎ−１（以下、単にＳＡともいう）とを備えている。尚、ｎおよびｍはそれぞれ整数である。

メモリセルアレイＭＣＡは、マトリックス状に二次元配置された複数のメモリセルＭＣｉｊ（ｉ、ｊはそれぞれ整数）を含む。各メモリセルＭＣｉｊは、２つの電極間に強誘電体膜を有する強誘電体キャパシタと、強誘電体キャパシタに対応して設けられたセルトランジスタとを含む。

複数のビット線ＢＬは、カラム方向に延伸している。各ビット線ＢＬは、カラム方向に配列された複数のメモリセルＭＣのセルトランジスタに接続されている。ビット線ＢＬは、セルトランジスタを介して強誘電体キャパシタの一方の電極に接続されている。

複数のワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。各ワード線ＷＬは、ロウ方向に配列された複数のメモリセルＭＣのセルトランジスタのゲートに接続されている。

複数のプレート線ＰＬは、ロウ方向に延伸している。各プレート線ＰＬは、ロウ方向に配列された複数のメモリセルＭＣの強誘電体キャパシタの他方の電極に接続されている。

センスアンプＳＡｉは、ビット線対ＢＬｉ、ｂＢＬｉ（ｉは整数）ごとに対応して設けられている。センスアンプＳＡｉは、ビット線対ＢＬｉとｂＢＬｉとの間に接続されている。例えば、センスアンプＳＡｉは、ビット線ＢＬｉに伝送される情報データを、ビット線ｂＢＬｉに伝送される基準データに基づいて検出する。逆に、センスアンプＳＡｉは、ビット線ｂＢＬｉに伝送される情報データを、ビット線ＢＬｉに伝送される基準データに基づいて検出することもできる。センスアンプＳＡｉは、検出した情報データをラッチする。

センスアンプＳＡｉは、ＤＱバッファおよびＩ／Ｏ回路（いずれも図示せず）を介して、検出された情報データを外部へ出力する。あるいは、センスアンプＳＡｉは、ＤＱバッファおよびＩ／Ｏ回路（いずれも図示せず）を介して外部からの情報データを受け取り、メモリセルＭＣへ書き込む役目を果たす。

図２は、疲労試験バイアス回路ＦＴＢＣ、評価試験用の試験パッドＰ０、Ｐ１、および、それらの周辺部を示す回路図である。試験パッドＰ０、Ｐ１は、強誘電体キャパシタＦＣの分極特性を評価するための評価試験に用いられる。外部パッドＰ０は、ビット線ＢＬ０〜ＢＬｎ−１に共通に設けられている。試験パッドＰ１は、ビット線ｂＢＬ０〜ｂＢＬｎ−１に共通に設けられている。試験パッドＰ０、Ｐ１は、ダイシング前のウェハ状態において、外部電圧をそれぞれビット線ＢＬ０〜ＢＬｎ−１およびビット線ｂＢＬ０〜ｂＢＬｎ−１に直接印加するために設けられている。

試験トランジスタＴＴ０、ＴＴ１、・・・ＴＴ２ｎ＋１は、複数のビット線ＢＬ０〜ＢＬｎ−１およびｂＢＬ０〜ｂＢＬｎ−１のそれぞれに対応して設けられている。即ち、試験トランジスタＴＴ０、ＴＴ２、ＴＴ４、・・・ＴＴ２ｎは、ビット線ＢＬ０〜ＢＬｎ−１に対応しており、試験トランジスタＴＴ１、ＴＴ３、ＴＴ５、・・・ＴＴ２ｎ＋１は、ビット線ｂＢＬ０〜ｂＢＬｎ−１に対応している。試験パッドＰ０は、試験トランジスタＴＴ０、ＴＴ２、ＴＴ４、・・・ＴＴ２ｎを介してビット線ＢＬ０〜ＢＬｎ−１に接続されている。試験パッドＰ１は、試験トランジスタＴＴ１、ＴＴ３、ＴＴ５、・・・ＴＴ２ｎ＋１を介してビット線ｂＢＬ０〜ｂＢＬｎ−１に接続されている。

試験トランジスタＴＴ０、ＴＴ１、・・・ＴＴ２ｎ＋１は、強誘電体キャパシタＦＣの分極特性の評価試験および疲労試験の時に導通状態になる。

さらに、疲労試験バイアス回路ＦＴＢＣが、試験パッドＰ０と試験トランジスタＴＴ０、ＴＴ２、ＴＴ４、・・・ＴＴ２ｎとの間のノードＮ０、および、試験パッドＰ１と試験トランジスタＴＴ１、ＴＴ３、ＴＴ５、・・・ＴＴ２ｎ＋１との間のノードＮ１に接続されている。疲労試験バイアス回路ＦＴＢＣは、ビット線ＢＬ０〜ＢＬｎ−１およびｂＢＬ０〜ｂＢＬｎ−１に対して共通である。

強誘電体キャパシタＦＣの分極特性の評価試験（第1の試験）は、外部から印加される電圧Ｖｄｒ０およびＶｄｒ１を徐々に変化させ、強誘電体の分極方向が変化した時点の電圧Ｖｄｒ０およびＶｄｒ１を調べる試験である。この評価試験によって、強誘電体キャパシタＦＣの分極特性の良否および強誘電体キャパシタＦＣ劣化の度合いが判明する。強誘電体キャパシタＦＣの分極特性を知るためには、試験パッドＰ０およびＰ１から入力される電圧Ｖｄｒ０およびＶｄｒ１は可変である必要がある。よって、この評価試験の電圧は、外部から試験パッドＰ０およびＰ１を介して印加される。尚、分極特性の評価試験は、通常、ダイシング前のウェハ段階において行われる。

強誘電体キャパシタＦＣの疲労試験（第２の試験）では、疲労試験バイアス回路ＦＴＢＣが強誘電体キャパシタＦＣの２つの電極にハイレベル電位とロウレベル電位とを交互に繰り返し印加する。これにより、強誘電体キャパシタＦＣは分極反転を繰り返し、分極特性が劣化する。この疲労試験を所定回数行った前後に、分極特性の評価試験を行うことによって、強誘電体キャパシタＦＣの劣化の度合い（疲労度）を調べることができる。尚、疲労試験は、チップのアセンブリ後にいくつかサンプリングされて行われる。

疲労試験では、一定の電圧Ｖｓｔ１を強誘電体キャパシタＦＣに印加する。ＴＭＢは、テストモードにおいてビット線ＢＬを立ち上げるタイミングである。ＴＭＦＥは、疲労試験のモードにエンターしたことを示すイネーブル信号である。

従来では、試験パッドＰ０、Ｐ１および疲労試験バイアス回路ＦＴＢＣは、それぞれ個別にビット線ＢＬ、ｂＢＬに接続されていた。即ち、試験トランジスタが、疲労試験バイアス回路ＦＴＢＣおよび試験パッドＰ０、Ｐ１に対して個別に設けられる。この場合、試験トランジスタの個数は倍増することになる。試験トランジスタは各ビット線ＢＬに対応して設けられているので、試験トランジスタの個数が倍増すると、チップサイズがかなり大きくなってしまう。

これに対し、本実施形態では、ノードＮ０からビット線ＢＬ０までの配線、ノードＮ１からビット線ｂＢＬ０までの配線、試験トランジスタＴＴ０〜ＴＴ２ｎ＋１は、分極特性の評価試験および疲労試験において共用されている。これにより、試験トランジスタＴＴ０〜ＴＴ２ｎ＋１は、各ビット線ＢＬに対して１つずつ設ければ足りる。また、疲労試験バイアス回路ＦＴＢＣからビット線ＢＬまでの配線および試験パッドＰ０、Ｐ１からビット線ＢＬまでの配線のレイアウトが従来よりも容易になる。

イコライジング回路ＥＱＣは、スタンドバイ時にビット線ＢＬ０、ｂＢＬ０をロウレベル電位（例えば、ソース電位ＶＳＳ）に等しくするために設けられている。

ＰＬドライバＰＬＤは、プレート線ＰＬを駆動するドライバである。ＰＬドライバＰＬＤは、疲労試験においてプレート線ＰＬの電位が信号ＴＭＢの電位とほぼ逆論理になるようにプレート線ＰＬを駆動する。ビット線ＢＬとプレート線ＰＬとが交互にハイレベルとなる。これにより、強誘電体キャパシタＦＣにデータ“０”と“１”とが繰り返し書き込まれる。

図３（Ａ）および図３（Ｂ）は、疲労試験バイアス回路ＦＴＢＣの内部構成を示す回路図である。疲労試験バイアス回路ＦＴＢＣは、ノードＮ０と第１の電圧源Ｖｓｔ１との間に接続されたトランジスタＴ２００と、ノードＮ０と第２の電圧源ＶＳＳとの間に接続されたトランジスタとＴ２０１とを含む。また、疲労試験バイアス回路ＦＴＢＣは、ノードＮ１と第１の電圧源Ｖｓｔ１との間に接続されたトランジスタＴ２１０と、ノードＮ１と第２の電圧源ＶＳＳとの間に接続されたトランジスタとＴ２１１とを含む。

トランジスタＴ２００およびＴ２１０は、Ｐ型ＭＯＳトランジスタである。トランジスタＴ２０１およびＴ２１１は、Ｎ型ＭＯＳトランジスタである。

図３（Ａ）に示すように、トランジスタＴ２００およびＴ２０１のゲートは、ロジック回路１０に接続されている。ロジック回路１０は、信号ＴＭＢ、ＴＭＦＥおよびリセット信号ＲＳＴ（バー）を受け取り、トランジスタＴ２００およびＴ２０１を制御する。＊（バー）は、＊の反転信号を示す。リセット信号ＲＳＴ（バー）は、メモリ起動時や外部からの強制リセット時にロウレベル（非活性状態）となり、メモリの通常動作時にハイレベル（活性状態）となる信号である。リセット信号ＲＳＴ（バー）がロウレベルであるとき、ロジック回路１０は、トランジスタＴ２００およびＴ２０１を非導通状態にする。よって、ノードＮ０はフローティング状態となる。

また、分極特定の評価試験および通常動作（読出し／書込み）において、信号ＴＭＦＥがロウレベルに非活性化されている。よって、ロジック回路１０は、評価試験および通常動作においても、トランジスタＴ２００およびＴ２０１を非導通状態にする。このとき、ノードＮ０は、フローティング状態となる。ロジック回路１０は、疲労試験においてトランジスタＴ２００およびＴ２０１のいずれか一方を導通状態とし、他方を非導通状態とする。トランジスタＴ２００が導通状態となると、ノードＮ０は、ハイレベル電位Ｖｓｔ１になる。トランジスタＴ２０１が導通状態になると、ノードＮ０は、ロウレベル電位ＶＳＳになる。従って、ノードＮ０の電位は、フローティング状態、ハイレベル電位Ｖｓｔ１およびロウレベル電位ＶＳＳの３つの状態になり得る。

図３（Ｂ）に示す回路は、図３（Ａ）に示す回路と同様であるので、その動作の説明を省略する。尚、トランジスタＴ２１０およびＴ２１１が非導通状態である場合、ノードＮ１は、フローティング状態である。トランジスタＴ２１０が導通状態となると、ノードＮ１は、ハイレベル電位Ｖｓｔ１になる。トランジスタＴ２１１が導通状態になると、ノードＮ１は、ロウレベル電位ＶＳＳになる。従って、ノードＮ１の電位も、フローティング状態、ハイレベル電位Ｖｓｔ１およびロウレベル電位ＶＳＳの３つの状態になり得る。

ロジック回路１０および２０は、共に同じ構成を有するので、その一方のみの構成をより詳細に説明する。ＮＡＮＤゲートＧ１は、信号ＴＭＢ、ＴＭＦＥおよびＲＳＴ（バー）をＮＡＮＤ演算する。ＮＡＮＤゲートＧ１の出力は、偶数のインバータを介してトランジスタＴ２００のゲートに印加される。

ＮＯＲゲートＧ２は、信号ＴＭＢ、および、信号ＴＭＦＥの反転信号をＮＯＲ演算する。ＮＯＲゲートＧ２の出力は、ＮＡＮＤゲートＧ３に出力される。ＮＡＮＤゲートＧ３は、ＮＯＲゲートＧ２の出力および信号ＲＳＴ（バー）をＮＡＮＤ演算する。ＮＡＮＤゲートＧ３の出力は、トランジスタＴ２０１へ反転入力される。

ロジック回路１０よび２０はあくまでも一具体例であり、本発明によるロジック回路はこの構成に限定されない。

図４は、本実施形態による強誘電体メモリの疲労試験時におけるタイミング図である。このとき、リセット信号ＲＳＴ（バー）は、ハイレベルに活性化されている。また、ワード線ＷＬの一部または全部がハイレベルに活性化される。複数のワード線ＷＬを活性化した場合、該複数のワード線ＷＬに接続されたメモリセルＭＣの疲労試験を同時に行うことができる。

通常動作および強誘電体キャパシタＦＣの分極特性の評価試験において（〜ｔ１）、疲労試験イネーブル信号ＴＭＦＥは、ロウレベルで不活性状態である。このとき、ノードＮ０およびＮ１は、フローティング状態である。

ｔ１において、疲労試験イネーブル信号ＴＭＦＥが活性化されると、図３に示すＮＡＮＤゲートＧ１およびＮＯＲゲートＧ２が活性状態となる。これにより、ＮＡＮＤゲートＧ１およびＮＯＲゲートＧ２は、テストビット線信号ＴＭＢの論理に応じた信号を出力することが可能となる。

ｔ２〜ｔ３において、テストビット線信号ＴＭＢがハイレベルに活性化される。トランジスタＴ２００、Ｔ２１０が導通状態となる。これにより、ノードＮ０およびＮ１の電位（ビット線ＢＬｉおよびｂＢＬｉの電位）がハイレベル電位Ｖｓｔ１になる。よって、強誘電体キャパシタＦＣの一方の電極電位がビット線ＢＬを介してハイレベルＶｓｔ１となる。このとき、プレート線ドライバＰＬＤは、プレート線ＰＬの電圧をロウレベルＶＳＳに維持する。よって、強誘電体キャパシタＦＣの他方の電極電位はプレート線ＰＬを介してロウレベルＶＳＳを維持する。強誘電体キャパシタの分極方向が決定され、バイナリデータ“０”または“１”の一方が強誘電体キャパシタＦＣに書き込まれる。

ｔ３において、信号ＴＭＢをロウレベルＶＳＳに戻した後、ｔ４〜ｔ５において、プレート線ＰＬの電位をハイレベルＶｓｔ１に立ち上げる。トランジスタＴ２０１およびＴ２１１が導通状態となる。これにより、ノードＮ０およびＮ１の電位（ビット線ＢＬｉおよびｂＢＬｉの電位）がロウレベルＶＳＳになる。よって、強誘電体キャパシタＦＣの一方の電極電位がビット線ＢＬを介してロウレベルＶＳＳとなる。このとき、プレートドライバＰＬＤは、プレート線ＰＬの電圧をハイレベルＶｓｔ１にする。よって、強誘電体キャパシタＦＣの他方の電極電位がプレート線ＰＬを介してハイレベルＶｓｔ１になる。強誘電体キャパシタの分極方向が決定され、バイナリデータ“０”または“１”の他方が強誘電体キャパシタＦＣに書き込まれる。

ｔ６〜ｔ７における動作は、ｔ２〜ｔ３における動作と同様である。ｔ８〜ｔ９における動作は、ｔ４〜ｔ５における動作と同様である。

このように、ビット線ＢＬおよびプレート線ＰＬが、交互に反転するストレス電圧を強誘電体キャパシタに印加する。その結果、メモリセルの疲労試験を実現することができる。第１の電圧源Ｖｓｔ１は、通常動作にも使用される一定の内部電圧源である。よって、本実施形態によれば、メモリのチップサイズを小さくしつつ、通常動作における強誘電体キャパシタＦＣの疲労度を正確に把握することができる。

本実施形態によれば、ノードＮ０からビット線ＢＬ０までの配線、ノードＮ１からビット線ｂＢＬ０までの配線、試験トランジスタＴＴ０〜ＴＴ２ｎ＋１は、分極特性の評価試験および疲労試験において共用されている。これにより、チップサイズを縮小化することができる。また、センスアンプＳＡに接続した素子を削減することにより、センスアンプＳＡの寄生容量が削減される。これにより、センスアンプＳＡは、高速にセンス動作をすることができる。

（第２の実施形態）
図５（Ａ）および図５（Ｂ）は、第２の実施形態による疲労試験バイアス回路ＦＴＢＣの内部構成を示す回路図である。第２の実施形態は、疲労試験バイアス回路ＦＴＢＣの第１の電圧源の構成において第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。

第２の実施形態の第１の電圧源は、複数のストレス電圧源Ｖｓｔ１およびＶｓｔ２を含む電源回路である。第１のストレス電圧源Ｖｓｔ１は、第１の実施形態におけるＶｓｔ１と同様でよい。第２のストレス電圧源Ｖｓｔ２は、Ｖｓｔ１よりも高い電位を有する電圧源である。第１のストレス電圧源Ｖｓｔ１は、トランジスタＴ３２０を介してトランジスタＴ２００およびＴ２１０の高電圧供給側の一端に接続されている。

第２の実施形態によれば、通常動作に用いられる電圧源Ｖｓｔ１よりも高い電圧源Ｖｓｔ２を用いて疲労試験を行うことができる。よって、疲労試験を加速して行うことができる。

電圧源Ｖｓｔ１、Ｖｓｔ２のいずれを使用するか、即ち、トランジスタＴ３２０とＴ３２１とのいずれを導通状態にするかは、試験時の状況によって選択すればよい。

第１および第２の実施形態において、疲労試験バイアス回路ＦＴＢＣは、メモリチップ内に組み込まれていた。しかし、外部試験装置（図示せず）が疲労試験バイアス回路ＦＴＢＣと同様の機能を有し、メモリチップ内の疲労試験バイアス回路ＦＴＢＣを省略してもよい。この場合、さらに、チップサイズを小さくすることがきる。

ＭＣ…メモリセル、ＦＣ…強誘電体キャパシタ、ＣＴ…セルトランジスタ、ＦＴＢＣ…疲労試験バイアス回、路Ｐ０、Ｐ１…試験パッド、ＴＴ０、ＴＴ１…試験トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＰＬＤ…プレート線ドライバ、ＳＡ…センスアンプ

Claims (5)

1. ２つの電極間に強誘電体膜を有し二次元配置された複数の強誘電体キャパシタと、
   前記複数の強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタから構成される複数のメモリセルと、
   前記複数のメモリセルが接続する複数のビット線と、
   前記複数のセルトランジスタのゲートに接続された複数のワード線と、
   前記複数の強誘電体キャパシタの一方の電極に接続された複数のプレート線と、
   前記複数のビット線に接続された複数のセンスアンプと、
   外部から前記複数のビット線へ電圧を印加することができる少なくとも１つの試験パッドと、
   前記複数のビット線に対応して設けられており、前記試験パッドと各ビット線との間に介在する複数の試験トランジスタと、
   前記試験パッドと前記複数の試験トランジスタとの間の第１のノードに接続された疲労試験バイアス回路とを備え、
   前記複数の試験トランジスタは、前記試験パッドから前記複数の強誘電体キャパシタへ電圧を印加する第１の試験、および、前記疲労試験バイアス回路から前記複数の強誘電体キャパシタへ電圧を印加する第２の試験に共用されることを特徴とする半導体記憶装置。
2. 前記第１の試験は、前記試験パッドから前記複数の強誘電体キャパシタへの電圧を変化させることによって前記複数の強誘電体キャパシタの分極特性を評価する試験であり、
   前記第２の試験は、前記複数の強誘電体キャパシタにバイナリデータを交互に繰り返し書き込む疲労試験であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記疲労試験バイアス回路は、
   前記第１のノードと第１の電圧源との間に接続された第１のトランジスタと、
   前記第１のノードと第２の電圧源との間に接続された第２のトランジスタと、
   前記第１の試験および通常動作において、前記第１および前記第２のトランジスタを非導通状態とし、前記第２の試験において前記第１または前記第２のトランジスタのいずれか一方を導通状態とするロジック回路とを含むことを特徴とする請求項１または請求項２のいずれか１項に記載の半導体記憶装置。
4. 前記第１の電圧源は、前記第１のトランジスタに接続された複数のストレス電圧のいずれかのストレス電圧を出力することを特徴とする請求項３に記載の半導体記憶装置。
5. ２つの電極間に強誘電体膜を有し二次元配置された複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタのそれぞれに対応して設けられた複数のセルトランジスタから構成される複数のメモリセルと、前記複数のメモリセルが接続する複数のビット線と、前記複数のセルトランジスタのゲートに接続された複数のワード線と、前記複数の強誘電体キャパシタの一方の電極に接続された複数のプレート線と、外部から電圧を印加することができる少なくとも１つの試験パッドと、前記複数のビット線に対応して設けられており、前記試験パッドと各ビット線との間に介在する複数の試験トランジスタとを備えた半導体記憶装置の試験方法であって、
   前記複数の強誘電体キャパシタへの電圧を変化させることによって前記複数の強誘電体キャパシタの分極特性を評価する評価試験と、
   前記複数の強誘電体キャパシタにバイナリデータを交互に繰り返し書き込む疲労試験とを具備し、
   前記複数の試験トランジスタは、前記評価試験、および、前記疲労試験に共用されることを特徴とする半導体記憶装置の試験方法。

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