JP2011199607A

JP2011199607A - 発振回路

Info

Publication number: JP2011199607A
Application number: JP2010064366A
Authority: JP
Inventors: Nobutada Hasegawa; 延正長谷川
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-03-19
Filing date: 2010-03-19
Publication date: 2011-10-06
Anticipated expiration: 2030-03-19
Also published as: JP5438567B2

Abstract

【課題】
発振周波数を切り替えたときの発振停止を抑制した発振回路を提供する。
【解決手段】
発振回路は，第１の基準電圧側に設けられた第１，第２のインダクタL,Lxと，第２の基準電圧と第１，第２のインダクタとの間にそれぞれ設けられゲートとドレインが交差接続された第１，第２のトランジスタP1,Px1と，第１，第２のインダクタンスそれぞれに接続され複数の周波数制御用キャパシタC₀〜C_n,C_x0〜C_xnを並列に有する第１，第２のキャパシタ群と，第１，第２のキャパシタ群の対応する周波数制御用キャパシタ間に設けられ発振周波数制御信号に基づいて導通または非導通に制御される複数の第１のスイッチSW₀〜SW_nと，第１のスイッチの両端子と所定電圧との間にそれぞれ設けられた複数の第２のスイッチSWp,SWxpとを有し，発振周波数制御信号の切り替わり時に，導通から非導通に切り替えられる第１のスイッチの両端子に設けられた第２のスイッチが一時的に導通する。
【選択図】図１２

Description

本発明は，周波数が可変制御される発振回路に関する。

発振回路には，LC回路の発振を利用したLC発振回路が広く利用されている。たとえば，無線通信装置のローカル周波数信号を生成するローカル発振器にもLC発振回路が採用されている。このような発振回路は，周波数制御信号によりその発振周波数を変化させるよう構成される。

LC発振回路は，発振するLC回路と，その発振を維持するための駆動トランジスタとを有する。このLC回路内のキャパシタCの容量値を可変制御することで，発振周波数を可変制御することができる。キャパシタの容量値の可変制御は，制御電圧に基づいてバラクタ容量などの可変容量キャパシタの容量値を連続的に変化させたり，２のベき乗倍など離散的な容量値を持つ複数のキャパシタを制御コードに基づいてスイッチにより選択，非選択して容量値を離散的に変化させたりする。このようなLC発振回路は，特許文献１，２などに記載されている。

特開２００６−２３８０８４号公報特開２００７−２２１７６４号公報

上記のLC発振回路において，複数のキャパシタを制御コードにより切り替えて発振周波数を切り替えた時に，一時的に発振回路の出力電圧がグランド電位または電源電位に固定され，発振が停止する場合がある。LC発振回路は，LC回路に発振周波数と同期するノイズが発生すれば再度発振動作を再開する。しかし，一時的に発振が停止すると，連続して周波数を切り替えてバンドサーチを行ったり，連続して周波数を切り替えて発振回路の発振周波数テーブルを作成するなどの動作において，その動作時間が長くなるという課題がある。

そこで，本発明の目的は，発振周波数を切り替えたときの発振停止を抑制した発振回路を提供することにある。

発振回路の第１の側面は，
第１の基準電圧側に設けられた第１，第２のインダクタと，
第２の基準電圧と前記第１，第２のインダクタとの間にそれぞれ設けられ，ゲートとドレインが交差接続された第１，第２のトランジスタと，
前記第１，第２のインダクタンスそれぞれに接続され，複数の周波数制御用キャパシタを並列に有する第１，第２のキャパシタ群と，
前記第１，第２のキャパシタ群の対応する周波数制御用キャパシタ間に設けられ発振周波数制御信号に基づいて導通または非導通に制御される複数の第１のスイッチと，
前記第１のスイッチの両端子と所定電圧との間にそれぞれ設けられた複数の第２のスイッチとを有し，
前記発振周波数制御信号の切り替わり時に，導通から非導通に切り替えられる第１のスイッチの両端子に設けられた前記第２のスイッチが一時的に導通する。

第１の側面によれば，発振周波数切替時の一時的な発振停止を抑制できる。

LC回路の発振動作を説明する図である。従来の発振回路の回路図である。発振回路の動作停止について説明する図である。発振回路の停止を招く第１の動作を説明する図である。発振回路の停止を招く第２の動作を説明する図である。第１の実施の形態における発振回路の構成図である。第２の実施の形態における発振回路の構成図である。第２の実施の形態における発振回路の構成図である。第１の実施の形態の発振回路の回路図である。第２の実施の形態の発振回路の回路図である。第３の実施の形態の発振回路の回路図である。第４の実施の形態の発振回路の回路図である。第５の実施の形態の発振回路の回路図である。本実施の形態の発振回路を利用したPLLシンセサイザの構成図である。

図１は，LC回路の発振動作を説明する図である。図１（Ａ）は発振電圧波形を，図１（Ｂ）はＬＣ回路の発振状態をそれぞれ示す。まず，時間ｔ４において，キャパシタＣに電荷が蓄積され，ノードｎ１の電圧は正の最大値になっている。この状態から，時間ｔ１においては，キャパシタＣの電荷が放電して電流Ｉ１が発生し，この電流Ｉ１に対向してインダクタＬには電流Ｉ１を打ち消す磁束Ｈ１が発生する。キャパシタＣ内の電荷が放電した後もインダクタＬに蓄えられた磁束Ｈ１により電流Ｉ１が継続して流れ，時間ｔ２において，キャパシタＣに時間ｔ４とは逆極性の電荷が蓄積される。この状態でノードｎ１が負の最大値になる。そして，この状態から，時間ｔ３においては，キャパシタＣの電荷が放電して電流Ｉ３が発生し，この電流Ｉ３に対向してインダクタＬには電流Ｉ３を打ち消す磁束Ｈ３が発生する。さらに，キャパシタＣ内の電荷が放電した後もインダクタＬに蓄えられた磁束Ｈ３により電流Ｉ３が継続して流れ，時間ｔ４において，キャパシタＣに時間ｔ２とは逆極性の電荷が蓄積される。以上の動作が繰り返されてＬＣ発振動作が継続する。

図１のＬＣ回路は，理論的には永遠にＬＣ発振を繰り返すが，ＬＣ回路内の寄生抵抗によりＬＣ発振は徐々に減衰しやがて停止する。そのため，ＬＣ発振を継続させるために，発振回路には図示しない駆動トランジスタが設けられ，キャパシタへの充電動作を補助させることが行われる。

図２は，従来の発振回路の回路図である。この発振回路は，第１の基準電圧であるグランドGND側に設けられた第１，第２のインダクタL,Lxと，第２の基準電圧である電源電圧VDDと第１，第２のインダクタL,Lxとの間にそれぞれ設けられ，ゲートとドレインが交差接続されたPチャネル型の第１，第２のトランジスタP1,Px1（駆動トランジスタ）と，第１，第２のインダクタンスL,Lxそれぞれに接続され，複数の周波数制御用キャパシタC₀〜C_n，C_x0〜C_xnを並列に有する第１，第２のキャパシタ群C₀〜C_n，C_x0〜C_xnと，周波数制御用キャパシタ間に設けられ発振周波数制御信号FC₀〜FC_nに基づいて導通または非導通に制御される複数の第１のスイッチSW₀〜SW_nとを有する。

さらに，周波数の微調制御用のキャパシタCv,Cxvが設けられ，これらのキャパシタCv,Cxvの容量値が微調制御電圧VTに基づいて制御される。

この発振回路は，LC回路が左右に設けられ，左右の出力端子Out,Xoutに逆相の正弦波が生成される。また，発振回路には，２つのインダクタL,Lxと第１，第２のキャパシタ群との接続点である出力端子Out,Xoutと電源電圧VDDとの間に，PチャネルトランジスタP1,Px1がそれぞれ設けられ，それらのゲートとドレインが交差接続されている。左右のLC回路が逆相で発振動作し，それぞれのトランジスタP1,Px1も逆相で導通状態が深くなり，それぞれのLC回路の発振をサポートする。たとえば，トランジスタP1,Px1は対応するLC回路が図１の時間t3,t4のときにより深く導通してキャパシタへの充電を補助する。これらトランジスタP1,Px1を設けることで，左右のLC回路の発振動作が継続する。

上記の発振回路において，周波数制御用キャパシタを接続する第１のスイッチSW₀〜SW_nが導通すれば，その両側の周波数制御用キャパシタが仮想接地に接続された状態になり，その周波数制御用キャパシタC₀〜C_n，C_x0〜C_xnはLC回路内のキャパシタとなり，そのキャパシタの容量値とインダクタのインダクタンスとに対応する周波数でLC発振回路が発振する。第１のスイッチSW₀〜SW_nが非導通になると，それに対応する周波数制御用キャパシタC₀〜C_n，C_x0〜C_xnは，LC回路から切り離される。したがって，周波数制御信号FC₀〜FC_nに基づいて周波数制御用キャパシタC₀〜C_n，C_x0〜C_xnを選択，非選択することで，発振周波数を可変制御することができる。

これらの周波数制御用キャパシタC₀〜C_n，C_x0〜C_xnは，図２中に示されるとおり，単位容量値Cの２のべき乗の容量値を有する。したがって，これらの周波数制御用キャパシタを組み合わせることで，２_n+1の階調数で周波数制御用キャパシタの容量値を可変制御することができる。

また，微調制御用キャパシタCv,Cxvによっても同様の原理で発振周波数を可変制御される。つまり，制御電圧VTを上下させて微調制御用キャパシタCv,Cxvの容量値を変化させることで，発振周波数が微調制御される。

図３は，発振回路の動作停止について説明する図である。図３には，図２に示した発振回路LC-OSCの差動出力Out,Xoutは正弦波であり，その正弦波がバッファで波形整形されて矩形波になり，その矩形波が分周器により分周される構成が示されている。かかる構成は，後述するPLL回路の一部である。

図３（Ａ）の発振動作中に周波数制御信号FC₀〜FC_nを切り替えることで，その発振周波数を切り替えることが行われる。しかし，切り替え前後の周波数制御信号の組み合わせによっては，図３（Ｂ）のように一時的に発振回路LC-OSCが停止する場合がある。この一時的な停止状態では，発振回路の出力Out,Xoutは，電源電圧VDDまたはグランド電圧GNDに固定される。ただし，LC回路は，所定時間が経過すると，その発振周波数と同じ周波数のノイズにより発振動作を再開する。図３（Ｃ）の通りである。

このような，発振回路の一時的な停止は，前述したとおり好ましくない。以下，この一時的な発振動作の停止について詳述する。

図４は，発振回路の停止を招く第１の動作を説明する図である。この第１の動作は，周波数切替の前後の周波数の差が小さい場合であり，例えば図４に示すように，第１のスイッチ群SW₀〜SW_n-1が導通状態から非導通状態に，第１のスイッチSW_nが非導通状態から導通状態に切り替えられる動作である。つまり，LC回路の容量値が以下の容量値Ctotal１からCtotal２に切り替わる動作であり，切り替わり前後の周波数差が非常に小さい。
Ctotal１＝（2⁰+2¹+ +2^n-1）*C
Ctotal２＝ 2ⁿ*C
上記の第１の動作では，例えば図示されるようにキャパシタC₀〜C_n-1，C_x0〜C_xn-1に電荷が充電されている状態で，第１のスイッチ群SW₀〜SW_n-1がオンからオフになり，第１のスイッチSW_nがオフからオンになる。この時，キャパシタC₀〜C_n-1の電荷は電流Im,Ipにより放電され，キャパシタのC_x0〜C_xn-1も電流Ixm,Ixpにより放電され，それらのキャパシタに代わってキャパシタC_n，C_xnへの充電と放電が開始されなければならない。

しかし，第１のスイッチ群SW₀〜SW_n-1がオフになると，放電電流Ip,Ixmの第１のスイッチ群SW₀〜SW_n-1を介しての経路が断たれ，これら第１のスイッチ群SW₀〜SW_n-1を構成するMOSトランジスタのソース・ドレインとグランドとの間に寄生的に設けられる給電抵抗ｒ，ｒｘを介してしか放電電流Ip,Ixmが流れない。キャパシタの両電極の電荷量は，ガウスの定理により同じに保たれるので，電流Ip,Ixmが少なければ電流Im,Ixpも少なく，キャパシタC₀〜C_n-1の電荷の放電時間が長くなる。キャパシタC₀〜C_n-1の電荷の放電により，インダクタンスI,Ixに磁束が形成されまたキャパシタC_nに充電されて，次のキャパシタC_nによる再発振が始まるので，キャパシタC₀〜C_n-1の電荷の放電時間が長くなれば，再発振までに長時間を要することになる。

図５は，発振回路の停止を招く第２の動作を説明する図である。この第２の動作は，周波数切替の前後の周波数の差が大きく小さい容量値から大きい容量値に切り替わる場合であり，図５に示すように，第１のスイッチSW₀が導通状態から非導通状態に，第１のスイッチ群SW₁〜SW_nが非導通状態から導通状態に切り替えられる動作である。つまり，LC回路の容量値が以下の容量値Ctotal１からCtotal２に切り替わる動作であり，微少な容量値から大きな容量値に変化する動作であり，周波数差が非常に大きい。
Ctotal１＝2⁰*C
Ctotal２＝（2¹+ +2^n-1+2ⁿ）*C
上記の第２の動作では，例えば図示されるようにキャパシタC₀，C_x0に電荷が充電されている状態で，第１のスイッチSW₀がオンからオフになり，第１のスイッチ群SW₁〜SW_nがオフからオンになる。この時，キャパシタC₀の電荷は電流Im,Ipにより放電され，キャパシタのC_x0も電流Ixm,Ixpにより放電され，それらのキャパシタに代わってキャパシタC₁〜C_n，C_x1〜C_xnへの充電と放電が行われることにより次の発振動作が再開されなければならない。

しかし，キャパシタC₀,C_x0内の電荷量が微少であり，それに比べて容量値が非常に大きなキャパシタC₁〜C_n，C_x1〜C_xnに電荷を蓄積して発振動作をさせる程ではないので，発振動作の停止を招く。このような発振停止は，切り替わり前のキャパシタの合計容量が小さく，切り替わり後のキャパシタの合計容量との差が大きい場合に起こりやすい。

図６は，第１の実施の形態における発振回路の構成図である。この発振回路は，図４の第１の動作での発振停止を防止するために，第１のスイッチ群SW₀〜SW_n-1とキャパシタ群C₀〜C_n-1及びC_x0〜C_xn-1との接続ノードn10,n10xにそれぞれ電荷放電用の第２のスイッチ群SWp,SWxpを設けている。すなわち，第２のスイッチ群SWp,SWxpは，第１のスイッチ群SW₀〜SW_n-1の両側にそれぞれ設けられる。

そして，図６中に示されるスイッチの制御信号に示されるとおり，第１のスイッチ群SW₀〜SW_n-1がオンからオフに切り替わり，第１のスイッチSW_nがオフからオンに切り替わるときに，一時的に第２のスイッチ群SWp,SWxpを導通させる。この第２のスイッチ群SWp,SWxpの導通抵抗は，給電抵抗ｒ，ｒｘよりも十分に小さく，よって，キャパシタ群C₀〜C_n-1及びC_x0〜C_xn-1の放電電流Ip,Ixmが一時的に導通する第２のスイッチ群SWp,SWxpを介して流れ，そのキャパシタ群の電荷を急速に放電し，そのエネルギーがインダクタI,Ixや次のキャパシタC_n,C_xnに急速に伝達される。その結果，発振停止が回避できる。

図７は，第２の実施の形態における発振回路の構成図である。この発振回路は，図４の第１の動作での発振停止を防止する。発振回路では，第１のスイッチ群SW₀〜SW_n-1がオンからオフに切り替わり，第１のスイッチSW_nがオフからオンに切り替わるときに，図中のスイッチの制御信号に示されるとおり，先に第１のスイッチSW_nがオフからオンに切り替わり，一時的な短い時間ｄTの間第１のスイッチ群SW₀〜SW_n-1がオン状態を維持し，その後オフ状態に切り替わる。

これにより，キャパシタ群C₀〜C_n-1及びC_x0〜C_xn-1の放電電流Ip,Ixmが短時間ｄTの間導通し続ける第１のスイッチ群SW₀〜SW_n-1を介して流れ，そのキャパシタ群の電荷を急速に放電し，そのエネルギーがインダクタI,Ixや次のキャパシタC_n,C_xnに急速に伝達される。その結果，発振停止が回避できる。

図４の第１の動作による発振停止は，第１のスイッチがオンからオフになりLC回路から切り離されるキャパシタの合計容量値と，第１のスイッチがオフからオンになりLC回路に接続されるキャパシタの合計容量値との差が小さい場合に生じる。よって，図６，７の第１，第２の実施の形態の動作は，周波数制御信号の切替が，周波数切替前後の合計容量値の差が基準値より小さい場合に該当する時に行われればよい。

図８は，第３の実施の形態における発振回路の構成図である。この発振回路は，図５の第２の動作での発振停止を防止する。この発振回路には，電源電圧VDDと出力端子Outとの間に第３のスイッチSWvddが，出力端子XoutとグランドGNDとの間に第４のスイッチSWgndがそれぞれ設けられる。そして，第１のスイッチSW₀がオンからオフになり，第１のスイッチ群SW₁〜SW_nがオフからオンになるときに，第３，第４のスイッチSWvdd,SWgndを一時的に導通させる。その結果，第１のスイッチがオンされる新たなキャパシタ群C₁〜C_n，C_x1〜C_xnには，第３，第４のスイッチSWvdd,SWgndを経由して放電電流Icp,Ixcmが流れ，放電の停止が防止される。なお，第１のスイッチがオンされないキャパシタには放電電流Icp,Izcmは発生しない。

第３，第４のスイッチSWvdd,SWgndは，左右反対に設けても良い。切替で導通する第１のスイッチ群SW₁〜SW_nのキャパシタ群C₁〜C_n，C_x1〜C_xnがいずれかの極性に充電されれば新たな発振が行われるからである。また，第３，第４のスイッチSWvdd,SWgndは，電源電圧VDD以外の別の基準電圧，グランドGND以外のさらに別の基準電圧に接続されてもよい。ただし，充放電のために，第３のスイッチに接続される基準電圧は第４のスイッチに接続される基準電圧より高いことが必要である。

図５の第２の動作による発振停止は，第１のスイッチがオンからオフになりLC回路から切り離されるキャパシタの合計容量値より，第１のスイッチがオフからオンになりLC回路に接続されるキャパシタの合計容量値が大きく，それらの差がある基準値より大きい場合に生じる。よって，図８の第３，第４のスイッチの一時的な導通制御は，周波数制御信号の切替がそのような場合に該当するときに行えばよい。

図９，図１０，図１１は，図６，図７，図８の第１，第２，第３の実施の形態の発振回路の回路図である。図９〜１１では，各スイッチSW₀〜SW_n,SWp,SWxp,SWgndがNチャネルトランジスタでスイッチSWvddがPチャネルトランジスタで構成され，それを制御する制御信号FC₀〜FC_n，TM₀〜TM_n，TM_vdd，TM_gndがトランジスタのゲートに供給されている。これら制御信号がHレベルで対応するNチャネルトランジスタがオン，Pチャネルトランジスタがオフ，LレベルでNチャネルトランジスタがオフ，Pチャネルトランジスタがオンになる。よって，これらの制御信号の信号波形は，図６，７，８に示された対応するスイッチのオン，オフ波形に対応した波形になる。

図１２は，第４の実施の形態における発振回路の回路図である。図１２の発振回路LC-OSCは，インダクタンスL,LxがグランドGND側に設けられ，PチャネルトランジスタP1,Px1が電源電圧VDD側に設けられている。また，この発振回路LC-OSCには，図９，１０，１１に示した第１，第２，第３の実施の形態が実現されている。すなわち，第１のスイッチ群SW₀〜SW_nの両側のノードには，グランドGNDとの間に第２のスイッチSWp,SWxpがそれぞれ設けられ，制御信号TM₀〜TM_nによってそれぞれが制御される。また，第１のスイッチ群SW₀〜SW_nは，周波数制御信号FC₀〜FC_nによりそれぞれ制御される。さらに，第３のスイッチSWvddと第４のスイッチSWgndとは，制御信号TMvdd,TMgndによりそれぞれ制御される。

さらに，発振回路には，微調用の容量可変キャパシタCv,Cxvが設けられ，制御電圧VTによりその容量値が可変制御される。

微調用の制御電圧VTに加えて，粗調用の周波数制御コードFcodeが図示しない制御部から供給される。周波数制御回路１０は，周波数制御コードFcodeに応答して，第１のスイッチ群SW₀〜SW_nを制御する周波数制御信号FC₀〜FC_nを生成する。さらに，周波数制御回路１０は，周波数制御コードFcodeに応答して，第２のスイッチ群SWp,SWxpを制御する制御信号TM₀〜TM_nと，第３，第４のスイッチSWvdd,SWgndを制御する制御信号TMvdd,TMgndを生成する。

制御信号TM₀〜TM_nは，オンからオフに制御される第１のスイッチに対応する第２のスイッチを一時的に導通させるように制御される。また，制御信号TMvdd,TMgndは，微少の合計容量値から大きな合計容量値に切り替えられる時に，第３，第４のスイッチを一時的に導通させるように制御される。

周波数制御回路１０は，予め設定されている制御テーブル１２を参照して，切り替わり前の周波数制御信号FC₀〜FC_nと切り替わり後の周波数制御信号FC₀〜FC_nの組み合わせに応じて，第２のスイッチ群または第３，第４のスイッチをそれぞれ周波数切替時に一時的に導通させる制御信号TM₀〜TM_nとTMvdd,TMgndを生成する。また，周波数制御回路１０は，同様にして，オンからオフに制御される第１のスイッチ群のオフへのタイミングを遅らせて，オフからオンに制御される第２のスイッチと一時的に同時オン状態になるよう周波数制御信号FC₀〜FC_nを生成する。

図１２の発振回路LC-OSCは，第１，第２の実施の形態のいずれの制御も可能である。第２の実施の形態による第１のスイッチ群の制御で第１の動作の発振停止を回避する場合は，図１２において第２のスイッチ群SWp,SWxpは不要である。

図１３は，第５の実施の形態における発振回路の回路図である。図１３の発振回路LC-OSCは，インダクタンスL,Lxが電源電圧VDD側に設けられ，NチャネルトランジスタN1,Nx1がグランドGND側に設けられている。そして，第２のスイッチ群SWp,SWxpはPチャネルトランジスタであり，第１のスイッチ群SW₀〜SW_nはNチャネルトランジスタである。

また，この発振回路LC-OSCには，図９，１０，１１に示した第１，第２，第３の実施の形態が実現されている。すなわち，第１のスイッチ群SW₀〜SW_nの両側のノードには，電源電圧VDDとの間に第２のスイッチSWp,SWxpがそれぞれ設けられ，制御信号TM₀〜TM_nによってそれぞれが制御される。また，第１のスイッチ群SW₀〜SW_nは，周波数制御信号FC₀〜FC_nによりそれぞれ制御される。さらに，第３のスイッチSWvddと第４のスイッチSWgndとは，制御信号TMvdd,TMgndによりそれぞれ制御される。さらに，発振回路には，微調用の容量可変キャパシタCv,Cxvが設けられ，制御電圧VTによりその容量値が可変制御される。

図１３においても図１２と同様に，周波数制御コードFcodeに応答して，周波数制御回路１０が，制御テーブル１２を参照して，周波数制御信号FC₀〜FC_nと制御信号TM₀〜TM_nとTMvdd,TMgndを生成する。それにより，前述したとおり各スイッチが周波数切替時に制御される。

図１４は，本実施の形態の発振回路を利用したPLLシンセサイザの構成図である。このPLLシンセサイザは，例えば水晶発振器C-OSCが生成する基準クロックCKrefに位相同期した逆相の高周波クロックを出力端子Out,Xoutから出力する。PLLシンセサイザは，出力される高周波クロックを分周する分周器1/Nと，その分周された被制御クロックCKvariと基準クロックCKrefの位相差を検出する位相検出器PDと，位相検出器PDの出力に基づいてチャージを出力するチャージポンプ回路CPと，その出力の低周波成分を出力するローパスフィルタLPFと，本実施の形態の発振回路LC-OSCとを有する。

発振回路LC-OSCは，ループフィルタLPFが生成する制御電圧VTに応じてその発振周波数を微調するとともに，図示しない制御部から供給される周波数制御コードFcodeに応答して，その発振周波数を変更する。この場合，周波数制御コードFcodeにより周波数が切り替えられても，前述のとおり発振回路LC-VCOの発振が停止することは防止される。

よって，かかるPLLシンセサイザを有する通信装置が，このPLLシンセサイザにより生成される高速クロックをスキャンして所定の初期動作を行う場合，その初期動作の時間を短縮することができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
第１の基準電圧側に設けられた第１，第２のインダクタと，
第２の基準電圧と前記第１，第２のインダクタとの間にそれぞれ設けられ，ゲートとドレインが交差接続された第１，第２のトランジスタと，
前記第１，第２のインダクタンスそれぞれに接続され，複数の周波数制御用キャパシタを並列に有する第１，第２のキャパシタ群と，
前記第１，第２のキャパシタ群の対応する周波数制御用キャパシタ間に設けられ発振周波数制御信号に基づいて導通または非導通に制御される複数の第１のスイッチと，
前記第１のスイッチの両端子と所定電圧との間にそれぞれ設けられた複数の第２のスイッチとを有し，
前記発振周波数制御信号の切り替わり時に，導通から非導通に切り替えられる第１のスイッチの両端子に設けられた前記第２のスイッチが一時的に導通する発振回路。

（付記２）
付記１において，
前記発振周波数制御信号の切り替わり時に，前記導通から非導通に切り替えられる第１のスイッチは，非導通から導通に切り替えられる第１のスイッチが切り替えられてから所定時間後に導通から非導通に切り替えられる発振回路。

（付記３）
付記１または２において，
さらに，前記第１，第２のインダクタンスと第１，第２のキャパシタ群との間の第１，第２の接続ノードと前記第１，第２の基準電圧との間にそれぞれ設けられた第３，第４のスイッチを有し，
前記発振周波数制御信号の切り替わり時に，前記第３，第４のスイッチが一時的に導通する発振回路。

（付記４）
付記１において，
前記第２のスイッチの一時的な導通は，前記発振周波数制御信号に基づいて導通から非導通になる第１のスイッチに接続された周波数制御用キャパシタの容量値と，非導通から導通になる第１のスイッチに接続された周波数制御用キャパシタの容量値との差が第１の基準値より小さいときに発生する発振回路。

（付記５）
第１の基準電圧側に設けられた第１，第２のインダクタと，
第２の基準電圧と前記第１，第２のインダクタとの間にそれぞれ設けられ，ゲートとドレインが交差接続された第１，第２のトランジスタと，
前記第１，第２のインダクタンスそれぞれに接続され，複数の周波数制御用キャパシタを並列に有する第１，第２のキャパシタ群と，
前記第１，第２のキャパシタ群の対応する周波数制御用キャパシタ間に設けられ発振周波数制御信号に基づいて導通または非導通に制御される複数の第１のスイッチと，
前記発振周波数制御信号の切り替わり時に，前記導通から非導通に切り替えられる第１のスイッチは，非導通から導通に切り替えられる第１のスイッチが切り替えられてから所定時間後に導通から非導通に切り替えられる発振回路。

（付記６）
第１の基準電圧側に設けられた第１，第２のインダクタと，
第２の基準電圧と前記第１，第２のインダクタとの間にそれぞれ設けられ，ゲートとドレインが交差接続された第１，第２のトランジスタと，
前記第１，第２のインダクタンスそれぞれに接続され，複数の周波数制御用キャパシタを並列に有する第１，第２のキャパシタ群と，
前記第１，第２のキャパシタ群の対応する周波数制御用キャパシタ間に設けられ発振周波数制御信号に基づいて導通または非導通に制御される複数の第１のスイッチと，
前記第１，第２のインダクタンスと第１，第２のキャパシタ群との間の第１，第２の接続ノードと第３，第４の基準電圧との間にそれぞれ設けられた第３，第４のスイッチを有し，
前記発振周波数制御信号の切り替わり時に，前記第３，第４のスイッチが一時的に導通する発振回路。

（付記７）
付記５において，
前記第３，第４のスイッチの一時的な導通は，前記発振周波数制御信号に基づいて導通から非導通になる第１のスイッチに接続された周波数制御用キャパシタの容量値が，非導通から導通になる第１のスイッチに接続された周波数制御用キャパシタの容量値より小さく，前記容量値の差が第１の基準値より大きいときに発生する発振回路。

（付記８）
付記５において，
前記第３の基準電圧と第４の基準電圧とは異なる電圧である発振回路。

（付記９）
付記８において，
前記第３の基準電圧は前記第１または第２の基準電圧であり，前記第４の基準電圧は前記第２または第１の基準電圧である発振回路。

L,Lx：第１，第２のインダクタ
P1,Px1：第１，第２のトランジスタ
C₀〜C_n,C_x0〜C_xn：複数の周波数制御用キャパシタ
SW₀〜SW_n：第１のスイッチ
SWp,SWxp：第２のスイッチ

Claims

第１の基準電圧側に設けられた第１，第２のインダクタと，
第２の基準電圧と前記第１，第２のインダクタとの間にそれぞれ設けられ，ゲートとドレインが交差接続された第１，第２のトランジスタと，
前記第１，第２のインダクタンスそれぞれに接続され，複数の周波数制御用キャパシタを並列に有する第１，第２のキャパシタ群と，
前記第１，第２のキャパシタ群の対応する周波数制御用キャパシタ間に設けられ発振周波数制御信号に基づいて導通または非導通に制御される複数の第１のスイッチと，
前記第１のスイッチの両端子と所定電圧との間にそれぞれ設けられた複数の第２のスイッチとを有し，
前記発振周波数制御信号の切り替わり時に，導通から非導通に切り替えられる第１のスイッチの両端子に設けられた前記第２のスイッチが一時的に導通する発振回路。
請求項１において，
前記発振周波数制御信号の切り替わり時に，前記導通から非導通に切り替えられる第１のスイッチは，非導通から導通に切り替えられる第１のスイッチが切り替えられてから所定時間後に導通から非導通に切り替えられる発振回路。
請求項１または２において，
さらに，前記第１，第２のインダクタンスと第１，第２のキャパシタ群との間の第１，第２の接続ノードと前記第１，第２の基準電圧との間にそれぞれ設けられた第３，第４のスイッチを有し，
前記発振周波数制御信号の切り替わり時に，前記第３，第４のスイッチが一時的に導通する発振回路。
第１の基準電圧側に設けられた第１，第２のインダクタと，
第２の基準電圧と前記第１，第２のインダクタとの間にそれぞれ設けられ，ゲートとドレインが交差接続された第１，第２のトランジスタと，
前記第１，第２のインダクタンスそれぞれに接続され，複数の周波数制御用キャパシタを並列に有する第１，第２のキャパシタ群と，
前記第１，第２のキャパシタ群の対応する周波数制御用キャパシタ間に設けられ発振周波数制御信号に基づいて導通または非導通に制御される複数の第１のスイッチと，
前記発振周波数制御信号の切り替わり時に，前記導通から非導通に切り替えられる第１のスイッチは，非導通から導通に切り替えられる第１のスイッチが切り替えられてから所定時間後に導通から非導通に切り替えられる発振回路。
第１の基準電圧側に設けられた第１，第２のインダクタと，
第２の基準電圧と前記第１，第２のインダクタとの間にそれぞれ設けられ，ゲートとドレインが交差接続された第１，第２のトランジスタと，
前記第１，第２のインダクタンスそれぞれに接続され，複数の周波数制御用キャパシタを並列に有する第１，第２のキャパシタ群と，
前記第１，第２のキャパシタ群の対応する周波数制御用キャパシタ間に設けられ発振周波数制御信号に基づいて導通または非導通に制御される複数の第１のスイッチと，
前記第１，第２のインダクタンスと第１，第２のキャパシタ群との間の第１，第２の接続ノードと第３，第４の基準電圧との間にそれぞれ設けられた第３，第４のスイッチを有し，
前記発振周波数制御信号の切り替わり時に，前記第３，第４のスイッチが一時的に導通する発振回路。