JP2011186618A - 定電圧出力回路 - Google Patents

Abstract

【課題】従来の技術では、低消費電力で動作することが難しかった。このため、出力電圧が所定の電圧以上になるのを防ぎつつ、且つ、低消費電力で動作することができる定電圧出力回路が求められている。
【解決手段】本発明は、電源端子から供給される電源電圧を電源とし、所定の電圧を出力端子に出力する定電圧生成部と、前記電源電圧に応じた電圧が所定の変化率以上で上昇した場合において、前記出力端子に対し引き抜き電流を発生させる制御部とを有する定電圧出力回路である。
【選択図】図１

Description

本発明は、定電圧出力回路に関するものである。

従来のマイクロコントローラ等に内蔵される定電圧出力回路には、特許文献１に開示されている定電圧出力回路１がある。図７に定電圧出力回路１の回路構成を示す。図７に示すように、定電圧出力回路１は、基準電源２と、差動増幅器３と、出力トランジスタＴＰ１と抵抗素子Ｒ１を有する。出力トランジスタＴＰ１と抵抗素子Ｒ１は、一次電源電圧端子ＶＤＤと接地端子ＧＮＤ間に直列に接続される。出力トランジスタＴＰ１は、差動増幅器３の出力電圧Ｖａｍｐに応じて導通状態が制御される。抵抗素子Ｒ１は、両端にかかる電位を所定の抵抗値で分圧する。その分圧した電位をＶｉｎとする。差動増幅器３は、一次電源電圧端子ＶＤＤから供給される電圧で動作する。差動増幅器３は、非反転入力に基準電源２から出力される基準電圧Ｖｒｅｆ、反転入力に電位Ｖｉｎが入力される。定電圧出力回路１は、出力トランジスタＴＰ１と抵抗素子Ｒ１の中間ノードの電位を出力電圧Ｖｒｅｇとして出力する。

定電圧出力回路１は、半導体集積回路ＣＨＩＰ１に形成されている。半導体集積回路ＣＨＩＰ１は、定電圧出力回路１の出力電圧Ｖｒｅｇを電源電圧として動作するマイクロコントローラ等の負荷回路ＲＬを有する。また、安定化容量ＣＳが半導体集積回路ＣＨＩＰ１の端子５を経由して負荷回路ＲＬと定電圧出力回路１に接続されている。なお、便宜上、上記符号「ＶＤＤ」「ＧＮＤ」は、それぞれ端子名を示すと同時に、一次電源電圧、接地電圧を示すものとする。

図８に定電圧出力回路１の動作を説明するタイミングチャートを示す。図８に示すように、時刻ｔ０の電源投入時では、一次電源電圧ＶＤＤは定電圧出力回路１の規定出力電圧より低い。以下、定電圧出力回路１の規定出力電圧を「規定の電圧」と称し、その電圧値を「Ｖｒｅｇ−ｉｄｅａｌ」とする。よって、差動増幅器３の出力電圧Ｖａｍｐはほぼ接地電圧ＧＮＤレベルとなり、定電圧出力回路１の出力電圧Ｖｒｅｇは、ほぼ一次電源電圧ＶＤＤとなる。

時刻ｔ１で、ＶＤＤ＞Ｖｒｅｇ−ｉｄｅａｌとなり、一次電源電圧ＶＤＤと出力電圧Ｖｒｅｇとの差と、負荷回路ＲＬの消費電流に応じて差動増幅器３の出力電圧Ｖａｍｐが変化する。これにより、出力トランジスタＴＰ１のゲート電位が制御され、定電圧出力回路１は規定の電圧Ｖｒｅｇ−ｉｄｅａｌと等しい電圧を出力する。その後、時刻ｔ２で一時電源電圧ＶＤＤが一定になる。

時刻ｔ３で一次電源電圧ＶＤＤが低下し始める。このため一次電源電圧ＶＤＤと電圧Ｖｒｅｇの電位差が小さくなる。しかし、差動増幅器３の出力電圧Ｖａｍｐも低下するため、出力電圧Ｖｒｅｇは一定電圧を保持する。

ここで、時刻ｔ４において、負荷回路ＲＬが消費電力の小さいスタンバイモードに遷移するとする。そのとき、負荷回路ＲＬの抵抗が上昇して見えるため、出力トランジスタＴＰ１のオン抵抗との比により、定電圧出力回路１の出力電圧Ｖｒｅｇが上昇する。そのため差動増幅器３の出力Ｖａｍｐもそれに追従して電位が上がり、出力電圧Ｖｒｅｇを所定の電圧に保持する。

更に一次電源電圧ＶＤＤが低下し、時刻ｔ５で、一次電源電圧ＶＤＤが規定の電圧Ｖｒｅｇ−ｉｄｅａｌ以下なる。この場合、差動増幅器３の出力電圧Ｖａｍｐは接地電圧ＧＮＤレベルにまで低下して固定される。

時刻ｔ６で一次電源電圧ＶＤＤが急激に立ち上がる。この場合、差動増幅器３が応答するまで、差動増幅器３の出力電圧Ｖａｍｐは変化しない。このため、出力電圧Ｖｒｅｇは規定の電圧Ｖｒｅｇ−ｉｄｅａｌ以上に上昇する。このとき、安定化容量ＣＳは、出力電圧Ｖｒｅｇと同じ電圧レベルまで充電されている。このため、時刻ｔ０での電源立ち上あげ時点より早く、出力電圧Ｖｒｅｇに応じて充電される。

時刻ｔ７で差動増幅器３が応答を始めると出力電圧ＶｒｅｇはＶｒｅｇ＞Ｖｒｅｇ−ｉｄｅａｌとなる。このため、差動増幅器３の出力電圧Ｖａｍｐは、ほぼ一次電源電圧ＶＤＤになる。それに従い、出力トランジスタＴＰ１は、ほぼオフ状態になり、電荷の供給が停止する。但し、この時点で負荷回路３がスタンバイモードになっているため、負荷回路３での電流消費がない。よって、安定化容量Ｃ１に蓄積された過剰電荷はほとんど放電されずに保持される。そのため出力電圧Ｖｒｅｇは、規定の電圧Ｖｒｅｇ−ｉｄｅａｌよりも高いＶｒｅｇ＞Ｖｒｅｇ−ｉｄｅａｌの状態が継続する。

時刻ｔ８になって負荷回路３が動作モードに遷移すると消費電流が増加する。このことにより、安定化容量ＣＳの過剰電荷が放電され、出力電圧Ｖｒｅｇは、規定の電圧Ｖｒｅｇ−ｉｄｅａｌの電位レベルに復帰する。

このように一次電源電圧ＶＤＤの急激な上昇により、規定の電圧Ｖｒｅｇ−ｉｄｅａｌ以上の電圧が負荷回路３に継続的に印加された場合、負荷回路３内のトランジスタのゲート酸化膜に過剰な電界がかかる。このため、負荷回路３内のトランジスタのゲート酸化膜の破壊、劣化が発生する。

特に近年、集積回路の消費電力低減のため、定電圧出力回路の差動増幅器に供給する電流を低減するようになり、差動増幅器の応答速度が遅くなっている。一方で半導体集積回路の微細化が進み酸化膜の耐圧が低下している。このため、上述した問題が顕著になってきている。

この問題に対処する技術が、特許文献２に開示されている。特許文献２の定電圧出力回路１０の回路構成を図９に示す。図９に示すように、定電圧出力回路１０は、定電流源２０と、差動増幅器３０と、ＰＭＯＳトランジスタＴＰ４１と、ＮＭＯＳトランジスタＴＮ４１と、抵抗素子Ｒ４１〜Ｒ４３と、ダイオードＤ４１、Ｄ４２とを有する。

ＰＭＯＳトランジスタＴＰ４１は、電源電圧ＶＤＤと出力端子ＶＯＵＴ間に接続されている。ＮＭＯＳトランジスタＴＮ４１は、出力端子ＶＯＵＴと接地端子ＧＮＤ間に接続され、ゲートが差動増幅器３０の出力に接続されている。抵抗素子Ｒ４１、Ｒ４２、ダイオードＤ４１が、出力端子ＶＯＵＴと接地端子ＧＮＤ間に直列に接続されている。抵抗素子Ｒ４３、ダイオードＤ４１が、出力端子ＶＯＵＴと接地端子ＧＮＤ間に直列に接続されている。差動増幅器３０は、非反転入力が抵抗素子Ｒ４１、Ｒ４２の中間ノードＶＤ１、反転入力が抵抗素子Ｒ４３とダイオードＤ４２の中間ノードＶＤ２に接続されている。なお、便宜上、上記符号「ＶＤ１」「ＶＤ２」「ＶＯＵＴ」は、それぞれノード名および出力端子名を示すと同時に、そのノード及び端子の電圧を示すものとする。

定電圧出力回路１０は、このような接続構成により、以下のような動作を行う。まず、差動増幅器３０は、ノードＶＤ２の電位を基準電位として、ノードＶＤ１の電位が等しくなるよう、ＮＭＯＳトランジスタＴＮ４１の導通状態を制御する。このことにより、出力電圧ＶＯＵＴを定電圧として出力している。このことは、以下のような式で表せる。
ＶＤ２＝ＶＤ１＋（（ＶＯＵＴ−ＶＤ１）×Ｒ４２／(Ｒ４１＋Ｒ４２)）

従って、電源電圧ＶＤＤの変動や定電流源２１の変動によりＰＭＯＳトランジスタＴＰ４１からの過剰な電流の流れ込みが発生した場合、
ＶＤ２＜ＶＤ１＋（（ＶＯＵＴ−ＶＤ１）×Ｒ４２／(Ｒ４１＋Ｒ４２)）
となる。これによりＰＭＯＳトランジスタＴＰ３２のゲート電圧がＰＭＯＳトランジスタＴＰ３３の電位に対して高くなる。このため、ＰＭＯＳトランジスタＴＰ３２のソースに流れこむ電流が減少し、ＮＭＯＳトランジスタN３２のゲート電位が下がる。よって、ＮＭＯＳトランジスタＴＮ４１のゲート電位が上昇し、出力端子ＶＯＵＴに流れ込んだ過剰電荷を接地端子ＧＮＤに放出し、出力電圧ＶＯＵＴを所定の電圧に戻す。

上述したように、定電圧出力回路１０では主としてＰＭＯＳトランジスタＴＰ４１のオン抵抗（以下Ｒｐ４１とする）とＮＭＯＳトランジスタＴＮ４１のオン抵抗（以下Ｒｎ４１とする）の比で出力電圧ＶＯＵＴを発生させている。そのため、出力電圧ＶＯＵＴが所定の電圧より高くなった場合、Ｒｎ３を低くし、出力電圧ＶＯＵＴが所定の電圧より低くなった場合Ｒｎ３を高くすることによって出力電圧ＶＯＵＴを所定の電位に復帰させることができ、高速に所定の電位への復帰を可能にしている。

特開２００７−１４８８６２号公報 特開２００４−８６７５０号公報

しかし、図９の定電圧出力回路１０ではＮＭＯＳトランジスタＴＮ４１に流れる電流分が、抵抗素子Ｒ４１、Ｒ４２、ダイオードＤ４２、及び、抵抗素子Ｒ４３、ダイオードＤ４２を流れる電流以外に加算され、系全体として消費電流が増加する。

また、出力端子ＶＯＵＴに接続される負荷回路の抵抗をＲＬとした場合、ＶＯＵＴ＝ＶＤＤ×Ｒｐ４１／（Ｒｐ４１＋(Ｒｎ４１／／ＲＬ)）となる。従って、ＲＬが変化しても出力電圧ＶＯＵＴを一定に保つためには（Ｒｎ３／／ＲＬ）を一定に保つ必要がある。そのため、負荷回路がスタンバイ等の低消費電流モードを有し、電流を低減したとしても、その減少分をＲｎ３で消費する必要が生じる。よって、システム全体で、消費電流削減の効果が得ることができないという問題がある。

本発明は、電源端子から供給される電源電圧を電源とし、所定の電圧を出力端子に出力する定電圧生成部と、前記電源電圧に応じた電圧が所定の変化率以上で上昇した場合、前記出力端子に対し引き抜き電流を発生させる制御部と、を有する定電圧出力回路である。

本発明にかかる定電圧出力回路は、電源電圧の変動に応じた電圧が所定の変化率以上で上昇した場合に、制御部が出力端子に対して引き抜き電流を発生させる。このことにより、所定の変化率以上で上昇した電源電圧に対する、定電圧生成部の応答の遅延により発生する出力端子の電圧上昇を防ぎ、早期に出力端子の電圧を所定の電圧に戻すことができる。

本発明にかかる定電圧出力回路は、出力電圧が所定の電圧以上になるのを防ぎ、且つ、低消費電力で動作することができる。

実施の形態１にかかる定電圧出力回路を有するシステム構成である。 実施の形態１にかかる定電圧出力回路の動作のタイミングチャートである。 実施の形態２にかかる定電圧出力回路を有するシステム構成である。 実施の形態２にかかる定電圧出力回路の動作のタイミングチャートである。 実施の形態３にかかる定電圧出力回路を有するシステム構成である。 実施の形態３にかかる定電圧出力回路の動作のタイミングチャートである。 従来の定電圧出力回路の構成である。 従来の定電圧出力回路の動作のタイミングチャートである。 従来の定電圧出力回路の構成である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる定電圧出力回路１００と、その定電圧出力回路１００に接続される容量素子ＣＳと、外部の負荷回路ＲＬを含めたシステム構成の一例を示す。図１に示すように、定電圧出力回路１００は、定電圧生成部１１０と、電圧変動検出部１２０と、放電部１３０と、出力端子ＶＯＵＴとを有する。

定電圧生成部１１０は、基準電源１１１と、スタートアップ回路１１２と、差動増幅器１１３と、出力トランジスタＴＰ１０１と、抵抗素子Ｒ１０１、Ｒ１０２とを有する。

基準電源１１１は、基準電源電圧Ｖｒｅｆを出力する。基準電源１１１は、例えば、バンドギャップリファレンス回路等からなる。この方式では、例えば２Ｖ以下の比較的低電圧の基準電圧を生成することができる。基準電源１１１から出力された基準電源電圧Ｖｒｅｆは差動増幅器１１３の非反転入力に入力される。

スタートアップ回路１１２は、一次電源ＶＤＤの電源投入と同時に基準電源１１１を正常動作させるためのものである。例えば、基準電源１１１が、バイアス用に定電流源を内蔵している場合、この定電流源は、カレントミラー接続された複数のトランジスタで構成される。この定電流源のカレントミラー回路は、入力カレントミラートランジスタが定常バイアス状態にならない限り動作しない。このため、スタートアップ回路１１２は、電源投入と同時に定電流源のカレントミラー回路をバイアスして、基準電源１１１が正常動作させる機能を有する。

差動増幅器１１３は、非反転入力が基準電源１１１、反転入力が抵抗素子Ｒ１０１とＲ１０２の中間ノードであるノードＡ、出力が出力トランジスタＴＰ１０１のゲートに接続されている。差動増幅器１１３は、後述する電位Ｖｉｎと、基準電源電圧Ｖｒｅｆに応じて電圧Ｖａｍｐを出力する。差動増幅器１１３には、高電位側電源として一次電源電圧ＶＤＤ、低電位側電源として接地電圧ＧＮＤが供給される。なお、上述した基準電源１１１、スタートアップ回路１１２も高電位側電源として一次電源ＶＤＤ、低電位側電源として接地電圧ＧＮＤが供給される。また、便宜上、上記符号「ＶＤＤ」「ＧＮＤ」は、それぞれ一次電源電圧、接地電圧を示すと同時に、その端子名を示すものとする。また、出力端子ＶＯＵＴからの出力電圧をＶｒｅｇとする。

出力トランジスタＴＰ１０１は、ＰＭＯＳトランジスタで構成される。出力トランジスタＴＰ１０１は、ソースが一次電源端子ＶＤＤ、ドレインが出力端子ＶＯＵＴ、ゲートが差動増幅器１１３の出力に接続される。

抵抗素子Ｒ１０１は、一端が出力端子ＶＯＵＴ、他端がノードＡに接続される。抵抗素子Ｒ１０２は、一端がノードＡ、他端が接地端子ＧＮＤに接続される。ここで、抵抗素子Ｒ１０１、Ｒ１０２の中間ノードであるノードＡの電位をＶｉｎとする。

以上のような構成の定電圧出力回路１００は、出力端子ＶＯＵＴから出力される電圧Ｖｒｅｇ（以下、出力電圧Ｖｒｅｇと称す）を抵抗素子Ｒ１０１、Ｒ１０２で分圧し、差動増幅器１１３の反転入力にフィードバックしている。このため、定電圧出力回路１００は、出力電圧Ｖｒｅｇが規定の電圧Ｖｒｅｇ−ｉｄｅａｌとなるように動作する。

電圧変動検出部１２０は、容量素子Ｃ１０１と、抵抗素子Ｒ１０３とを有する。容量素子Ｃ１０１は、一端が一次電源端子ＶＤＤ、他端がノードＢに接続される。抵抗素子Ｒ１０３は、一端がノードＢ、他端が接地端子ＧＮＤに接続される。ノードＢの電位をＶｓｂとして、放電部１３０へ出力する。この電圧Ｖｓｂは、一次電源ＶＤＤの変動に応じてレベルが変化する。

放電部１３０は、ＮＭＯＳトランジスタＴＮ１０１、ＴＮ１０２を有する。ＮＭＯＳトランジスタＴＮ１０１は、ドレインが出力端子ＶＯＵＴ、ソースがノードＣ、ゲートがノードＢに接続される。ＮＭＯＳトランジスタＴＮ１０２は、ドレインがノードＣ、ソースが接地端子ＧＮＤ、ゲートが負荷回路ＲＬに接続される。よって、ノードＢの電圧Ｖｓｂに応じて、ＮＭＯＳトランジスタＴＮ１０１の導通状態が制御される。

負荷回路ＲＬは、出力端子ＶＯＵＴに接続され、定電圧出力回路１００が出力する出力電圧Ｖｒｅｇを電源電圧として動作する外部負荷回路である。負荷回路ＲＬは、マイクロコントローラ等の所定の機能を有する回路ブロックであり、通常動作を行う通常動作モードと、スタンバイ等の省電力動作モードを有している。以下では、負荷回路ＲＬがスタンバイモードを利用する場合を例にして説明を行う。但し、負荷回路ＲＬが、スタンバイモードに限らず、その他の低消費電力動作状態となる場合であっても、本実施の形態で適用可能である。なお、スタンバイモード時では、負荷回路ＲＬの消費電流が減少する。負荷回路ＲＬは、通常動作モード時にはロウレベル、スタンバイモード時にはハイレベルの論理を有するスタンバイ信号を出力する。

容量素子ＣＳは、出力端子ＶＯＵＴと接地端子ＧＮＤ間に接続される。容量素子ＣＳは、出力端子ＶＯＵＴの供給する電圧が変動しないための安定化容量として機能する。

上述した、定電圧出力回路１００の動作について図面を参照しながら詳細に説明する。図２に定電圧出力回路１００の動作を説明するタイミングチャートの一例を示す。図２に示すように、時刻ｔ０において、一次電源ＶＤＤが電源投入される。このとき、出力電圧Ｖｒｅｇを抵抗素子Ｒ１０１、Ｒ１０２で分圧した電圧、つまりノードＡの電圧Ｖｉｎは基準電源電圧Ｖｒｅｆより低い。このため、差動増幅器１１３の出力電圧Ｖａｍｐはほぼ接地電圧ＧＮＤレベルとなり、出力トランジスタＴＰ１０１がオン状態となる。よって、出力端子ＶＯＵＴから出力される出力電圧Ｖｒｅｇは、一次電源電圧ＶＤＤに追従して上昇する。出力電圧Ｖｒｅｇが上昇すると、ノードＡの電圧Ｖｉｎも高くなる。この電圧Ｖｉｎと基準電源電圧Ｖｒｅｆの電圧差に応じて、差動増幅器１１３の出力電圧Ｖａｍｐが変化する。この電圧Ｖａｍｐに応じて出力トランジスタＴＰ１０１の導通状態、つまりオン抵抗が変化する。

時刻ｔ１において、出力電圧Ｖｒｅｇが規定の電圧Ｖｒｅｇ−ｉｄｅａｌで安定する。なお、実際には差動増幅器１１３の応答時間分のオーバーシュードがあるため減衰振動しながら安定にむかう。このため、時刻ｔ２付近で出力電圧Ｖｒｅｇが安定することになる。

一方、時刻ｔ１では、負荷回路ＲＬは、スタンバイモードに入っていないためスタンバイ信号はロウレベルにある。従って、ＮＭＯＳトランジスタＴＮ１０２がオフである。よって、出力電圧端子ＶＯＵＴと接地端子ＧＮＤは遮断されている。このため、図７の従来の定電圧出力回路１と同様の動作を行う。つまり、時刻ｔ１以降は、一次電源電圧ＶＤＤ（もしくはＶｉｎ）と出力電圧Ｖｒｅｇの差と負荷回路ＲＬの消費電流に応じて差動増幅器１１３の出力電圧Ｖａｍｐが変化する。このことにより、出力トランジスタＴＰ１０１のオン抵抗が変化し、出力電圧Ｖｒｅｇが一定の電圧に保たれる。

時刻ｔ２まで一次電源電圧ＶＤＤが上昇し、その後一定になる。このとき、ノードＢの電位Ｖｓｂも時刻ｔ２まで上昇する。時刻ｔ２以降では、一次電源電圧ＶＤＤが一定となるため、容量素子Ｃ１０１に抵抗素子Ｒ１０３を介して充電が行われる。これに応じてノードＢの電位Ｖｓｂは低下する。よって、ＮＭＯＳトランジスタＴＮ１０１の導通状態も変化するが、ＮＭＯＳトランジスタＴＮ１０２がオフ状態のため、定電圧出力部１１０の動作に影響がない。

時刻ｔ３で一次電源電圧ＶＤＤが低下し始める。これに応じて、一次電源電圧ＶＤＤと出力電圧Ｖｒｅｇとの電位差が小さくなる。よって、差動増幅器１１３の出力電圧Ｖａｍｐも低下し、出力トランジスタＴＰ１０１の導通状態が制御される。結果として出力電圧Ｖｒｅｇが一定電圧を保持される。

時刻ｔ４で、負荷回路ＲＬが消費電力の小さいスタンバイモードに遷移する。以降、時刻ｔ１１まで負荷回路ＲＬがスタンバイモードとなるため、スタンバイ信号がハイレベルとなる。このため、ＮＭＯＳトランジスタＴＮ１０２がオン状態となる。なお、負荷回路ＲＬがマイクロコントローラ等を内蔵しているセットである場合、電源スイッチが切られた場合のデータ保持等を目的にスタンバイモードが頻繁に用いられる。このように、時刻ｔ４にスタンバイモードに遷移した瞬間、負荷回路ＲＬに供給する電流が減少し、出力電圧Ｖｒｅｇが上昇する。このため、差動増幅器１１３の出力電圧Ｖａｍｐも、追従して電位が上昇し、出力電圧Ｖｒｅｇを一定に保持する。但し、本例のタイミングチャートではさらに一次電源電圧ＶＤＤが低下している。よって、再び、差動増幅器１１３の出力電圧Ｖａｍｐが低下し、出力電圧Ｖｒｅｇを一定の電圧に保持する。

時刻ｔ５で一次電源電圧ＶＤＤが、規定の電圧Ｖｒｅｇ−ｉｄｅａｌを下回る。このため差動増幅器１１３の出力電圧Ｖａｍｐは出力できる最低電圧で一定となり、出力電圧Ｖｒｅｇは一次電源電圧ＶＤＤに応じて低下する。

時刻ｔ６で一定になった後、時刻ｔ７で一次電源電圧ＶＤＤが急激に立ち上がる。このように、所定の変化率以上で一次電源電圧ＶＤＤが一定レベル以上上昇すると、差動増幅器１１３による応答の遅延のため、電圧Ｖａｍｐの電圧変化が間に合わない。このため、出力電圧Ｖｒｅｇが規定の電圧Ｖｒｅｇ−ｉｄｅａｌ以上に上昇する。またノードＢの電圧Ｖｓｂが、容量素子Ｃ１０１と抵抗素子Ｒ１０３との充電特性により一次電源電圧ＶＤＤに応じて上昇する。

時刻ｔ８で、ＮＭＯＳトランジスタＴＮ１０１のゲート電圧Ｖｓｂがスレッシュホールド電圧Ｖｔ１０１を越え、ＮＭＯＳトランジスタＴＮ１０１が導通状態となる。また、ＮＭＯＳトランジスタＴＮ１０２が導通状態である。このため、出力端子ＶＯＵＴと接地端子ＧＮＤが、放電部１３０のＮＭＯＳトランジスタＴＮ１０１、ＴＮ１０２を介して接続される。よって、放電部１３０が出力端子ＶＯＵＴの過剰電荷の放電を行う。このことにより、出力電圧Ｖｒｅｇが低下する。

時刻ｔ９で、一次電源電圧ＶＤＤの上昇が止まるため、出力電圧Ｖｒｅｇの電位上昇も止まる。一方、放電部１３０により出力端子ＶＯＵＴが放電されているため、出力電圧Ｖｒｅｇは規定の電圧Ｖｒｅｇ−ｉｄｅａｌ以下に電圧が低下する。但し、同時に容量Ｃ１０１の一端、つまり、一次電源端子ＶＤＤ側の電極の電圧上昇も止まる。このため、容量Ｃ１０１が充電されるに従いノードＢの電圧Ｖｓｂが低下し、ＮＭＯＳトランジスタＴＮ１０１のオン抵抗が増加する。このことにより、出力端子ＶＯＵＴからの放電は緩やかになる。

時刻ｔ１０において、電圧Ｖｓｂがスレッシュホールド電圧Ｖｔ１０１を下回り、ＮＭＯＳトランジスタＴＮ１０１がオフ状態になる。つまり、放電部１３０の動作が停止する。その後、一次電源電圧ＶＤＤの電圧変動がないため、出力電圧Ｖｒｅｇは規定の電圧Ｖｒｅｇ−ｉｄｅａｌと等しい電圧で安定する。

時刻ｔ１１において、負荷回路ＲＬは、スタンバイモードから通常動作モードに復帰する。以降、定電圧出力回路１００は、従来の定電圧出力回路１と同様の動作を行い、出力電圧Ｖｒｅｇが、規定の電圧Ｖｒｅｇ−ｉｄｅａｌと等しい電圧で継続して出力される。

ここで、図９の従来の定電圧出力回路１０は、２つの負荷回路Ｒｉｎ（抵抗素子Ｒ４１、Ｒ４２、ダイオードＤ４１を直列接続した回路と抵抗素子Ｒ４３、ダイオードＤ４２を直列接続した回路）の出力（ＶＤ１、ＶＤ２）を入力とする差動増幅器３０がＮＭＯＳトランジスタＴＮ４１の導通状態を制御している。よって、上記ＶＤ１、ＶＤ２の電位差に応じて、ＮＭＯＳトランジスタＴＮ４１の導通状態を変化させ、出力端子ＶＯＵＴからの過剰電位を放電させ、出力電圧ＶＯＵＴを一定に保っている。この回路構成では、ＰＭＯＳトランジスタＴＰ４１に流す電流を、出力端子ＶＯＵＴに接続する外部負荷回路ＲＬ（例えばマイクロコントローラ等）の消費電流と、上記２つの負荷回路Ｒｉｎの消費電流の合計の最大値に設定する必要がある。また、定電圧出力回路１０は、外部負荷回路ＲＬがスタンバイモードになって、消費電流が減った場合、ＮＭＯＳトランジスタＴＮ４１に流す電流を増加させなければならない。よって、外部の負荷回路を含めたシステム全体では消費電流は一定となるため、減らすことができない。

実施の形態１にかかる定電圧出力回路１００は、通常動作モード時の出力電圧Ｖｒｅｇを、出力トランジスタＴＰ１０１と、直列接続された抵抗素子Ｒ１０１、Ｒ１０２により行っている。このため、スタンバイモード等により外部負荷回路ＲＬの消費電流が減った場合、差動増幅器１１３からの出力Ｖａｍｐが上昇し、出力トランジスタＴＰ１０１のオン抵抗を増加する。このことにより、システム全体の消費電流を減少させる。そして、一次電源電圧ＶＤＤの電圧上昇の傾きが一定レベルを超えたときのみ、電圧変動検出部１２０のノードＢの電位Ｖｓｂが上昇する。このことにより、放電部１３０のＮＭＯＳトランジスタＴＮ１０１が導通し、出力端子ＶＯＵＴの過剰電荷を接地端子ＧＮＤに放電させる。よって、定電圧出力回路１００は、一次電源電圧ＶＤＤの変動時のみ一時的にシステム全体の消費電流が増加するものの、外部負荷回路ＲＬの消費電流が減った場合を含め、当該定電圧出力回路１００を含めたシステム全体の定常的な消費電流を従来に比べ削減することが出来る。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図３に本実施の形態２にかかる定電圧出力回路２００と、その定電圧出力回路２００に接続される容量素子ＣＳと、外部の負荷回路ＲＬを含めたシステム構成の一例を示す。図３に示すように、定電圧出力回路２００は、基準電源１１１と、スタートアップ回路１１２と、差動増幅器１１３と、電圧変動検出部１２０と、放電部２３０と、出力他トランジスタＴＰ１０１と、抵抗素子Ｒ１０１、Ｒ１０２、Ｒ１０４と、出力端子ＶＯＵＴとを有する。また、放電部２３０は、ＮＭＯＳトランジスタＴＮ１０１、ＴＮ１０２、ＴＮ１０４を有する。

なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。本実施の形態２では、実施の形態１との変更点のみの説明を行う。なお、その他の構成は実施の形態１の定電圧出力回路１００と同じであるため、説明は省略する。

抵抗素子Ｒ１０１、Ｒ１０２、Ｒ１０４は、出力端子ＶＯＵＴと接地端子ＧＮＤとの間に直列接続される。抵抗素子Ｒ１０１は、一端が出力端子ＶＯＵＴ、他端がノードＡに接続される。抵抗素子Ｒ１０２は、一端がノードＡ、他端がノードＤに接続される。抵抗素子Ｒ１０２は、一端がノードＤ、他端が接地端子ＧＮＤに接続される。ここで、ノードＡの電位をＶｉｎ１、ノードＤの電位をＶｉｎ２とする。

電圧変動検出部１２０の容量素子Ｃ１０１の一端が出力端子ＶＯＵＴ、他端がノードＢに接続される。よって、ノードＢの電位Ｖｓｂは、出力端子ＶＯＵＴの出力電圧Ｖｒｅｇの変動によりレベルが変化する。

放電部２３０は、ＮＭＯＳトランジスタＴＮ１０１、ＴＮ１０２、ＴＮ１０３を有する。ＮＭＯＳトランジスタＴＮ１０３は、ドレインが出力端子ＶＯＵＴ、ソースがノードＥ、ゲートがノードＤに接続される。ＮＭＯＳトランジスタＴＮ１０１は、ドレインがノードＥ、ソースがノードＣ、ゲートがノードＢに接続される。ＮＭＯＳトランジスタＴＮ１０２は、ドレインがノードＣ、ソースが接地端子ＧＮＤに接続され、ゲートにスタンバイ信号が入力される。ここで、ＮＭＯＳトランジスタＴＮ１０１、ＴＮ１０２、ＴＮ１０３のスレッシュホールド電圧Ｖｔ１０１、Ｖｔ１０２、Ｖｔ１０３とし、本実施の形態２では同じ値であるものとする。

定電圧出力回路２００のその他の構成は、実施の形態１の定電圧出力回路１００と同様なため説明は省略する。

上述した定電圧出力回路２００の動作について図面を参照しながら詳細に説明する。図４に定電圧出力回路２００の動作を説明するタイミングチャートの一例を示す。なお、最初の電源立ち上げ時の各部の動作は実施の形態１の定電圧出力回路１００とほぼ同じなので説明を省略する。図４に示すように、時刻ｔ０において、負荷回路ＲＬがスタンバイモードになる。このため、出力電圧Ｖｒｅｇは、一瞬上昇した後、規定の電圧Ｖｒｅｇ−ｉｄｅａｌに戻って安定する。また、負荷回路ＲＬがスタンバイモードのため、スタンバイ信号はハイレベルとなり、ＮＭＯＳトランジスタＴＮ１０２がオン状態となる。

時刻ｔ１で一次電源電圧ＶＤＤが低下をはじめる。出力電圧Ｖｒｅｇは、最初は一定であるものの、一次電源電圧ＶＤＤが規定の電圧Ｖｒｅｇ−ｉｄｅａｌに近づくに従い、出力トランジスタＴＰ１０１のオン抵抗により、一次電源電圧ＶＤＤの低下以上に低下する。このとき、電圧変動検出部１２０のノードＢの電圧Ｖｓｂは、接地電圧ＧＮＤ以下になり、放電部２３０内のＮＭＯＳトランジスタＴＮ１０１はオフ状態を継続する。このため、出力端子ＶＯＵＴと接地端子ＧＮＤは遮断されたままであり、定電圧出力回路２００は通常動作を続け、システムへの影響は無い。

時刻ｔ２で一次電源電圧ＶＤＤが一定となる。このとき、出力電圧Ｖｒｅｇも一定電圧で安定する。そのため、電圧変動検出部１２０の出力Ｖｓｂは、抵抗素子Ｒ１０３を経て容量素子Ｃ１０１に充電された過剰電荷を放電する。その後、接地電圧ＧＮＤレベルに復帰し、安定する。このとき、出力電圧Ｖｒｅｇを抵抗素子Ｒ１０１、Ｒ１０２と抵抗素子Ｒ１０４で抵抗分割した電圧、つまり、ノードＤの電圧Ｖｉｎ２はＮＭＯＳトランジスタＴＮ１０３のスレッシュホールド電圧Ｖｔ１０３を上回っている。

時刻ｔ３で実施の形態１と同様、所定の変化率以上で一次電源電圧ＶＤＤが上昇する。それに従って、出力電圧Ｖｒｅｇも上昇する。この出力電圧Ｖｒｅｇの上昇に伴い、電圧変動検出部１２０のノードＢの電圧Ｖｓｂが上昇する。そして、時刻ｔ４で、電圧ＶｓｂがＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を越え、オン状態となる。このため、出力端子ＶＯＵＴと接地端子ＧＮＤとが導通し、放電部１３０が放電動作を行う。このことにより、出力電圧Ｖｒｅｇの電圧上昇を抑制する。

その後、出力電圧Ｖｒｅｇが規定の電圧Ｖｒｅｇ−ｉｄｅａｌに近づくと差動増幅器１１３の出力電圧Ｖａｍｐが上昇し、出力電圧Ｖｒｅｇを規定の電圧Ｖｒｅｇ−ｉｄｅａｌで安定させる。そのため、電圧変動検出部１２０のノードＢの電圧Ｖｓｂは容量素子１０１と抵抗素子Ｒ１０３の放電特性に従い低下を始める。そして、時刻ｔ５で、電圧ＶｓｂがＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１以下になり、ＮＭＯＳトランジスタＴＮ１０１がオフ状態になる。よって、出力端子ＶＯＵＴと接地端子ＧＮＤが遮断され、放電部２３０は放電動作を停止する。その後、電圧Ｖｓｂは接地電圧ＧＮＤレベルで安定する。

時刻ｔ６で一次電源電圧ＶＤＤが低下を始める。このとき、時刻ｔ１と同様に各部の電圧も変化する。例えば、一次電源電圧ＶＤＤの低下に従ってノードＡの電位Ｖｉｎ１も低下する。電位Ｖｉｎ１が基準電源電圧Ｖｒｅｆ以下になり、差動増幅器１１３の出力電圧Ｖａｍｐも低下し、時刻ｔ７では、差動増幅器１１３の出力電圧Ｖａｍｐが接地電圧ＧＮＤレベルになる。このとき、出力トランジスタＴＰ１０１は、オン状態となる。よって、出力電圧Ｖｒｅｇは、一次電源電圧ＶＤＤの低下に従って低下する。

時刻ｔ８で一次電源ＶＤＤの電圧が一定となる。しかし、一次電源電圧ＶＤＤの電圧低下が大きい場合、同様に出力電圧Ｖｒｅｇも大きく低下し、ノードＤの電位Ｖｉｎ２がＮＭＯＳトランジスタＴＮ１０３のスレッシュホールド電圧Ｖｔ１０３を下回ってしまう。この場合、ＮＭＯＳトランジスタＴＮ１０３はオフ状態となり、放電部２３０の放電動作は、出力電圧Ｖｒｅｇの電圧値に関わらず停止する。

時刻ｔ９で、一次電源電圧ＶＤＤが再び所定の変化率以上で一次電源電圧ＶＤＤが上昇を始める。これに従い、出力電圧Ｖｒｅｇも上昇する。このとき、放電部２３０は放電動作をしていない。よって、出力電圧Ｖｒｅｇは、ほぼ一次電源電圧ＶＤＤの変化と同じ傾きで上昇する。

時刻ｔ１０で、電圧変動検出部１２０のノードＢの電圧ＶｓｂがＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を上回り、ＮＭＯＳトランジスタＴＮ１０１がオン状態となる。しかし、ノードＤの電位Ｖｉｎ２がＮＭＯＳトランジスタＴＮ１０３のスレッシュホールド電圧Ｖｔ１０３を下回っているため、ＮＭＯＳトランジスタＴＮ１０３はオフ状態であり、放電部２３０は放電動作をしない。よって、出力電圧Ｖｒｅｇは、ほぼ一次電源電圧ＶＤＤの変化と同じ傾きで上昇する。

更に出力電圧Ｖｒｅｇが上昇すると、時刻ｔ１１で、電圧Ｖｉｎ２がＮＭＯＳトランジスタＴＮ１０３のスレッシュホールド電圧Ｖｔ１０３を上回る。このため、ＮＭＯＳトランジスタＴＮ１０３がオン状態となり、放電部２３０は放電動作を開始する。出力端子ＶＯＵＴと接地端子ＧＮＤが導通し、出力端子ＶＯＵＴの電荷が接地電圧端子ＧＮＤに放電される。よって、出力電圧Ｖｒｅｇの電圧上昇が抑圧される。

そして、一次電源電圧ＶＤＤの電圧上昇が終了するが、差動増幅器１１３の応答時間まで出力電圧Ｖｒｅｇは上昇を継続し、放電部２３０の放電動作も継続する。よって、その出力電圧Ｖｒｅｇの電圧上昇は抑制されたものとなる。その後、電圧変動検出部１２０のノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３の放電特性に従い低下する。

そして、時刻ｔ１２で、ノードＢの電圧Ｖｓｂは、ＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を下回り、ＮＭＯＳトランジスタＴＮ１０１がオフ状態となる。よって、放電部２３０の放電動作が停止する。

時刻ｔ１３以降は、スタンバイモードから通常動作モードとなり、従来の定電圧出力回路１と同様の動作となり、出力電圧Ｖｒｅｇは、規定の電圧Ｖｒｅｇ−ｉｄｅａｌと等しい電圧で安定する。

ここで、実施の形態１の定電圧出力回路１００は、一次電源電圧ＶＤＤの変化に応じて、放電部１３０の放電動作を制御していた。それに対して、本実施の形態２の定電圧出力回路２００は、出力電圧Ｖｒｅｇを電圧変動検出部１２０に入力し、出力電圧Ｖｒｅｇの変化に応じて、放電部２３０の放電動作を制御し、これにより、出力端子ＶＯＵＴの過剰電荷を放電するようにした。

また、電源立ち上げ時等において、出力電圧Ｖｒｅｇが接地電圧ＧＮＤ付近から立ち上がる際、放電部２３０が放電動作する場合がある。このため、所定の出力電圧Ｖｒｅｇでは、放電部２３０が放電動作を行わないよう、出力電圧Ｖｒｅｇを抵抗分割したノードＤの電圧をゲートに入力するＮＭＯＳトランジスタＴＮ１０３を追加し、電源立ち上げ時の放電動作を抑制した。このように、出力電圧Ｖｒｅｇの変化を観測するため、実施の形態１で発生する、一次電源電圧ＶＤＤと出力電圧Ｖｒｅｇに電位差があるときの一次電源電圧ＶＤＤの変動による不要な放電動作を抑制することができる。

発明の実施の形態３

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図５に本実施の形態３にかかる定電圧出力回路３００と、その定電圧出力回路３００に接続される容量素子ＣＳと、外部の負荷回路ＲＬを含めたシステム構成の一例を示す。図５に示すように、定電圧出力回路３００は、基準電源１１１と、スタートアップ回路１１２と、差動増幅器１１３と、電圧変動検出部３２０と、放電部３３０と、出力他トランジスタＴＰ１０１と、抵抗素子Ｒ１０１、Ｒ１０２と、インバータ回路ＩＮＶ３０１と、出力端子ＶＯＵＴとを有する。

なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。本実施の形態２では、実施の形態１との変更点のみの説明を行う。なお、その他の構成は実施の形態１の定電圧出力回路１００と同じであるため、説明は省略する。

インバータ回路ＩＮＶ３０１は、負荷回路ＲＬからのスタンバイ信号を入力し、そのスタンバイ信号の論理反転した信号を出力する。

電圧変動検出部３２０は、容量素子Ｃ１０１と、抵抗素子Ｒ１０３、Ｒ１０５と、ＮＭＯＳトランジスタＴＮ１０４とを有する。容量素子Ｃ１０１は、一端が一次電源端子ＶＤＤ、他端がノードＢに接続される。抵抗素子Ｒ１０３は、一端がノードＢ、他端が接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＴＮ１０４は、ドレインがノードＢ、ソースが抵抗素子のＲ１０５の一端に接続され、ゲートにインバータ回路ＩＮＶ３０１の出力信号が入力される。抵抗素子Ｒ１０５は、一端がＮＭＯＳトランジスタＴＮ１０４のソース、他端が接地端子ＧＮＤに接続される。ノードＢの電圧をＶｓｂとする。

放電部３３０は、ＮＭＯＳトランジスタＴＮ１０１を有する。ＮＭＯＳトランジスタＴＮ１０１は、ドレインが出力端子ＶＯＵＴ、ソースが接地端子ＧＮＤ、ゲートがノードＢに接続される。

定電圧出力回路３００のその他の構成は、実施の形態１の定電圧出力回路１００と同様なため説明は省略する。

上述した定電圧出力回路３００の動作について図面を参照しながら詳細に説明する。図６に定電圧出力回路３００の動作を説明するタイミングチャートの一例を示す。なお、最初の電源立ち上げ時の各部の動作は実施の形態１の定電圧出力回路１００とほぼ同じなので、説明を省略する。ここでは、定電圧出力回路３００のスタンバイモード時（図６中の「Ｓｔａｎｄ−ｂｙ」の期間）の動作と通常動作モード時（図６中の「ＲＵＮ」の期間）について説明する。

ここで、図６に示すように、一次電源電圧ＶＤＤがスタンバイモード時の時刻ｔ０〜ｔ５に電圧の立ち上がり、立ち下がり変動を起こしている。また、通常動作モード時の時刻ｔ６〜ｔ９に、時刻ｔ０〜ｔ４と同様の電圧変動を一次電源電圧ＶＤＤが起こす。更に、通常動作モード時の時刻ｔ９〜ｔ１５に、時刻ｔ０〜ｔ４の変動よりも急峻に一次電源電圧ＶＤＤが立ち上がる電圧変動が起こっている。図６は、このような一次電源電圧ＶＤＤの変動に対する、各部の動作の電圧波形を示す。

まず、図６に示すように、時刻ｔ０で、一次電源電圧ＶＤＤが低下を始める。電圧変動検出部３２０では、抵抗素子Ｒ１０３と容量素子Ｃ１０１の放電特性より、ノードＢの電位Ｖｓｂが低下する。このとき、負荷回路ＲＬがスタンバイモードなので、スタンバイ信号はハイレベルである。よって、インバータ回路ＩＮＶ３０１の出力がロウレベルになり、ＮＭＯＳトランジスタＴＮ１０４がオフ状態となる。

また、ＮＭＯＳトランジスタＴＮ１０１は、ノードＢの電位Ｖｓｂがスレッシュホールド電圧Ｖｔ１０１を下回っているためオフ状態を続ける。よって、放電部３３０による出力端子ＶＯＵＴから接地端子ＧＮＤへの電荷の放電は無い。そのため、一次電源電圧ＶＤＤが規定の電圧Ｖｒｅｇ−ｉｄｅａｌより高い場合は、出力電圧Ｖｒｅｇが規定の電圧Ｖｒｅｇ−ｉｄｅａｌを出力し、一次電源電圧ＶＤＤが規定の電圧Ｖｒｅｇ−ｉｄｅａｌより低い場合は、出力電圧Ｖｒｅｇが一次電源電圧ＶＤＤに応じた出力を行う。

時刻ｔ１で、一次電源電圧ＶＤＤが安定すると、容量素子Ｃ１０１の電荷は抵抗素子Ｒ１０３を介して放電され、ノードＢの電圧Ｖｓｂは接地電圧ＧＮＤレベルに復帰し、安定する。

時刻ｔ２で、一次電源電圧ＶＤＤが実施の形態１と同様、所定の変化率以上で一次電源電圧ＶＤＤが上昇する。このとき、ノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３の充電特性により上昇する。一方、出力電圧Ｖｒｅｇは、規定の電圧Ｖｒｅｇ−ｉｄｅａｌになるまで、ほぼ一次電源電圧ＶＤＤとともに上昇する。また、ノードＢの電圧Ｖｓｂは、一次電源電圧ＶＤＤの上昇に合わせて、容量素子Ｃ１０１と抵抗素子Ｒ１０３の充電特性により上昇を始める。

時刻ｔ３で、ノードＢの電圧ＶｓｂがＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を越える。このため、ＮＭＯＳトランジスタＴＮ１０１がオンし、放電部３３０が出力端子ＶＯＵＴの電荷を放電する。そのため、出力電圧Ｖｒｅｇの上昇が鈍化する。その後、Ｖｒｅｇ＞Ｖｒｅｇ−ｉｄｅａｌとなっている場合、放電部３３０により、速やかに出力端子ＶＯＵＴの電荷が放電されるため、出力電圧Ｖｒｅｇは規定の電圧Ｖｒｅｇ−ｉｄｅａｌ付近で安定する。

一次電源電圧ＶＤＤ上昇が停止すると、ノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３の放電特性により低下し始める。時刻ｔ４で、ノードＢ電圧ＶｓｂがＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を下回り、ＮＭＯＳトランジスタＴＮ１０１がオフし、放電部３３０の放電動作が停止する。その後は、従来の定電圧出力回路１と同様、規定の電圧Ｖｒｅｇ−ｉｄｅａｌを出力する。

時刻ｔ５で、負荷回路ＲＬが通常動作モードに移り、スタンバイ信号がロウレベルになる。このため、ＮＭＯＳトランジスタＴＮ１０４がオン状態となり、ノードＢと接地端子ＧＮＤが抵抗素子Ｒ１０５を介して接続される。しかし、このときノードＢの電圧Ｖｓｂも接地電圧ＧＮＤレベルであるため、ノードＢの電圧Ｖｓｂに変化は生じない。

時刻ｔ６で、再び一次電源電圧ＶＤＤが低下を始める。ここで、ＮＭＯＳトランジスタＴＮ１０４がオン状態のため、ノードＢの電圧Ｖｓｂは、抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗と容量素子Ｃ１０１の放電特性により低下する。このとき、抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗は、抵抗素子Ｒ１０３単体の抵抗値より小さくなる。このため、同じ一次電源電圧ＶＤＤの変化に対し、ノードＢの電圧Ｖｓｂの変化は、負荷抵抗ＲＬのスタンバイモードの時より緩やかになる。

時刻ｔ７で、一次電源電圧ＶＤＤが安定すると、電圧変動検出部３２０の容量素子Ｃ１０１の電荷は、抵抗素子Ｒ１０３、Ｒ１０５を介して放電され、ノードＢの電圧Ｖｓｂは接地電圧ＶＤＤレベルに復帰し、安定する。

時刻ｔ８で、時刻ｔ２と同様、一次電源電圧ＶＤＤが上昇を始める。このとき、ノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗の充電特性により上昇する。但し、抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗が抵抗素子Ｒ１０３単体の抵抗値より小さいため、ノードＢの電圧Ｖｓｂの電圧上昇は緩やかになる。よって、時刻ｔ９で一次電源電圧ＶＤＤの電圧上昇が終了した時点でも、放電部３３０のＮＭＯＳトランジスタＴＮ１０１がオンせず、放電部３３０が放電動作を行わない。しかし、この場合、負荷回路ＲＬが動作しているため、出力電圧Ｖｒｅｇの電圧上昇により、出力端子ＶＯＵＴに蓄積された過剰電荷は負荷回路ＲＬを通じて消費される。よって、出力電圧Ｖｒｅｇの電位は速やかに安定する。

時刻ｔ１０、ｔ１１の各部の動作は、それぞれ時刻ｔ６、ｔ７の動作と同様なので説明を省略する。

時刻ｔ１２で一次電源電圧ＶＤＤが上昇を始める。このとき、ノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗の充電特性により上昇する。但し、一次電源電圧ＶＤＤの傾きは時刻ｔ８のときより急峻に立ち上がる。このため、抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗でも容量素子Ｃ１０１の充電が間に合わなくなり、時刻ｔ１３でノードＢの電圧Ｖｓｂは、ＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を越え、ＮＭＯＳトランジスタＴＮ１０１がオンする。よって、放電部３３０の放電動作が開始され、出力端子ＶＯＵＴの電荷の放電が始まる。

このことは、以下に示すような効果がある。上述したように、時刻ｔ１２〜ｔ１４で一次電源電圧ＶＤＤが急峻に変化する場合、差動増幅器１１３の応答特性により、差動増幅器１１３の出力電圧Ｖａｍｐの上昇が追いつかなくなる。そのため、出力端子ＶＯＵＴからはスタンバイモード時（時刻ｔ３〜ｔ４）より多くの過剰電荷が供給される。このため、負荷回路ＲＬでも電流消費が間に合わず、出力電圧Ｖｒｅｇの上昇が起こる。しかし、本実施の形態３の定電圧出力回路３００は、時刻ｔ１３に放電部３３０から放電を開始することにより、この出力電圧Ｖｒｅｇの上昇を軽減する。

時刻ｔ１４で一次電源電圧ＶＤＤの電位上昇が止まる。ノードＢの電圧Ｖｓｂは、容量素子Ｃ１０１と抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗の放電特性により低下し始める。抵抗素子Ｒ１０３、Ｒ１０５の合成抵抗は抵抗素子Ｒ１０３単体の抵抗値より低いため、ノードＢの電圧Ｖｓｂは、負荷回路ＲＬがスタンバイモードのときより早く低下する。よって、時刻ｔ１５でＮＭＯＳトランジスタＴＮ１０１のスレッシュホールド電圧Ｖｔ１０１を下回る。このため、ＮＭＯＳトランジスタＴＮ１０１がオフし、放電部３３０の放電動作が停止する。その後は従来の定電圧出力回路１と同様、安定化出力端子は一定電圧を出力する。

ここで、実施の形態１の定電圧出力回路１００は、外部負荷抵抗ＲＬの抵抗値が大きいとき、つまり、負荷回路ＲＬがスタンバイモードのときのみ放電部１３０を動作させていた。それに対して、本実施の形態３の定電圧出力回路３００は、外部負荷抵抗ＲＬの抵抗値が比較的小さい、つまり、負荷回路ＲＬが通常動作モードであるときも、必要に応じて放電部３３０の放電動作を行うようにした。

しかし、ここで、マイクロコントローラ等からなる負荷回路ＲＬが通常動作モード中では、負荷回路ＲＬの抵抗値が小さく、一次電源電圧ＶＤＤが上昇したとき、出力電圧Ｖｒｅｇの上昇が抑制される。よって、スタンバイモード時と同様の放電を放電部が行った場合、出力電圧Ｖｒｅｇが規定の電圧に安定するまでの時間が延びる場合がある。そのため、定電圧出力回路３００は、一次電源電圧ＶＤＤの変動に対し、放電部３３０のＮＭＯＳトランジスタＴＮ１０１の応答特性を変化させるため、電圧変動検出部３２０の抵抗素子Ｒ１０３に対して、直列接続された抵抗素子Ｒ１０５とＮＭＯＳトランジスタＴＮ１０４を並列に接続している。

ことにより、定電圧出力回路３００は、通常動作モード時において、一次電源電圧ＶＤＤの変動が、スタンバイモード時より急峻に変化するときのみ放電部３３０の放電動作を行う。また、一次電源電圧ＶＤＤの電圧の安定後も、より早く放電用のＮＭＯＳトランジスタＴＮ１０１をオフすることで過剰な放電を抑制する。なお、通常動作モード中も放電部３３０を動作可能とするため、実施の形態１にあったスタンバイモード時のみ放電を行うスイッチであるＮＭＯＳトランジスタＴＮ１０２は削除することができる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１００、２００、３００ 出力定電圧回路
１１０ 基準電源
１２０ スタートアップ回路
１３０ 差動増幅器
１４０、３４０ 電圧変動検出部
１５０、２５０、３５０ 放電部
ＴＰ１０１ 出力トランジスタ
ＴＮ１０１〜ＴＮ１０４ ＮＭＯＳトランジスタ
Ｒ１０１〜Ｒ１０５ 抵抗素子
Ｃ１０１ 容量素子
ＣＳ 安定化容量素子
ＲＬ 外部負荷回路

Claims (13)

1. 電源端子から供給される電源電圧を電源とし、所定の電圧を出力端子に出力する定電圧生成部と、
   前記電源電圧に応じた電圧が所定の変化率以上で上昇した場合、前記出力端子に対し引き抜き電流を発生させる制御部と、
   を有する定電圧出力回路。
2. 前記制御部は、前記電源電圧の変動における上昇幅が所定の値以上のとき、前記出力端子に対して引き抜き電流を発生させる
   請求項１に記載の定電圧出力回路。
3. 前記制御部は、
   前記電源端子と接続され、前記電源電圧の上昇を検出する電源変動検出部と、
   前記電源変動検出部の検出結果に応じて、前記出力端子に対して引き抜き電流を発生させる放電部と、
   を有する
   請求項１または請求項２に記載の定電圧出力回路。
4. 前記出力端子の電圧を電源電圧として動作する外部負荷回路が、前記出力端子に接続されており、
   前記放電部は、前記外部負荷回路が省電力モード時に出力する省電力モード信号に応じて、前記出力端子に対して引き抜き電流の発生を許可する
   請求項３に記載の定電圧出力回路。
5. 前記電源変動検出部は、
   容量素子と、
   第１の抵抗素子と、
   を有し、
   前記容量素子は、一方の端子が前記電源端子、他方の端子が前記第１の抵抗素子の一方の端子に接続され、
   前記第１の抵抗素子は、一方の端子が前記容量素子の他方の端子、他方の端子が接地端子に接続される
   請求項３または請求項４に記載の定電圧出力回路。
6. 前記放電部は、
   前記出力端子と接地端子間に直列に接続される第１のトランジスタと、第２のトランジスタを有し、
   前記第１のトランジスタは、制御端子が前記電源変動検出部の前記容量素子と前記第１の抵抗素子の中間ノードに接続され、
   前記第２のトランジスタの制御端子には、前記省電力モード信号が入力される
   請求項５に記載の定電圧出力回路。
7. 前記出力端子の電圧を電源電圧として動作する外部負荷回路が、前記出力端子に接続されており、
   前記電源変動検出部は、前記外部負荷回路が省電力モード時に出力する省電力モード信号に応じて、前記検出結果を変化させる
   請求項３に記載の定電圧出力回路。
8. 前記電源変動検出部は、容量素子と、第１の抵抗素子と、第２の抵抗素子と、第３のトランジスタとを有し、
   前記容量素子は、一方の端子が前記電源端子、他方の端子が第１のノードに接続され、
   前記第１の抵抗素子は、一方の端子が前記第１のノード、他方の端子が接地端子に接続され、
   前記第３のトランジスタは、一方の端子が前記第１のノード、他方の端子が前記第２の抵抗素子の一方の端子に接続され、制御端子に前記省電力モード信号が入力される
   請求項７に記載の定電圧出力回路。
9. 前記放電部は、前記出力端子と接地端子間に接続される第１のトランジスタを有し、
   前記第１のトランジスタは、制御端子が前記第１のノードに接続され、
   請求項８に記載の定電圧出力回路。
10. 前記制御回路は、
    前記出力端子に接続され、前記出力端子の電圧の上昇を検出する電源変動検出部と、
    前記電源変動検出部の検出結果に応じて、前記出力端子の電荷を放電させる放電部と、
    を有する
    請求項１または請求項２に記載の定電圧出力回路。
11. 前記出力端子の電圧を電源電圧として動作する外部負荷回路が、前記出力端子に接続されており、
    前記放電部は、前記外部負荷回路が省電力モード時に出力する省電力モード信号に応じて、前記出力端子の電荷の放電動作が制御される
    請求項１０に記載の定電圧出力回路。
12. 前記電源変動検出部は、
    容量素子と、
    第１の抵抗素子と、
    を有し、
    前記容量素子は、一方の端子が前記電源端子、他方の端子が前記第１の抵抗素子の一方の端子に接続され、
    前記第１の抵抗素子は、一方の端子が前記容量素子の他方の端子、他方の端子が接地端子に接続される
    請求項１０または請求項１１に記載の定電圧出力回路。
13. 前記放電部は、
    前記出力端子と接地端子間に直列に接続される第１〜第３のトランジスタを有し、
    前記第１のトランジスタは、制御端子が前記電源変動検出部の前記容量素子と前記第１の抵抗素子の中間ノードに接続され、
    前記第２のトランジスタは、制御端子に前記省電力モード信号が入力され、
    前記第３のトランジスタは、制御端子に入力される前記出力端子の電圧に応じた電圧で導通状態が制御される
    請求項１２に記載の定電圧出力回路。

Images