以下に、本発明昇降圧DC−DCコンバータの実施の形態について図面を参照して説明する。昇降圧DC−DCコンバータは、例えば、車両用灯具を構成する半導体光源を駆動させるための駆動回路等に用いられる。
昇降圧DC−DCコンバータ1は、図1に示すように、入力電圧Vinより低い出力電圧Voutを出力する降圧部2と、入力電圧Vinより高い出力電圧Voutを出力する昇圧部3と、降圧部2と昇圧部3を制御する制御部4とを備えて構成されている。昇降圧DC−DCコンバータ1は、例えば、半導体光源としてのLED(Light Emitting Diode)40、40に駆動電流Ioutを供給するための電流供給手段として機能している。
降圧部2は降圧スイッチSW1とコンデンサC1とダイオードD1とチョークコイル(インダクタ)Lを備えて構成されている。降圧スイッチSW1は、スイッチング素子、例えば、NMOSトランジスタ(図示せず)によって構成されている。
降圧スイッチSW1(NMOSトランジスタ)は、ドレインが入力端子8に接続され、ソースがダイオードD1を介して接地されているとともにチョークコイルLの一端に接続され、ゲートが制御部4に接続されている。降圧スイッチSW1は制御部4からの降圧スイッチ駆動信号(オンオフ信号)を受けてオンオフする。
コンデンサC1は、一端が入力端子8に接続され、他端が接地されるとともに入力端子9に接続されている。
入力端子8は、電源スイッチSW3を介して直流電源である車載バッテリ(+B)のプラス端子に接続され、入力端子9は、車載バッテリのマイナス端子に接続されている。
昇圧部3は降圧部2と共通のチョークコイルLと昇圧スイッチSW2とコンデンサC2とダイオードD2を備えている。昇圧スイッチSW2は、スッチング素子、例えば、NMOSトランジスタ(図示せず)によって構成されている。
昇圧スイッチSW2(NMOSトランジスタ)は、ドレインがチョークコイルLの他端に接続されているとともにダイオードD2及びシャント抵抗RSHを介して出力端子27に接続され、ソースが接地され、ゲートが制御部4に接続されている。昇圧スイッチSW2は制御部4からの昇圧用駆動パルス(オンオフ信号)を受けてオンオフする。
コンデンサC2は、一端がダイオードD2に接続され、他端が接地されるとともに出力端子28に接続されている。
出力端子27、28にはLED40、40が接続されている。
シャント抵抗RSHはLED40、40に流れる駆動電流Ioutを検出する。シャント抵抗RSHには検出された駆動電流Ioutを増幅して電流検出電圧として出力する電流検出アンプ10が接続されている。
制御部4は誤差部5と三角波生成部としてのノコギリ波生成部6と駆動パルス生成部7を備えて構成されている。
誤差部5は、比較部11と演算回路12と昇降圧判断部13とを備えて構成されている。誤差部5の具体的な回路構成を図2に示す。
比較部11はエラーアンプ(誤差増幅器)30と抵抗Re、R1とコンデンサC3を備えて構成されている。演算回路12はオペアンプ(演算増幅器)31とダイオードD3と抵抗R2〜R4を備えて構成されている。昇降圧判断部13はコンパレータ32によって構成されている。
エラーアンプ30のマイナス入力と出力間にはコンデンサC3と抵抗R1が接続される。エラーアンプ30の誤差増幅率は抵抗R1と抵抗Reの比で決定される。
エラーアンプ30のマイナス入力には電流検出アンプ10で増幅された電流検出電圧が抵抗Reを介して入力され、プラス入力には予め設定された目標出力電圧(以下、「目標値」と呼ぶ。)が入力される。
前記検出電圧は降圧部2又は昇圧部3からの出力値としての値を持つ。また、前記目標値はLED40、40に供給する所望の出力電流Iout又は出力電圧Voutを得るために予め設定された値である。
エラーアンプ30は前記電流検出電圧と前記目標値を比較して誤差増幅した比較結果(比較信号)を送出する。
オペアンプ31のマイナス入力には前記比較結果が入力されプラス入力には予め設定された第1の電圧が入力される。オペアンプ31は前記比較結果の電圧値と前記第1の電圧の電圧値(以下、「第1の電圧値」と呼ぶ。)との差分を前記第1の電圧値から減算した電圧値を演算出力電圧として出力する。前記第1の電圧は降圧駆動又は昇圧駆動のいずれかに切り替えるために必要な基準電圧である。
コンパレータ32のプラス入力には前記比較結果が入力されマイナス入力には前記第1の電圧値が入力される。前記比較結果の電圧値が前記第1の電圧値以上の場合にハイレベル信号が出力され、前記比較結果の電圧値が前記第1の電圧値未満である場合にはローレベル信号が出力される。
ノコギリ波生成部6はコンパレータと抵抗とコンデンサ(何れも図示せず)を備えて構成され、ノコギリ波と最低駆動パルスを生成する(図3参照)。
図3に示すように、コンパレータが、例えば、2.0V(ボルト)と0.5Vのヒステリシスを持つ場合にはノコギリ波のピーク電圧(第2の電圧)の電圧値(第2の電圧値)は2.0Vとなる。ノコギリ波は、電圧値が2.0Vから0.5Vまで減少する放電と、その後、2.0Vになるまで増加する充電を繰り返して生成される。また、最低駆動パルスはノコギリ波が減少している期間をオンとするパルスである(図3参照)。最低駆動パルスの詳細については後述する。
駆動パルス生成部7は、切換部14と駆動パルス生成回路15と電圧推移回路としての電圧低下回路16を備えて構成されている。
切換部14は、図4に示すように、EXORゲート35とDフリップフロップ36を備えて構成されている。
EXORゲート35の一方の入力には昇降圧判断部13から出力される昇降圧判断信号が入力され、他方の入力には電圧低下回路16から出力される電圧低下回路出力が入力される。
Dフリップフロップ36のD端子にはEXORゲート35の出力信号が入力される。
駆動パルス生成回路15は、図4に示すように、コンパレータ(比較器)41、NOTゲート42、Dフリップフロップ43、NORゲート44、46及びORゲート45を備えて構成されている。
コンパレータ41のマイナス入力には前記演算出力電圧が入力され、プラス入力にはノコギリ波が入力される。前記演算出力電圧の電圧値が前記ノコギリ波の電圧値以上の場合にはローレベル信号が出力され、前記演算出力電圧の電圧値が前記ノコギリ波の電圧値未満である場合にはハイレベル信号が出力される(図5参照)。
コンパレータ41の出力信号は駆動パルス(図5参照)としてDフリップフロップ43のクロック端子に入力されるとともに電圧低下回路16に出力される。
NORゲート44の一方の入力にはDフリップフロップ43のQ出力が入力され、他方の入力にはノコギリ波生成部6によって入力された最低駆動パルスが入力される。
ORゲート45の一方の入力にはNORゲート44の出力信号(NOR信号)が入力され、他方の入力にはDフリップフロップ36のQ出力が入力される。
NORゲート46の一方の入力にはNORゲート44のNOR信号が入力され、他方の入力にはDフリップフロップ36のQバー出力が入力される。
電圧低下回路16は、図6に示すように、コンパレータ50、Dフリップフロップ51〜60、カウンタ61、62、抵抗R5〜R17、ANDゲート70〜74、ロジックスイッチ80〜91、NOTゲート92、93を備えて構成されている。
Dフリップフロップ52〜55は4ビットシフトレジスタとして機能し、Dフリップフロップ56〜59は4ビットカウンタとして機能する。カウンタ62は3ビットカウンタとして機能する。
抵抗R8〜R15及びロジックスイッチ83〜90はD/A(デジタル/アナログ)変換器として機能する。D/A変換器では、前記第1の電圧値を初期電圧値とするように該初期電圧値が予め設定され、ロジックスイッチ83〜90がオンすることにより前記初期電圧値より低い複数の変換出力電圧値が設定される。
Dフリップフロップ51のD端子にはコンパレータ41からの駆動パルスが入力され、クロック入力にはノコギリ波生成部6からの最低駆動パルスが入力される。最低駆動パルスはNOTゲート92を介してDフリップフロップ52〜55のクロック入力にも入力される。
コンパレータ50のプラス入力には前記演算出力電圧が入力され、マイナス入力には前記D/A変換器の出力電圧(以下、「D/A変換出力電圧」と呼ぶ。)が入力される。前記演算出力電圧の電圧値が前記D/A変換出力電圧の電圧値以上の場合にはハイレベル信号が出力され、前記演算出力電圧の電圧値が前記D/A変換出力電圧の電圧値未満である場合にはローレベル信号が出力される。
Dフリップフロップ60のD端子にはコンパレータ50の出力信号が入力され、クロック入力には前記最低駆動パルスが入力され、Q出力から電圧低下回路出力が出力され、Qバー出力からはリセット信号がDフリップフロップ51〜55のリセット端子に出力されるとともに前記リセット信号がANDゲート74を介してDフリップフロップ56〜59のリセット端子に出力される。
以下に、昇降圧DC−DCコンバータ1の動作について、降圧モードにおける制御(以下、「降圧モード制御」と呼ぶ。)、降圧モードと昇圧モードの昇降圧混在モードにおける制御(以下、「混在モード制御」と呼ぶ。)、昇圧モードにおける制御(以下、「昇圧モード制御」と呼ぶ。)に分けて説明する。図7は降圧モード制御、混在モード制御及び昇圧モード制御における演算出力電圧の変化を示したグラフである。図8は混在モード制御における降圧スイッチSW1又は昇圧スイッチSW2を選択する割合を示した図である。尚、以下の説明では、降圧モード制御における「降圧モード」を「単一降圧モード」と呼び、昇降圧混在モードにおける「降圧モード」を「混在降圧モード」と呼び、昇圧モード制御における「昇圧モード」を「単一昇圧モード」と呼び、昇降圧混在モードにおける「昇圧モード」を「混在昇圧モード」と呼ぶ。
最初に、降圧モード制御について説明する。
電源スイッチSW3がオンすると、比較部11のエラーアンプ30のマイナス入力に抵抗Reを介して電流検出アンプ10からの検出電流に対応する電流検出電圧が入力される。エラーアンプ30は前記電流検出電圧と前記目標値を比較して比較結果を出力する。本実施の形態では前記目標値をオペアンプ32のプラス入力に入力される第1の電圧(2.5V)と同じ値としているが異なった値にしてもよい。
エラーアンプ30は、検出電圧と目標値の差分値を増幅した比較結果を出力する。
演算回路12のオペアンプ31は前記比較結果の電圧値と前記第1の電圧値(2.5V)との差分を前記第1の電圧値から減算した電圧値を演算出力電圧として出力する。従って、単一降圧モード〜混在降圧モードでは演算出力電圧は右肩上がりに増加し、混在昇圧モード〜単一昇圧モードでは演算出力電圧は右肩下がりに減少する(図7参照)。
尚、比較結果の電圧値と第1の電圧値との差分を第1の電圧値に加算した電圧値を演算出力電圧として出力するような演算回路形態でもよい。この場合には、単一降圧モード〜混在降圧モードでは演算出力電圧は右肩下がりに減少し、混在昇圧モード〜単一昇圧モードでは演算出力電圧は右肩上がりに増加する。
また、演算回路12は、前記比較結果の電圧値と予め設定された第1の電圧値との差分を前記第1の電圧値に加算又は該第1の電圧値から減算したものと同じ特性を示す電圧値を演算出力電圧として出力するような回路形態でもよい。
コンパレータ32は、前記比較結果の電圧値が2.5V未満であるので昇降圧判断信号としてローレベル信号を出力する。従って、電圧低下回路出力がハイレベル信号として出力されない限りDフリップフロップ36のQ出力からはローレベル信号が出力され続ける。後述するように駆動パルスが電圧低下回路16に入力され続ける限り電圧低下回路出力はローレベル信号として出力されるのでDフリップフロップ36のQ出力からはローレベル信号が出力される。
駆動パルス生成部7のコンパレータ41のマイナス入力に入力される演算出力電圧の電圧値は第2の電圧(2.0V)未満である。従って、ノコギリ波の電圧値が演算出力電圧の電圧値以上のときにハイレベルとなる駆動パルス(図5参照)がDフリップフロップ43のクロック入力及び電圧低下回路16のDフリップフロップ51のD端子に入力され、前記駆動パルスがQ出力から出力される。
NORゲート44からのNOR信号は降圧用駆動パルスとして降圧スイッチSW1に出力される。
降圧スイッチSW1は降圧用駆動パルスを受けてオンオフし、昇圧スイッチSW2はオフに維持される。
即ち、駆動パルス生成部7は、演算出力電圧の電圧値が第1の電圧値(2.5V)と第2の電圧値(2.0V)との間にない場合に、昇圧スイッチSW2をオフに維持し降圧スイッチSW1をオンオフする降圧モードにするように制御する。
次に、混在モード制御について説明する。
演算出力電圧の電圧値が増加して前記第2の電圧値(2.0V)以上になると、コンパレータ41から駆動パルスが出力されなくなるので、電圧低下回路16は所定のタイミングでハイレベル信号を出力し、混在降圧モード時には昇圧用駆動パルスを出力して混在昇圧モードに切り替え、混在昇圧モード時には降圧用駆動パルスを出力して混在降圧モードに切り替える。
即ち、駆動パルス生成部7は、演算出力電圧の電圧値が第1の電圧値(2.5V)と第2の電圧値(2.0V)との間にある場合に、降圧スイッチSW1のオンオフ動作と昇圧スイッチSW2のオンオフ動作を選択的に切り替えて昇降圧混在モードにするように制御する。
以下に、電圧低下回路16の動作について具体的に説明する。
単一降圧モード時にはDフリップフロップ51のD端子に駆動パルスが入力されているので、カウンタ61のQ8出力はハイレベルとなり電圧低下回路出力がローレベルとなりEXORゲート35の出力が変化せず昇圧用駆動パルスが出力されることはない。
演算出力電圧の電圧値が2.0V以上になりコンパレータ41から駆動パルスが出力されなくなると、最低駆動パルスがDフリップフロップ52のクロック入力に入力され、Dフリップフロップ52〜55によって構成される4ビットシフトレジスタが動作する。図6の4ビットシフトレジスタの例では、コンパレータ50のマイナス入力に入力されるD/A変換出力電圧の電圧値は2.500V、2.450V、2.333V、2.250V、2.200Vの順に低下する。さらにDフリップフロップ56〜59によって構成される4ビットカウンタが動作しD/A変換出力電圧の電圧値が2.000Vまで低下する(図8参照)。D/A変換出力電圧の電圧値が演算出力電圧の電圧値未満になった場合には前記4ビットシフトレジスタ及び前記4ビットカウンタはリセットされD/A変換出力電圧の電圧値が初期電圧値である2.500Vに戻る。
演算出力電圧の電圧値が、例えば、2.480Vである場合には、最初の最低駆動パルスのDフリップフロップ52へのクロック入力によってD/A変換出力電圧の電圧値が2.450Vとなり演算出力電圧の電圧値未満となるため、1クロックごとに降圧用駆動パルスと昇圧用駆動パルスが交互に出力される。
また、混在昇圧モードにおいて、演算出力電圧の電圧値が、例えば、2.400Vである場合には、2回目の最低駆動パルスのDフリップフロップ52へのクロック入力によってD/A変換出力電圧の電圧値が演算出力電圧の電圧値未満となるため、昇圧用駆動パルスが2回出力された後に降圧用駆動パルスが1回出力される。すなわち、3クロックに1回の割合で降圧用駆動パルスが出力される。
以下に、図8を参照して昇降圧混在モードにおけるD/A変換出力電圧の低下に伴う降圧用駆動パルスと昇圧用駆動パルスの発生割合の変化について説明する。尚、図8の演算出力電圧のグラフは図7の昇降圧混在モードにおける演算出力電圧のグラフと同一のものであり、降圧用駆動パルスと昇圧用駆動パルスの発生割合はD/A変換出力電圧の電圧値が2.500V、2.450V、2.333V、2.250V、2.200Vの順に低下するように設定されている場合の割合である。
まず、演算出力電圧の電圧値が2.000Vから2.500Vまで増加していく過程(図8の混在降圧モード)における降圧用駆動パルスと昇圧用駆動パルスの発生割合の変化について説明する。
演算出力電圧の電圧値が2.000V〜2.200Vの間にあり、2.200Vに近づくにしたがって降圧用駆動パルスと昇圧用駆動パルスの発生割合が19/20、18/19、17/18、・・・、12/13、11/12、・・・、4/5の順に変化する。
尚、混在降圧モードにおける前記発生割合が、例えば、19/20とは、降圧用駆動パルスが20クロックの内19回発生することを意味する。従って、混在降圧モードにおける前記発生割合において、X(1以上の整数)/Y(1以上の整数)とされた以下の記載については降圧用駆動パルスがYクロックの内X回発生することを意味する。
演算出力電圧の電圧値が2.200V〜2.250Vの間にある時には、降圧用駆動パルスと昇圧用駆動パルスの発生割合が3/4又は4/5となる。
演算出力電圧の電圧値が2.250Vから2.333Vの間にある時には、降圧用駆動パルスと昇圧用駆動パルスの発生割合が2/3又は3/4となる。
演算出力電圧の電圧値が2.333Vから2.450Vの間にある時には、降圧用駆動パルスと昇圧用駆動パルスの発生割合が1/2(降圧用駆動パルスと昇圧用駆動パルスが交互に発生)又は2/3となる。
演算出力電圧の電圧値が2.450Vから2.500Vの間にある時には、降圧用駆動パルスと昇圧用駆動パルスの発生割合が1/2となる。
次に、演算出力電圧の電圧値が2.500Vから2.000Vまで減少していく過程(図8の混在昇圧モード)における昇圧用駆動パルスと降圧用駆動パルスの発生割合の変化について説明する。
尚、混在昇圧モードにおける前記発生割合が、例えば、2/3とは、昇圧用駆動パルスが3クロックの内2回発生することを意味する。従って、混在昇圧モードにおける前記発生割合において、例えば、X(1以上の整数)/Y(1以上の整数)とされた以下の記載については昇圧用駆動パルスがYクロックの内X回発生することを意味する。
演算出力電圧の電圧値が2.500Vから2.450Vの間にある時には、昇圧用駆動パルスと降圧用駆動パルスの発生割合が1/2となる。
演算出力電圧の電圧値が2.450Vから2.333Vの間にある時には、昇圧用駆動パルスと降圧用駆動パルスの発生割合が1/2又は2/3となる。
演算出力電圧の電圧値が2.333Vから2.250Vの間にある時には、昇圧用駆動パルスと降圧用駆動パルスの発生割合が2/3又は3/4となる。
演算出力電圧の電圧値が2.250Vから2.200Vの間にある時には、昇圧用駆動パルスと降圧用駆動パルスの発生割合が3/4又は4/5となる。
演算出力電圧の電圧値が2.200V〜2.000Vの間にあり、2.000Vに近づくにしたがって昇圧用駆動パルスと降圧用駆動パルスの発生割合が4/5、5/6、6/7、・・・、12/13、13/14、・・・、19/20の順に変化する。
上記したように降圧スイッチSW1と昇圧スイッチSW2のスイッチ駆動を制御することにより、前記目標値に近づくように前記比較結果の電圧値を変化させてスムーズなフィードバック制御が可能となる。
ところで、上記した例では、D/A変換出力電圧の電圧値を2.500V、2.450V、2.333V、2.250V、2.200Vの順に低下させているが、D/A変換出力電圧の電圧値が低下して演算出力電圧の電圧値未満になりリセットされてD/A変換出力電圧の電圧値が初期値に戻るまでを1ルーチンとした場合に、前記4ビットシフトレジスタ、4ビットカウンタを構成する各Dフリップフロップで設定されるD/A変換出力電圧の電圧値を1ルーチンごとに変化させてもよい。
カウンタ62(3ビットカウンタ)と、その出力先の抵抗R5〜R7及びオペアンプ80〜82によって構成されたD/A変換器を動作させ、1ルーチンごとにQ1出力〜Q3出力のいずれかを選択することによりD/A変換出力電圧の電圧値を変化させる。
上記した2.450Vについては、1ルーチンごとに、例えば、2.450V→2.392V→2.421V→2.364V→2.436V→2.378V→2.407V→2.350V→2.450Vのように変化させる。上記した2.333Vについては、1ルーチンごとに、例えば、2.333V→2.283V→2.309V→2.257V→2.333Vのように変化させる。上記した2.250Vについては、1ルーチンごとに、例えば、2.250V→2.224V→2.250Vのように変化させる。
上記した混在昇圧モードにおける演算出力電圧の電圧値が、例えば、2.400Vである時には、最初のルーチンではD/A変換出力電圧の電圧値が2.450Vであるので昇圧用駆動パルスが3クロックの内の2回発生する。次のルーチンではD/A変換出力電圧の電圧値が2.392Vであるので降圧用駆動パルスと昇圧用駆動パルスが交互に発生する。次のルーチンではD/A変換出力電圧の電圧値が2.421Vであるので昇圧用駆動パルスが3クロックの内の2回発生する。次のルーチンではD/A変換出力電圧の電圧値が2.364Vであるので降圧用駆動パルスと昇圧用駆動パルスが交互に発生する。このようにしてD/A変換出力電圧の電圧値が8回変化して元に戻り、これらの動作が繰り返される。この場合、降圧用駆動パルスと昇圧用駆動パルスの発生割合が1/2になる確率は50%になる。
演算出力電圧の電圧値が2.500Vに近づくにしたがって降圧用駆動パルスと昇圧用駆動パルスの発生割合が1/2になる確率がさらに上昇する。演算出力電圧の電圧値が2.333Vに近づくにしたがって降圧用駆動パルスと昇圧用駆動パルスの発生割合が1/2になる確率が低下し発生割合は2/3に近づく。
前記発生割合が1/2〜2/3の間はいわゆる8分解能が与えられ、前記発生割合が2/3〜3/4の間はいわゆる4分解能が与えられ、前記発生割合が3/4〜4/5の間はいわゆる2分解能が与えられる。尚、分解能の数値が大きいほど細かい制御が可能となる。
上記したように各Dフリップフロップで設定されるD/A変換出力電圧の電圧値を1ルーチンごとに変化させることによって、降圧用駆動パルスと昇圧用駆動パルスの発生割合の変化を短い周期で行うことができるためDC−DCコンバータ1の共振による出力のリプル・振動を抑制することができる。
次に、昇圧モード制御について説明する。
前記比較結果の電圧値が2.500V以上であるのでコンパレータ32は昇降圧判断信号としてハイレベル信号を出力する。
駆動パルス生成部7のコンパレータ41のマイナス入力に入力される演算出力電圧の電圧値は第2の電圧値(2.0V)未満であるので、ノコギリ波の電圧値が演算出力電圧の電圧値以上のときにハイレベルとなる駆動パルスがDフリップフロップ43のクロック入力及び電圧低下回路16のDフリップフロップ51のD端子に入力される。
電圧低下回路16に駆動パルスが入力され続ける限り電圧低下回路出力としてローレベル信号が出力されるので降圧用駆動パルスはハイレベルとなる。NORゲート44の出力信号(NOR信号)は反転されて昇圧用駆動パルスとして昇圧スイッチSW2に出力される。
昇圧スイッチSW2は昇圧用駆動パルスを受けてオンオフし、降圧スイッチSW1はオンに維持される。
即ち、駆動パルス生成部7は、演算出力電圧の電圧値が第1の電圧値(2.5V)と第2の電圧値(2.0V)との間にない場合に、降圧スイッチSW1をオンに維持し昇圧スイッチSW2をオンオフする昇圧モードにするように制御する。
以上に説明したように、本実施の形態に係る昇降圧DC−DCコンバータ1によれば、入力電圧Vinと出力電圧Voutが近い場合に降圧モードと昇圧モードが頻繁に切り替わるので、降圧モードと昇圧モードの切替時においても、出力電圧Voutを平均化して出力することができる。
このように昇降圧DC−DCコンバータ1から出力電圧Voutを平均化して出力することができるため、降圧モードと昇圧モードの切替時における入力電圧Vinの変動に対して出力電圧Voutを一定に保持するように制御することができる。
また、入力電圧Vinと出力電圧Voutが近い場合における上記した制御を実行するための制御部4が半導体チップ面積に影響の少ないロジック回路によって構成されているため回路の規模を小さくすることができる。
また、PWM(パルス幅変調)の駆動周期で降圧スイッチSW1又は昇圧スイッチSW2のいずれかが選択されるので電気的効率が向上し回路損失を少なくすることができる。
また、設定した第1の電圧値及び第2の電圧値の絶対精度が不要であるので回路素子のバラツキの影響を抑制することができる。
また、車両用灯具のLED40、40に供給する出力電圧Vout(または駆動電流Iout)を一定に保持することができるので、LED40、40のちらつきを防止することができる。
尚、上記した実施の形態では、出力電流をフィードバックする方式を採用した例を示したが、出力電圧または出力電力をフィードバックする方式を採用することもできる。
以下に、本発明昇降圧DC−DCコンバータ1の他の実施の形態について図9を参照して説明する。
この他の実施の形態は、図1に示した構成にさらに非駆動回路100を追加した形態である。
非駆動回路100は、上記混在モード時であって、降圧用駆動パルス(又は昇圧用駆動パルス)の発生回数が昇圧用駆動パルス(又は降圧用駆動パルス)の発生回数に比較してかなり多い場合に、降圧用駆動パルスと昇圧用駆動パルスを全く発生させない状態(非駆動状態)にするための回路である。図8の例では、降圧用駆動パルスと昇圧用駆動パルスの発生割合が、例えば、12/13、19/20であるような場合である。
非駆動回路100は、図9に示すように、Dフリップフロップ103、106、ANDゲート104、105、ORゲート107、108によって構成され、駆動パルス生成部7に追加される。
電圧低下回路16のカウンタ61のQ8出力反転信号はハイレベルのときに混在モードを示す信号であるとともに非駆動状態を許可する信号でありANDゲート104に入力される。
Dフリップフロップ103のD端子に入力される4ビットカウンタの4ビット出力は、ハイレベルの時に降圧用駆動パルスと昇圧用駆動パルスの発生割合を12/13〜19/20にするための信号である。
降圧用駆動パルスと昇圧用駆動パルスの発生割合が、例えば、12/13〜19/20である時には、4ビット出力及びQ8出力反転信号はハイレベルとなり電圧低下出力がハイレベルの場合にはORゲート107、108の一方の入力にハイレベル信号が入力されるのでNOR信号の反転信号は出力されず非駆動状態となる。
上記した構成によれば、コンバータの共振による出力のリプル・振動を抑制することができる。
尚、PWMの駆動周波数が、例えば、2M(Hz)であって、降圧用駆動パルスと昇圧用駆動パルスの発生割合が、例えば、12/13〜19/20である時に非駆動状態にした場合には、非駆動の周波数は100K(Hz)〜200K(Hz)となり、ラジオ等の電波使用の周波数を下回るので、非駆動状態における周期(周波数)はラジオノイズとして回路に悪影響を及ぼすことはない。
上記した実施の形態は、本発明を好適に実施した形態の一例に過ぎず、本発明は、その主旨を逸脱しない限り、種々変形して実施することが可能なものである。