JP2011155168A - 半導体素子及びその製造方法、並びに固体撮像装置 - Google Patents

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Abstract

【課題】工数の増加を招くことなく、更には、特性劣化を抑止して高品質の製品を供給することができる半導体素子の製造方法を提供する。
【解決手段】画素２に形成されたトランジスタのゲート電極３０５〜３０７の周辺にイオン注入を行うことでソース領域及びドレイン領域として機能するｎ＋領域４２６、４２７を形成し、その後に、ブロック膜として機能する第１の絶縁膜３５及び第２の絶縁膜３６を成膜し、エッチバックによって第１の絶縁膜３５及び第２の絶縁膜３６をその一部としたゲート電極のサイドウォールを形成する。
【選択図】図９

Description

本発明は半導体素子及びその製造方法、並びに固体撮像装置に関する。詳しくは、シリサイド層が形成されたトランジスタを有する半導体素子及びその製造方法、並びに固体撮像装置に係るものである。
従来、画像光を画像信号として電気信号に変換する固体撮像素子としては、ＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどが知られている。
このうちＭＯＳ型イメージセンサは、光照射により電荷を発生する受光部（フォトダイオード）を有する撮像領域と、この撮像領域で発生した電荷を電気信号（多くは電圧信号）として読み出す周辺回路領域とが共通基板上に設けられている。ここで、撮像領域には画素トランジスタ（ＭＯＳトランジスタ）が形成され、周辺回路領域には周辺トランジスタ（ＭＯＳトランジスタ）が形成されている。
また、近年はますます固体撮像素子の高速駆動化が進んでおり、それに伴って周辺トランジスタについても高速駆動が求められることとなっている。こうした要求に応じて周辺トランジスタの動作速度の向上を図るべく、周辺トランジスタのゲート電極、ソース領域及びドレイン領域の各表面にＴｉやＣｏ等の高融点金属とＳｉとの化合物であるシリサイド層を形成する技術が提案されている（例えば、特許文献１参照）。
ところで、シリサイド層は、ソース領域やドレイン領域の表面に高融点金属膜を形成し、シリコンと高融点金属とを反応させることによって形成される。しかし、シリコンと高融点金属とが完全に反応せず、幾らかの確率で未反応の高融点金属が拡散することで、白点等の金属汚染の原因となり得る。
そのために、撮像領域にはシリサイド層を形成しない構成とする必要がある。即ち、周辺回路領域に設けられたトランジスタにはシリサイド層を形成し、撮像領域に設けられたトランジスタにはシリサイド層を形成しないといった構成とする必要がある。
ここで、周辺回路領域のトランジスタのみにシリサイド層を形成する方法の一例として、高融点金属がシリコン基板と接しない様にするブロック膜をサイドウォールとは別に撮像領域のみに形成することが考えられる。
具体的には、図１６（ａ）で示す様に、シリコン基板１００上にゲート絶縁膜（図示せず）を介してゲート電極１０１を形成し、ゲート電極１０１の上層に酸化膜１０２を形成し、更に、酸化膜１０２の上層に窒化膜１０３を形成する。なお、酸化膜１０２及び窒化膜１０３はエッチバックによってサイドウォールを形成している。この様に構成されたトランジスタに対して、撮像領域１０４のみにブロック膜として機能する窒化膜１０５を形成することによって、周辺回路領域１０６のトランジスタのみにシリサイド層を形成することができる。
また、周辺回路領域のトランジスタのみにシリサイド層を形成する方法の他の例として、高融点金属がシリコン基板と接しない様にするブロック膜をサイドウォールを構成する層の一部として撮像領域に形成することが考えられる。
具体的には、図１６（ｂ）で示す様に、シリコン基板１００上にゲート絶縁膜（図示せず）を介してゲート電極１０１を形成し、ゲート電極１０１の上層にブロック膜として機能する窒化膜１０５を形成する。更に、窒化膜１０５の上層に窒化膜１０３を形成する。なお、窒化膜１０５及び窒化膜１０３はエッチバックによってサイドウォールを形成しており、周辺回路領域１０６のトランジスタのソース領域やドレイン領域では窒化膜１０５及び窒化膜１０３が除去されている。
ここで、シリコン基板１００の周辺回路領域１０６のトランジスタのソース領域やドレイン領域の表面のみが露出しているために、周辺回路領域１０６のトランジスタのみにシリサイド層を形成することができる。
国際公開第０３／０９６４２１号パンフレット
しかしながら、上記したブロック膜をサイドウォールとは別に撮像領域のみに形成する方法では、工数の増加を招くこととなる。また、ブロック膜の成膜レイアウトにも制約が生じることとなる。
一方、上記したブロック膜をサイドウォールを構成する層の一部として撮像領域に形成する方法では、撮像領域にトランジスタのソース領域やドレイン領域を形成するためにブロック膜越しにイオン注入を行う必要がある。そして、ブロック膜越しにイオン注入を行う場合にはその制御が非常に困難であり、特性劣化の一因となりかねない。
また、ブロック膜として窒化膜を採用している場合には、ブロック膜越しにイオン注入を行う際に窒化膜中の窒素原子がイオン衝撃でシリコン基板にたたき込まれるノックオン効果が生じてしまい白点等の欠陥の原因となり、特性劣化の一因となってしまう。
本発明は以上の点に鑑みて創案されたものであって、工数の増加を招くことなく安定した品質の製品を供給可能な半導体素子及びその製造方法、並びに固体撮像装置を提供することを目的とするものである。
上記の目的を達成するために、本発明に係る半導体素子は、基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極を被覆して前記基板の第１の領域に形成されたシリサイドブロックが可能な膜質と膜厚を有する絶縁膜と、前記ゲート電極の側壁に前記絶縁膜を少なくとも一部に含んで形成されたサイドウォールと、前記絶縁膜の成膜前に前記基板の第１の領域に形成された前記ゲート電極の周辺領域に第１の不純物が注入されることで形成された第１の不純物領域と、前記サイドウォールの形成後に前記基板の第２の領域に形成された前記ゲート電極のサイドウォールの周辺領域に第２の不純物が注入されることで形成された第２の不純物領域と、前記基板の第２の不純物領域の表面に形成されたシリサイド層とを備える。
ここで、ブロック膜として機能する絶縁膜の成膜前に基板の第１の領域に形成されたゲート電極の周辺領域に第１の不純物が注入されることで第１の不純物領域が形成されており、ブロック膜越しにイオン注入が行われていないために、半導体素子の特性劣化を抑制することができる。
また、ブロック膜として機能する窒化膜等の絶縁膜を少なくとも一部に含んでサイドウォールが形成されたことによって、製造工数の低減を図ることができる。即ち、半導体素子を製造する際に、ブロック膜をサイドウォールとは別に形成する必要がなく、サイドウォールの一部としてブロック膜を形成することができるために、製造工数の低減を図ることができるのである。
なお、第２の領域に設けられたゲート電極の表面にもシリサイド層が形成されたことによって、より一層トランジスタの動作速度の向上を実現することができる。
また、上記の目的を達成するために、本発明に係る半導体素子の製造方法では、シリサイド層を形成しない第１の領域と、シリサイド層を形成する第２の領域を有する基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記第１の領域に形成された前記ゲート電極の周辺領域に第１の不純物を注入して第１の不純物領域を形成する工程と、前記第１の不純物領域が形成された基板に前記ゲート電極を被覆すると共に、シリサイドブロックが可能な膜質と膜厚を有する絶縁膜を形成する工程と、前記ゲート電極の側壁に前記絶縁膜を少なくとも一部に含んでいるサイドウォールを形成する工程と、前記第２の領域に形成された前記ゲート電極のサイドウォールの周辺領域に対応する前記絶縁膜の領域に開口部を形成して基板の表面を露出する工程と、前記開口部が形成された前記絶縁膜を有する前記基板の第２の領域に第２の不純物を注入して第２の不純物領域を形成する工程と、前記開口部が形成された前記絶縁膜の上層にシリサイド化可能な金属膜を成膜し、シリサイド反応を生じさせてシリサイド層を形成する工程とを備える。
ここで、基板にブロック膜として機能する窒化膜等の絶縁膜を形成する前に第１の不純物を注入して第１の不純物領域を形成することによって、ブロック膜越しにイオン注入を行う必要がなく、半導体素子の特性劣化を抑制することができる。
また、ゲート電極の側壁にブロック膜として機能する窒化膜等の絶縁膜を少なくとも一部に含んでいるサイドウォールを形成することによって、工数の低減を図ることができる。即ち、ブロック膜をサイドウォールとは別に形成することなく、サイドウォールの一部として形成することによって、工数の低減を図ることができるのである。
なお、第１の領域に形成されたゲート電極の周辺領域に第１の不純物を注入して第１の不純物領域を形成することによって、基板の第１の領域にトランジスタのソース領域及びドレイン領域を形成することができる。また、開口部が形成された絶縁膜を有する基板の第２の領域に第２の不純物を注入して第２の不純物領域を形成することによって、基板の第２の領域にトランジスタのソース領域及びドレイン領域を形成することができる。
また、絶縁膜に開口部を形成する際に、第２の領域に形成されたゲート電極に対応する絶縁膜の領域を開口してゲート電極の表面を露出することによって、ゲート電極表面にもシリサイド層を形成することができ、より一層トランジスタの動作速度の向上を実現することができる。
また、上記の目的を達成するために、本発明に係る固体撮像装置は、基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極を被覆して前記基板の撮像領域に形成されたシリサイドブロックが可能な膜質と膜厚を有する絶縁膜と、前記ゲート電極の側壁に前記絶縁膜を少なくとも一部に含んで形成されたサイドウォールと、前記絶縁膜の成膜前に前記基板の撮像領域に形成された前記ゲート電極の周辺領域に第１の不純物が注入されることで形成された第１の不純物領域と、前記サイドウォールの形成後に前記基板の周辺回路領域に形成された前記ゲート電極のサイドウォールの周辺領域に第２の不純物が注入されることで形成された第２の不純物領域と、前記基板の第２の不純物領域の表面に形成されたシリサイド層と、前記撮像領域に入射光を導く光学系とを備える。
ここで、ブロック膜として機能する絶縁膜の成膜前に基板の撮像領域に形成されたゲート電極の周辺領域に第１の不純物が注入されることで第１の不純物領域が形成されており、ブロック膜越しにイオン注入が行われていないために、固体撮像装置の特性劣化を抑制することができる。
また、ブロック膜として機能する窒化膜等の絶縁膜を少なくとも一部に含んでサイドウォールが形成されたことによって、製造工数の低減を図ることができる。即ち、固体撮像装置を製造する際に、ブロック膜をサイドウォールとは別に形成する必要がなく、サイドウォールの一部としてブロック膜を形成することができるために、製造工数の低減を図ることができるのである。
なお、周辺回路領域に設けられたゲート電極の表面にもシリサイド層が形成されたことによって、より一層トランジスタの動作速度の向上を実現することができる。
本発明の半導体素子及びその製造方法、並びに固体撮像装置では、工数の増加を招くことなく、更には、特性劣化を抑止して高品質の製品を供給することができる。
本発明を適用した半導体素子の一例であるＭＯＳ型イメージセンサを説明するための模式図である。 画素の回路構成を説明するための模式図（１）である。 画素の回路構成を説明するための模式図（２）である。 図１中符号Ａ−Ａ線上におけるＣＭＯＳロジック回路部４を説明するための模式的な断面図である。 図１中符号Ａ−Ａ線上における画素２を説明するための模式的な断面図である。 本発明を適用した半導体素子の製造方法の一例について説明するための模式図（１）である。 本発明を適用した半導体素子の製造方法の一例について説明するための模式図（２）である。 本発明を適用した半導体素子の製造方法の一例について説明するための模式図（３）である。 本発明を適用した半導体素子の製造方法の一例について説明するための模式図（４）である。 本発明を適用した半導体素子の製造方法の一例について説明するための模式図（５）である。 本発明を適用した半導体素子の製造方法の一例について説明するための模式図（６）である。 本発明を適用した半導体素子の製造方法の一例について説明するための模式図（７）である。 本発明を適用した半導体素子の製造方法の一例について説明するための模式図（８）である。 本発明を適用した半導体素子の製造方法の一例について説明するための模式図（９）である。 本発明を適用した半導体素子の製造方法の一例について説明するための模式図（１０）である。 本発明を適用した半導体素子の製造方法の一例について説明するための模式図（１１）である。 本発明を適用した固体撮像装置の一例であるカメラを説明するための模式図である。 周辺回路領域のトランジスタのみにシリサイド層を形成する方法を説明するための模式図である。
以下、発明を実施するための形態（以下、「実施の形態」と称する）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（ＭＯＳ型イメージセンサの説明）
２．第２の実施の形態（カメラシステムの説明）
３．変形例
＜１．第１の実施の形態＞
［ＭＯＳ型イメージセンサの構成］
図１は本発明を適用した半導体素子の一例であるＭＯＳ型イメージセンサを説明するための模式図である。ここで示すＭＯＳ型イメージセンサ１は、センサ部となるフォトダイオードと複数のＭＯＳトランジスタで構成された画素２が複数個マトリクス状に配列されてなる撮像領域３を有している。また、撮像領域３の周辺に形成されたＣＭＯＳロジック回路部４、５、及びアナログ回路６、７の周辺回路領域を有している。
ここで、ＭＯＳ型イメージセンサ１は、撮像領域３とその周辺のＣＭＯＳロジック回路部４、５及びアナログ回路６、７を１チップとして構成する共通の半導体基板に混載して構成されている。
なお、撮像領域３はシリサイド層を形成しない第１の領域の一例であり、ＣＭＯＳロジック回路部４、５及びアナログ回路６、７の周辺回路領域はシリサイド層を形成する第２の領域の一例である。
画素２を構成するＭＯＳトランジスタは、その数が画素の構成によって異なるものの、少なくともフォトダイオード駆動用ＭＯＳトランジスタ及びフォトダイオードの信号を出力するための信号出力用ＭＯＳトランジスタを有している。
なお、フォトダイオード駆動用ＭＯＳトランジスタとは、フォトダイオードの信号電荷を読み出すための読み出し用ＭＯＳトランジスタを意味する。
図１Ａは画素２の回路構成の一例を説明するための模式図である。ここで示す画素２は、フォトダイオード１１１に加えて、転送トランジスタ１１２、リセットトランジスタ１１３及び増幅トランジスタ１１４の３つの画素トランジスタを有する画素回路となっている。
なお、ここでは、画素トランジスタ１１２〜１１４として、例えばｎチャネルのＭＯＳトランジスタを用いた場合を例に挙げている。
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続されている。転送トランジスタ１１２は、ゲートに転送パルスφＴＲＧが印加されることによって、フォトダイオード１１１で光電変換され蓄積された信号電荷（電子）をＦＤ部１１６に転送する。
リセットトランジスタ１１３は、選択電源ＳＥＬＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続されている。リセットトランジスタ１１３は、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先だって、ゲートにリセットパルスφＲＳＴが印加されることによってＦＤ部１１６の電位をリセットする。
なお、選択電源ＳＥＬＶＤＤは、電源電圧としてＶＤＤレベルとＧＮＤレベルとを選択的に採る電源である。
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成とされている。増幅トランジスタ１１４は、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素２の選択をなし、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力する。更に、増幅トランジスタ１１４は、転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
図２は図１中符号Ａ−Ａ線上におけるＣＭＯＳロジック回路部４を説明するための模式的な断面図であり、図３は図１中符号Ａ−Ａ線上における画素２を説明するための模式的な断面図である。
ここで示すＭＯＳ型イメージセンサ１では、ｎ型半導体基板１１に素子分離領域１２が形成され、ｎ型半導体基板１１の所要領域に撮像領域３を構成する画素２が形成され、ｎ型半導体基板１１の他の所要領域にＣＭＯＳロジック回路部４が形成されている。
先ず、ＣＭＯＳロジック回路部４は、図２に示す様に、ｎ型半導体基板１１の深い位置にｐ型の不純物を導入したｐ型半導体ウェル領域２０が形成されている。また、図中符号１３で示す第１のＭＯＳトランジスタ形成領域では、ｎ型半導体基板１１表面からｐ型半導体ウェル領域２０に達するｐ型半導体ウェル領域２１が形成されている。同様に、図中符号１５で示す第３のＭＯＳトランジスタ形成領域では、ｎ型半導体基板１１表面からｐ型半導体ウェル領域２０に達するｐ型半導体ウェル領域２３が形成されている。更に、図中符号１４で示す第２のＭＯＳトランジスタ形成領域では、ｎ型半導体基板１１表面からｐ型半導体ウェル領域２０に達するｎ型半導体ウェル領域２２が形成されている。同様に、図中符号１６で示す第４のＭＯＳトランジスタ形成領域では、ｎ型半導体基板１１表面からｐ型半導体ウェル領域２０に達するｎ型半導体ウェル領域２４が形成されている。
ｐ型半導体ウェル領域２１上及びｎ型半導体ウェル領域２２上にはゲート絶縁膜２８１を介して多結晶シリコン膜から成るゲート電極３０１、３０２が形成されている。また、ｐ型半導体ウェル領域２１には、ゲート電極３０１を挟んでｎ−領域３１１及びｎ＋領域４２１から成るＬＤＤ構造のソース領域及びドレイン領域が形成されており、ｎチャネルＭＯＳトランジスタＴｒ１が形成されている。更に、ｎ型半導体ウェル領域２２には、ゲート電極３０２を挟んでｐ−領域３１２及びｐ＋領域４２２から成るＬＤＤ構造のソース領域及びドレイン領域が形成されており、ｐチャネルＭＯＳトランジスタＴｒ２が形成されている。
なお、ｎチャネルＭＯＳトランジスタＴｒ１とｐチャネルＭＯＳトランジスタＴｒ２でＣＭＯＳトランジスタが構成されることとなる。
また、ｐ型半導体ウェル領域２３上及びｎ型半導体ウェル領域２４上にはゲート絶縁膜２８２を介して多結晶シリコン膜から成るゲート電極３０３、３０４が形成されている。更に、ｐ型半導体ウェル領域２３には、ゲート電極３０３を挟んでｎ−領域３１３及びｎ＋領域４２３から成るＬＤＤ構造のソース領域及びドレイン領域が形成されており、ｎチャネルＭＯＳトランジスタＴｒ３が形成されている。また、ｎ型半導体ウェル領域２４には、ゲート電極３０４を挟んでｐ−領域３１４及びｐ＋領域４２４から成るＬＤＤ構造のソース領域及びドレイン領域が形成されており、ｐチャネルＭＯＳトランジスタＴｒ４が形成されている。
なお、ｎチャネルＭＯＳトランジスタＴｒ３とｐチャネルＭＯＳトランジスタＴｒ４でＣＭＯＳトランジスタが構成されることとなる。
また、各ＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲート電極３０１〜３０４の側壁には、第１の絶縁膜３５、第２の絶縁膜３６及び第３の絶縁膜３８が順に積層された３重構造のサイドウォール３９が形成されている。具体的には、第１の絶縁膜３５及び第３の絶縁膜３８として例えばシリコン酸化膜を採用し、第２の絶縁膜３６として例えばシリコン窒化膜を利用する場合が挙げられる。
更に、各ＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲート電極３０１〜３０４の表面、ソース領域及びドレイン領域の表面には、高融点金属シリサイド層４４が形成されている。
なお、高融点金属シリサイド層としては、例えば、タングステンシリサイド層、チタンシリサイド層、コバルトシリサイド層、ニッケルシリサイド層等が挙げられる。
次に、画素２は、図３で示す様に、ｎ型半導体基板１１の深い位置にｐ型の不純物を導入したｐ型半導体ウェル領域２５が形成されている。また、図中符号１７で示すセンサ部形成領域では、ｎ型半導体領域１１Ａの表面側に、ｎ型半導体領域１１Ａより不純物濃度の高いｎ型半導体領域３１５が形成されている。
なお、ｎ型半導体領域１１Ａは、ｎ型半導体基板１１の深い位置にイオン注入で形成されたｐ型半導体領域２５で分離されたｎ型半導体基板１１の一部である。
更に、ｎ型半導体基板１１の表面にはｎ型半導体領域１１Ａに接する様に接合リーク電流の低減を目的とした不純物濃度の高いｐ＋半導体領域４２５が形成されている。
なお、ｐ型半導体ウェル領域２５、ｎ型半導体領域１１Ａ及びｐ＋半導体領域４２５によってフォトダイオードのセンサ部、即ちＨＡＤセンサが形成されることとなる。
また、図中符号１８で示すＭＯＳトランジスタ形成領域では、ｎ型半導体基板１１の表面からｐ型半導体ウェル領域２５に達するｐ型半導体ウェル領域２６、２７が形成されている。
更に、ゲート絶縁膜２８３を介して多結晶シリコン膜から成るゲート電極３０５、３０６、３０７が形成されており、ｎ＋領域４２６やｎ＋領域４２７といったソース領域及びドレイン領域が形成されている。
この様に、複数のｎチャネルＭＯＳトランジスタ、例えばセンサ部の信号電荷を読み出すための読み出し用ＭＯＳトランジスタＴｒ５、信号を出力するための信号出力用ＭＯＳトランジスタＴｒ６、Ｔｒ７が形成されている。
なお、ＭＯＳトランジスタＴｒ５〜Ｔｒ７については、ＬＤＤ構造は採用していない。
また、画素２の領域では、センサ部が形成された領域１７上、ＭＯＳトランジスタＴｒ５〜Ｔｒ７が形成された領域１８上を被覆する様に第１の絶縁膜３５及び第２の絶縁膜３６が形成されている。更に、各ゲート電極３０５〜３０７の側壁には第３の絶縁膜によるサイドウォール４０が形成されている。
なお、ＭＯＳトランジスタＴｒ５〜Ｔｒ７については、ゲート電極３０５〜３０７の表面、ソース領域及びドレイン領域の表面には、高融点金属シリサイド層は形成されていない。
上記の様に構成されたＭＯＳ型イメージセンサは、画素２のＭＯＳトランジスタＴｒ５〜Ｔｒ７のサイドウォール４０の下にもソース領域及びドレイン領域が形成されている。そのため、例えば、受光部からフローティングディフュージョン部へ信号電荷を転送する転送トランジスタの場合には、信号電荷の読み出しが有利となる。
また、画素２に形成された第１の絶縁膜３５（例えばシリコン酸化膜）及び第２の絶縁膜３６（例えばシリコン窒化膜）の積層膜が反射防止膜として機能し、センサ部への光入射効率の向上が実現する。
［製造方法］
以下、上記の様に構成されたＭＯＳ型イメージセンサの製造方法について説明を行う。即ち、本発明を適用した半導体素子の製造方法の一例について説明を行う。
なお、各図の（ａ）はＣＭＯＳロジック回路部４を示しており、各図の（ｂ）は画素２を示している。
本発明を適用した半導体素子の製造方法の一例では、先ず、汎用の方法で、図４で示す様に、ｎ型半導体基板１１に素子分離領域１２を形成する。
ここで、ＣＭＯＳロジック回路部４では、第１のＭＯＳトランジスタ形成領域１３、第２のＭＯＳトランジスタ形成領域１４、第３のＭＯＳトランジスタ形成領域１５及び第４のＭＯＳトランジスタ形成領域１６を形成すべく素子分離領域１２を形成する。
また、画素２では、センサ部形成領域１７及びＭＯＳトランジスタ形成領域１８を形成すべく素子分離領域１２を形成する。
次に、図５で示す様に、ｎ型半導体基板１１上に絶縁膜１９を形成し、所要の不純物をイオン注入法により導入し、所要の導電型の半導体ウェル領域を形成する。
ここで、ＣＭＯＳロジック回路部４では、ｐ型半導体ウェル領域２０、ｐ型半導体ウェル領域２１、２３及びｎ型半導体ウェル領域２２、２４を形成することとなり、画素２では、ｐ型半導体ウェル領域２５、２６、２７を形成することとなる。
次に、図６で示す様に、ＣＭＯＳロジック回路部４及び画素２の各領域１３〜１８上にゲート絶縁膜２８（２８１〜２８３）を形成し、ゲート絶縁膜２８の上層に多結晶シリコン膜等のゲート電極材料膜２９を形成する。
なお、本実施の形態では、第１及び第２のＭＯＳトランジスタ形成領域１３、１４に形成するゲート絶縁膜２８１と、第３及び第４のＭＯＳトランジスタ形成領域１５、１６に形成するゲート絶縁膜２８２の膜厚を異ならせた場合を図示している。
次に、図７で示す様に、ゲート電極材料膜２９を例えばフォトレジスト法及びドライエッチング法を用いてパターニングし、ゲート電極３０１〜３０７を形成する。
ここで、ＣＭＯＳロジック回路部４では、第１のＭＯＳトランジスタ形成領域１３に対応する位置にゲート電極３０１を形成し、第２のＭＯＳトランジスタ形成領域１４に対応する位置にゲート電極３０２を形成する。また、第３のＭＯＳトランジスタ形成領域１５に対応する位置にゲート電極３０３を形成し、第４のＭＯＳトランジスタ形成領域１６に対応する位置にゲート電極３０４を形成する。
なお、本実施の形態では、ゲート電極３０１、３０２のゲート長を、ゲート電極３０３、３０４のゲート長よりも大きくした場合を図示している。
また、画素２では、ＭＯＳトランジスタ形成領域１８に対応する位置にゲート電極３０５、３０６、３０７を形成する。
次に、画素２のＭＯＳトランジスタ形成領域１８上に選択的にフォトレジストマスク（図示せず）を形成し、所要の不純物をイオン注入法により導入し、所要の導電型の不純物領域を形成する（図８参照）。即ち、フォトレジストマスク（図示せず）、素子分離領域１２及びゲート電極３０１〜３０４をマスクにして、所要の不純物をイオン注入法により導入し、所要の導電型の不純物領域を形成する。その後、フォトレジストマスクを除去する。
ここで、ＣＭＯＳロジック回路部４では、第１及び第３のｐ型半導体ウェル領域２１、２３にＬＤＤ構造を構成する低不純物濃度のｎ−領域３１１、３１３を形成する。また、第２及び第４のｎ型半導体ウェル領域２２、２４にＬＤＤ構造を構成する低不純物濃度のｐ−領域３１２、３１４を形成する。
また、画素２では、センサ部形成領域１７のｎ領域（ｎ型半導体基板１１の一部に対応する領域）１１Ａにフォトダイオードを構成するｎ型半導体領域３１５を形成する。
次に、ＣＭＯＳロジック回路部４上に選択的にフォトレジストマスク（図示せず）を形成し、所要の不純物をイオン注入法により導入し、所要の導電型の不純物領域を形成する（図９参照）。即ち、フォトレジストマスク（図示せず）、素子分離領域１２及びゲート電極３０５〜３０７をマスクにして、所要の不純物をイオン注入法により導入し、所要の導電型の不純物領域を形成する。
その後、フォトレジストマスクを除去する。
ここで、画素２では、センサ部形成領域１７の表面に接合リーク電流の更なる低減を目的として、埋め込みフォトダイオード、いわゆるＨＡＤセンサを形成するための高濃度不純物導入領域であるｐ＋半導体領域４２５を形成する。また、ＭＯＳトランジスタ形成領域１８に高不純物濃度のｎ＋領域４２６、４２７を形成する。
なお、ここでのイオン注入に際しては、電界による画素特性劣化が懸念される部分（例えば、ＦＤ部）について、イオン注入領域の調整等が必要となる。即ち、従来のサイドウォール越しのイオン注入の場合よりも、イオン注入によって生じる電界による画素特性の悪化がより顕著となると予想されるため、上記の様に、イオン注入領域に留意する必要があるのである。具体的には、電界による画素特性悪化が気になる部分については、イオン注入領域の縮小化を行う必要がある。
次に、図１０で示す様に、ｎ型半導体基板１１上にゲート電極３０１〜３０７を含む全面に、第１の絶縁膜（例えば、シリコン酸化膜）３５及び第２の絶縁膜（例えば、シリコン窒化膜）３６を順次形成する。
続いて、画素２の第２の絶縁膜３６上に選択的にフォトレジストマスク（図示せず）を形成し、この状態でＣＭＯＳロジック回路部４の第１の絶縁膜３５及び第２の絶縁膜３６をエッチバック法を用いてエッチングを行う（図１１参照）。
このことによって、ゲート電極３０１〜３０４の側壁にのみ第１の絶縁膜３５と第２の絶縁膜３６によるサイドウォール部を形成する。なお、サイドウォール部以外の第１の絶縁膜３５及び第２の絶縁膜３６はエッチング除去され、ｎ型半導体基板１１が露出することとなる。
一方、画素２の領域では、第１の絶縁膜３５及び第２の絶縁膜３６はフォトレジストマスクにより保護され、エッチング除去されずに残ることとなる。
その後、フォトレジストマスクを除去する。
次に、図１２で示す様に、ｎ型半導体基板１１上に第３の絶縁膜（例えば、シリコン酸化膜）３８を形成し、第３の絶縁膜をエッチバック法を用いてエッチングし、ゲート電極３０１〜３０７の側壁にサイドウォールを形成する。
このことによって、ＣＭＯＳロジック回路部４のゲート電極３０１〜３０４の側壁には、第１の絶縁膜３５、第２の絶縁膜３６及び第３の絶縁膜３８の３層構造のサイドウォール３９が形成される。
また、画素２のゲート電極３０５〜３０７の側壁には、第１の絶縁膜３５、第２の絶縁膜３６及び第３の絶縁膜３８の３層構造のサイドウォール４０が形成される。
次に、画素２上に選択的にフォトレジストマスク（図示せず）を形成し、所要の不純物をイオン注入法により導入し、所要の導電型の不純物領域を形成する（図１３参照）。即ち、フォトレジストマスク（図示せず）、素子分離領域１２、ゲート電極３０１〜３０４及びサイドウォール３９をマスクにして、所要の不純物をイオン注入法により導入し、所要の導電型の不純物領域を形成する。
その後、フォトレジストマスクを除去する。
ここで、ＣＭＯＳロジック回路部４では、ｐ型半導体ウェル領域２１及び２３に高不純物濃度のｎ＋領域４２１、４２３を形成し、ｎ型半導体ウェル領域２２及び２４に高不純物濃度のｐ＋領域４２２、４２４を形成する。
次に、図１４で示す様に、サリサイド法により、ＣＭＯＳロジック回路部４のゲート電極３０１〜３０４の表面と、ｎ＋領域４２１、４２３及びｐ＋領域４２２、４２４上に高融点金属シリサイド層４４を形成する。具体的には、ＣＭＯＳロジック回路部４及び画素２の全面に高融点金属膜を形成し、合金化処理して未反応の高融点金属膜を除去することによって、高融点金属シリサイド層４４を形成する。
なお、画素２では、第１の絶縁膜３５及び第２の絶縁膜３６が形成されており、高融点金属シリサイド層４４が形成されることはない。
上述の工程を経ることによって、図１〜図３に示すＭＯＳ型イメージセンサを得ることができる。
上記した半導体素子の製造方法では、第１の絶縁膜３５及び第２の絶縁膜３６の成膜前に画素２のソース領域及びドレイン領域を形成しており、第１の絶縁膜３５及び第２の絶縁膜３６越しにイオン注入を行っていない。そのために、ＭＯＳトランジスタ素子の特性劣化を抑制することができる。
特に、ブロック膜として窒化膜を利用した場合には、ブロック膜越しにイオン注入を行うことでノックオン効果が懸念されることとなるが、上記した第１の実施の形態では、ブロック膜として窒化膜を利用したとしても、ノックオン効果の心配がない。
なお、ブロック膜として窒化膜ではなく酸化膜を採用した場合にはノックオン効果が生じることがないため、本発明技術を採用しなくてもノックオン効果を抑止することができるとも考えられる。しかし、酸化膜のブロック膜としての機能は窒化膜のブロック膜としての機能よりも劣るために、ブロック膜として酸化膜を採用する場合には、その膜厚を大きくする必要があり、半導体素子の薄型化という観点に鑑みた場合には、必ずしも妥当であるとは言い難い。これに対して、本発明技術を採用することで、膜厚が小さくても充分にブロック膜として機能する窒化膜を採用しつつ、ノックオン効果を抑止することができるのである。
また、上記した半導体素子の製造方法では、ブロック膜として機能する第１の絶縁膜３５及び第２の絶縁膜３６をサイドウォールを構成する膜の一部としている。そのため、サイドウォールと別個にブロック膜を形成する必要がなく、半導体素子を製造するにあたっての工数低減を図ることができる。
＜２．第２の実施の形態＞
図１５は本発明を適用した固体撮像装置の一例であるカメラ９７を説明するための模式図である。そして、ここで示すカメラ９７は、上記した第１の実施の形態の半導体素子（固体撮像素子）を撮像デバイスとして用いたものである。
ここで示すカメラ９７では、被写体（図示せず）からの光は、レンズ９１等の光学系及びメカニカルシャッタ９２を経て固体撮像素子９３の撮像エリアに入射することとなる。
なお、メカニカルシャッタ９２は、固体撮像素子９３の撮像エリアへの入射を遮断して露光期間を決めるためのものである。
ここで、固体撮像素子９３は、上記した第１の実施の形態に係るＭＯＳ型イメージセンサ１が用いられ、タイミングジェネレータや駆動系等を含む駆動回路９４によって駆動されることとなる。
また、固体撮像素子９３の出力信号は、次段の信号処理回路９５によって、種々の信号処理が行われた後、撮像信号として外部に導出される。そして、導出された撮像信号は、メモリなどの記憶媒体に記憶されたり、モニタ出力されたりすることとなる。
なお、メカニカルシャッタ９２の開閉制御、駆動回路９２の制御、信号処理回路９５の制御等は、システムコントローラ９６によって行われる。
第２の実施の形態に係るカメラ９７では、上述した本発明を適用したＭＯＳ型イメージセンサを採用しているために、ＭＯＳトランジスタ素子の特性劣化を抑制することができ、高画質の撮像画像を得ることができる。
＜３．変形例＞
［画素の回路構成（１）］
上記した第１の実施の形態では、画素２の回路構成の一例として図１Ａの回路構成を例に挙げて説明を行っているが、画素２は図１Ａの回路構成に限定されるものではなく、例えば、図１Ｂの回路構成であっても良い。
図１Ｂに示す画素２は、フォトダイオード１１１に加えて、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４及び選択トランジスタ１１５の４つの画素トランジスタを有する画素回路となっている。
なお、ここでは、画素トランジスタ１１２〜１１５として、例えばｎチャネルのＭＯＳトランジスタを用いた場合を例に挙げている。
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ部１１６との間に接続されている。転送トランジスタ１１２は、ゲートに転送パルスφＴＲＧが印加されることによって、フォトダイオード１１１で光電変換され蓄積された信号電荷（電子）をＦＤ部１１６に転送する。
リセットトランジスタ１１３は、電源ＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続されている。リセットトランジスタ１１３は、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。
選択トランジスタ１１５は、電源ＶＤＤにドレインが、増幅トランジスタ１１４のドレインにソースがそれぞれ接続されている。選択トランジスタ１１５は、ゲートに選択パルスφＳＥＬが印加されることでオンの状態となり、増幅トランジスタ１１４に対して電源ＶＤＤを供給することによって画素２の選択をなす。
なお、この選択トランジスタ１１５については、増幅トランジスタ１１４のソースと垂直信号線１２１との間に接続した構成を採ることも可能である。
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択トランジスタ１１５のソースにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成とされている。増幅トランジスタ１１４は、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力する。更に、増幅トランジスタ１１４は、転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
［画素の回路構成（２）］
図１Ａ及び図１Ｂで示す回路構成では、各フォトダイオードがそれぞれ画素トランジスタを有する場合を例に挙げて説明を行っているが、必ずしも各フォトダイオードがそれぞれ画素トランジスタを有する必要はない。そのため、複数のフォトダイオードが画素トランジスタを共有するといった回路構成であっても良い。
［極性について］
上記した第１の実施の形態では、共通の半導体基板１１としてｎ型半導体基板を用いた場合を例に挙げて説明を行っているが、必ずしもｎ型半導体基板である必要はなく、ｐ型半導体基板を用いることもできる。また、各半導体領域についても、上記した第１の実施の形態とは逆の導電型で形成することもできる。
［ＬＤＤ構造について］
上記した第１の実施の形態では、ＣＭＯＳロジック回路部４の各ＭＯＳトランジスタＴｒ１〜Ｔｒ４がＬＤＤ構造である場合を例に挙げて説明を行っているが、必ずしもＬＤＤ構造を採用する必要はない。
［適用対象について］
上記した第１の実施の形態では、本発明を半導体素子の一例として固体撮像素子であるＭＯＳ型イメージセンサに適用した場合を例に挙げて説明を行っている。しかし、本発明の適用対象は必ずしも固体撮像素子に限定されるものではなく、半導体素子一般に適用が可能である。
１ ＭＯＳ型イメージセンサ
２ 画素
３ 撮像領域
４ ＣＭＯＳロジック回路部
５ ＣＭＯＳロジック回路部
６ アナログ回路
７ アナログ回路
１１ ｎ型半導体基板
１１Ａ ｎ型半導体領域
１２ 素子分離領域
１３ 第１のＭＯＳトランジスタ形成領域
１４ 第２のＭＯＳトランジスタ形成領域
１５ 第３のＭＯＳトランジスタ形成領域
１６ 第４のＭＯＳトランジスタ形成領域
１７ センサ部形成領域
１８ ＭＯＳトランジスタ形成領域
１９ スクリーン酸化膜
２０ ｐ型半導体ウェル領域
２１ ｐ型半導体ウェル領域
２２ ｎ型半導体ウェル領域
２３ ｐ型半導体ウェル領域
２４ ｎ型半導体ウェル領域
２５ ｐ型半導体ウェル領域
２６ ｐ型半導体ウェル領域
２７ ｐ型半導体ウェル領域
２８ ゲート絶縁膜
２９ ゲート電極材料膜
３５ 第１の絶縁膜
３６ フォト第２の絶縁膜
３８ 第３の絶縁膜
３９ サイドウォール
４０ サイドウォール
４４ 高融点金属シリサイド層
９１ レンズ
９２ メカニカルシャッタ
９３ 固体撮像素子
９４ 駆動回路
９５ 信号処理回路
９６ システムコントローラ
９７ カメラ
１１１ フォトダイオード
１１２ 転送トランジスタ
１１３ リセットトランジスタ
１１４ 増幅トランジスタ
１１５ 選択トランジスタ
１１６ ＦＤ部
１２１ 垂直信号線
２８１ ゲート絶縁膜
２８２ ゲート絶縁膜
２８３ ゲート絶縁膜
３０１ ゲート電極
３０２ ゲート電極
３０３ ゲート電極
３０４ ゲート電極
３０５ ゲート電極
３０６ ゲート電極
３０７ ゲート電極
３１１ ｎ−領域
３１２ ｐ−領域
３１３ ｎ−領域
３１４ ｐ−領域
３１５ ｎ型半導体領域
４２１ ｎ＋領域
４２２ ｐ＋領域
４２３ ｎ＋領域
４２４ ｐ＋領域
４２５ ｐ＋半導体領域
４２６ ｎ＋領域
４２７ ｎ＋領域

Claims (5)

  1. 基板上にゲート絶縁膜を介して形成されたゲート電極と、
    該ゲート電極を被覆して前記基板の第１の領域に形成されたシリサイドブロックが可能な膜質と膜厚を有する絶縁膜と、
    前記ゲート電極の側壁に前記絶縁膜を少なくとも一部に含んで形成されたサイドウォールと、
    前記絶縁膜の成膜前に前記基板の第１の領域に形成された前記ゲート電極の周辺領域に第１の不純物が注入されることで形成された第１の不純物領域と、
    前記サイドウォールの形成後に前記基板の第２の領域に形成された前記ゲート電極のサイドウォールの周辺領域に第２の不純物が注入されることで形成された第２の不純物領域と、
    前記基板の第２の不純物領域の表面に形成されたシリサイド層とを備える
    半導体素子。
  2. 第２の領域に設けられたゲート電極の表面にもシリサイド層が形成された
    請求項１に記載の半導体素子。
  3. 前記第２の不純物領域の形成領域は、同第２の不純物領域が形成されることに起因して生じる画素特性の悪化度合に応じて定められた
    請求項１または請求項２に記載の半導体素子。
  4. シリサイド層を形成しない第１の領域と、シリサイド層を形成する第２の領域を有する基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第１の領域に形成された前記ゲート電極の周辺領域に第１の不純物を注入して第１の不純物領域を形成する工程と、
    前記第１の不純物領域が形成された基板に前記ゲート電極を被覆すると共に、シリサイドブロックが可能な膜質と膜厚を有する絶縁膜を形成する工程と、
    前記ゲート電極の側壁に前記絶縁膜を少なくとも一部に含んでいるサイドウォールを形成する工程と、
    前記第２の領域に形成された前記ゲート電極のサイドウォールの周辺領域に対応する前記絶縁膜の領域に開口部を形成して基板の表面を露出する工程と、
    前記開口部が形成された前記絶縁膜を有する前記基板の第２の領域に第２の不純物を注入して第２の不純物領域を形成する工程と、
    前記開口部が形成された前記絶縁膜の上層にシリサイド化可能な金属膜を成膜し、シリサイド反応を生じさせてシリサイド層を形成する工程とを備える
    半導体素子の製造方法。
  5. 基板上にゲート絶縁膜を介して形成されたゲート電極と、
    該ゲート電極を被覆して前記基板の撮像領域に形成されたシリサイドブロックが可能な膜質と膜厚を有する絶縁膜と、
    前記ゲート電極の側壁に前記絶縁膜を少なくとも一部に含んで形成されたサイドウォールと、
    前記絶縁膜の成膜前に前記基板の撮像領域に形成された前記ゲート電極の周辺領域に第１の不純物が注入されることで形成された第１の不純物領域と、
    前記サイドウォールの形成後に前記基板の周辺回路領域に形成された前記ゲート電極のサイドウォールの周辺領域に第２の不純物が注入されることで形成された第２の不純物領域と、
    前記基板の第２の不純物領域の表面に形成されたシリサイド層と、
    前記撮像領域に入射光を導く光学系とを備える
    固体撮像装置。
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