JP2011109196A

JP2011109196A - 出力電流検出回路および送信回路

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Publication number: JP2011109196A
Application number: JP2009259467A
Authority: JP
Inventors: Tomomitsu Ohara; 智光大原; Takufumi Goto; 卓史後藤
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2009-11-13
Filing date: 2009-11-13
Publication date: 2011-06-02
Anticipated expiration: 2029-11-13
Also published as: CN102064692B; US8410821B2; EP2336841A1; CN102064692A; JP5691158B2; EP2336841B1; US20110115530A1

Abstract

【課題】センス抵抗における電力損失を抑制してチップ温度の上昇を抑えることができる出力電流検出回路およびそれを備えた送信回路を実現する。
【解決手段】出力トランジスタ（Ｑ１）のサイズよりも小さなサイズを有し出力トランジスタの制御電圧と同一の電圧が印加された電流検出用のトランジスタ（Ｑ３）と、電流検出用のトランジスタと直列形態に接続されたセンス抵抗（Ｒｓ）と、センス抵抗で変換された電圧と参照電圧とを比較して出力トランジスタに流れている電流の大きさを判定する比較回路（ＣＭＰ）と、参照電圧発生回路（１４）とを備え、参照電圧発生回路は、定電流を流す定電流回路（Ｑ５，１４）と、一方の端子が電源電圧端子に接続された抵抗素子（Ｒ２）とを備え、定電流回路で生成された定電流が該抵抗素子に流されて電圧に変換されることによって電源電圧を基準にした参照電圧を発生するように構成した。
【選択図】図１

Description

本発明は、電力損失の少ない出力電流検出回路さらには電源電圧変動や温度変動の影響を受けにくい出力電流検出回路およびそれを備えた送信回路に関する。

家電機器間の通信規格としてＨＢＳ（Home Bus System）がある。ＨＢＳには、伝送路としてツイステッドペア線を使用し、該伝送路上のデジタル信号の伝送にＡＭＩ（Alternate Mark Inversion）符号化された信号（以下、ＡＭＩ信号という）を用いるものがある。ＡＭＩ信号は、ゼロ、プラス、マイナスの３値で構成され、この信号を用いた通信においては、論理「０」をゼロで表し、論理「１」は極性を交互に変えて表すことでデータを伝送する。これにより、伝送波形が交流信号に近くなり、ノイズに強くなり安定したデータ伝送が可能になるという利点がある。なお、論理「１」の極性は、論理「０」の電位に対して正と負の極性であり、論理「０」の電位は０Ｖに限定されるものでなく、例えば５Ｖなどの電位を選択してもよい。

従来、ＨＢＳを適用したシステムを構成する機器に実装され、機器間の通信機能を担うデバイスとして、ＨＢＳドライバ・レシーバＩＣ（半導体集積回路）が提供されている。該ＩＣには、伝送線上のＡＭＩ信号の論理レベルを判別して受信データを再生する受信回路のほか、伝送線上へＡＭＩ信号を生成して送信する送信回路が内蔵されており、送信回路は伝送線を駆動する出力ドライブ回路と、送信データに基づいて出力ドライブ回路を制御する送信ゲート制御回路とを備えている。ここで、出力ドライブ回路は、数１０ｍ以上にもなることがある伝送線を駆動できるようにするため、出力トランジスタとして大電流を流すことができるパワートランジスタが使用される。

特開平５−３１５８５２号公報特開２００７−１９５００７号公報

ＨＢＳが適用されるシステムにおいては、１つの伝送路に数十台の機器が接続されることがある。例えばビルの空調システムでは、１台もしくは数台の室外機（コンプレッサと放熱器）に対して、伝送路を介して数十台の室内機（膨張器と熱交換器）が接続されることがあり、各機器にそれぞれＨＢＳドライバ・レシーバＩＣが搭載される。このようなＨＢＳシステムでは、複数の機器のドライバ・レシーバＩＣが同時に送信を行う状況が発生することがある。具体的には、あるドライバ・レシーバＩＣの送信回路が正論理の信号を出力しようとしているときに、他のドライバ・レシーバＩＣの送信回路が負論理の信号を出力しようとすることがある。

そのような場合、正論理の信号を出力しようとしている送信回路の出力トランジスタに非常に大きな電流が流れ、場合によっては出力トランジスタが破損するおそれがある。そのため、出力ドライブ回路に流れる電流を検出する電流検出回路を内蔵させ、電流検出回路が出力ドライブ回路に所定電流値以上の電流が流れたことを検出した場合に、送信ゲート制御回路が出力ドライブ回路の出力動作を停止することが望ましい。そこで、本発明者らは、そのような機能を有する送信回路として、図６に示すような回路を考え、検討した。

図６に示す回路は、伝送線を駆動してＡＭＩ符号化されたデータ信号を出力する出力ドライブ回路１１と、送信データに基づいて出力ドライブ回路１１の各トランジスタＱ１，Ｑ２をオン、オフ制御する制御信号を生成するゲート制御回路１２と、電源電圧端子ＶＤＤと出力トランジスタＱ１との間に接続された電流検出用の抵抗Ｒｓの電圧と参照電圧Ｖrefとを比較して所定電流値以上の電流（過電流）が流れていないか検出するコンパレータを有する出力電流検出回路１３とから構成されている。

出力ドライブ回路１１は、電源電圧端子ＶＤＤと接地電位点ＧＮＤとの間に直列に接続された絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳトランジスタと称する）からなるＰチャネル型とＮチャネル型のパワーＭＯＳトランジスタＱ１，Ｑ２により構成されている。また、出力電流検出回路１３は、出力トランジスタＱ１に所定電流値以上の電流が流れて電流検出用の抵抗Ｒｓで降下した電圧が参照電圧Ｖrefよりも低くなると、検出信号をゲート制御回路１２へ送って、ゲート制御回路１２が出力トランジスタＱ１，Ｑ２を共にオフの状態に制御して過電流が流れるのを防止するように構成されている。

図６の出力電流検出回路においては、出力トランジスタＱ１と直列に設けた電流検出用の抵抗Ｒｓ（以下、センス抵抗と称する）に比較的大きな電流が流れるため、電力損失が大きく電力消費が多くなるとともに、センス抵抗Ｒｓでの発熱でチップ温度が上昇してパッケージ許容温度を超えるとデバイスが破損するおそれがある。ここで、センス抵抗Ｒｓとして低抵抗の素子を使用することによって、電力損失を減らすことも可能であるが、現在のプロセス技術では出力電流検出回路が形成される半導体チップ上において高精度の低抵抗素子を得ることは困難であり、センス抵抗の抵抗値がばらつくと過電流検出レベルにばらつきが生じてしまう。

また、図６の出力電流検出回路においては、出力トランジスタＱ１として同一駆動電力のＮチャネル型のＭＯＳトランジスタに比べて素子サイズの大きなＰチャネル型のＭＯＳトランジスタを使用しているため、出力回路の占有面積ひいてはチップサイズが大きくなるという課題がある。なお、大きな駆動電流を流す出力トランジスタとカレントミラー接続された電流検出用のトランジスタを設けて、大きな電力損失を招くことなく過電流を検出できるようにした検出回路に関する発明として、例えば特許文献１や特許文献２に記載されているものがある。

この発明は上記のような課題に着目してなされたもので、その目的とするところは、センス抵抗における電力損失を抑制してチップ温度の上昇を抑えることができる出力電流検出回路およびそれを備えた送信回路を提供することにある。

この発明の他の目的は、出力回路の占有面積ひいてはチップサイズを低減可能な半導体集積回路化された出力電流検出回路およびそれを備えた送信回路を提供することにある。

この発明のさらに他の目的は、電源電圧依存性および温度依存性の低い出力電流検出回路およびそれを備えた送信回路を提供することにある。

上記目的を達成するため請求項１に記載の発明に係る出力電流検出回路は、
電源電圧端子と出力端子との間に接続された出力トランジスタを有する出力回路と、
前記出力トランジスタのサイズよりも小さなサイズを有し前記出力トランジスタの制御端子に印加される電圧と同一の電圧が制御端子に印加され上記サイズに応じた電流が流される電流検出用のトランジスタと、
前記電流検出用のトランジスタと直列形態に接続された第１抵抗素子と、
前記第１抵抗素子で変換された電圧と所定の参照電圧とを比較して前記出力トランジスタに流れている電流の大きさを判定する比較回路と、
前記参照電圧を発生する参照電圧発生回路と、
を備え、前記参照電圧発生回路は、定電流を流す定電流回路と、一方の端子が前記電源電圧端子に接続された第２抵抗素子とを備え、前記定電流回路で生成された定電流が前記第２抵抗素子に流されて電圧に変換されることによって、前記電源電圧端子の電源電圧を基準にした参照電圧を発生するように構成した。

上記した構成によれば、電流検出用のトランジスタのサイズを出力トランジスタのサイズの１／Ｎに設定すると、電流検出用のトランジスタと直列のセンス抵抗としての第１抵抗素子には、出力トランジスタに流れる電流の１／Ｎの大きさの電流を流すだけで出力電流値を検出することができ、センス抵抗における電力損失を大幅に低減することができる。また、電源電圧を基準とする参照電圧を発生するように構成されているため、電源電圧が変動しても相対的な判定レベルは変化せず、比較回路における判定精度を向上させることができる。

ここで、望ましくは、前記出力トランジスタおよび前記電流検出用のトランジスタは、Ｎチャネル型の電界効果トランジスタにより構成する。これにより、出力トランジスタをＰチャネル型ＭＯＳトランジスタで構成する場合に比べて素子のサイズひいてはチップ面積を小さくすることができる。

また、望ましくは、前記定電流回路と前記第２抵抗素子との間に、前記電流検出用のトランジスタのゲート端子に印加される電圧と同一の電圧がゲート端子に印加される第１ＭＯＳトランジスタが接続されるように構成する。これにより、電源電圧の変動により電流検出用のＭＯＳトランジスタのドレイン・ソース間電圧が変動してドレイン電流（検出電流）が変化した場合、電流検出用のＭＯＳトランジスタのゲート電圧と同一の電圧がゲート端子に印加された第１ＭＯＳトランジスタのドレイン・ソース間電圧が同じように変動してドレイン電流の変動を同じ特性にすることができ、第２抵抗素子に流れる電流さらには参照電圧の変動を小さくすることができる。

さらに、望ましくは、前記定電流回路は、前記第２抵抗素子および前記第１ＭＯＳトランジスタと直列に接続された第２ＭＯＳトランジスタと、定電流源および前記電源電圧端子に接続され前記定電流源の電流に比例した電流を流すカレントミラー回路と、前記カレントミラー回路で転写された電流を電圧に変換して前記第２ＭＯＳトランジスタのゲート端子に印加されるバイアス電圧を生成する電流−電圧変換回路と、から構成する。これにより、定電流源の電流をカレントミラー回路で折り返して電圧に変換して第２ＭＯＳトランジスタのゲート端子に印加されるバイアス電圧を生成するので、電源電圧の変動に依存しない安定した電流を第２抵抗素子に流すことができ、参照電圧の変動を抑制することができる。

また、望ましくは、前記定電流源は、温度特性を持たない基準電圧が第１入力端子に印加されたオペアンプと、前記カレントミラー回路の転写元のトランジスタと定電位点との間に直列に接続された第３ＭＯＳトランジスタおよび第３抵抗素子とを備え、前記第３ＭＯＳトランジスタのゲート端子に前記オペアンプの出力電圧が印加され、前記第３ＭＯＳトランジスタと第３抵抗素子との接続ノードの電位が前記オペアンプの第２入力端子にフィードバックされるように構成する。これにより、定電流源は、オペアンプとカレントミラー回路の転写元のトランジスタと定電位点との間に直列に接続された第３ＭＯＳトランジスタおよび第３抵抗素子とを備えるため、第３抵抗素子の特性を適宜選択することによって、比較回路に供給される電流検出レベルとしての参照電圧の温度特性をなくしたり、所望の温度特性を与えたりすることができ、それによって温度変動に対して安定した過電流検出が可能となる。

さらに、望ましくは、前記第１抵抗素子と前記第２抵抗素子は同一種類の抵抗であり、前記電流検出用のトランジスタと前記第１ＭＯＳトランジスタは、前記比較回路によって過電流状態が検出される際に同一電流密度の電流が流れるように設定されるように構成する。これにより、電源電圧の変動に依存しないより一層安定した電流を第２抵抗素子に流すことができ、参照電圧の変動を抑制することができる。

また、本出願の他の発明に係る送信回路は、
電源電圧端子と定電位点との間に直列形態に接続された第１出力トランジスタおよび第２出力トランジスタを有する出力回路と、
前記第１出力トランジスタおよび第２出力トランジスタの制御端子に供給されるＡＭＩ符号化された一対の制御信号を生成するゲート制御回路と、
前記出力トランジスタのサイズよりも小さなサイズを有し前記出力トランジスタの制御端子に印加される電圧と同一の電圧が制御端子に印加され上記サイズに応じた電流が流される電流検出用のトランジスタと、
前記電流検出用のトランジスタと直列形態に接続された第１抵抗素子と、
前記第１抵抗素子で変換された電圧と所定の参照電圧とを比較して前記出力トランジスタに流れている電流の大きさを判定する比較回路と、
前記参照電圧を発生する参照電圧発生回路と、
を備え、前記参照電圧発生回路は、定電流を流す定電流回路と、一方の端子が前記電源電圧端子に接続された第２抵抗素子とを備え、前記定電流回路で生成された定電流が前記第２抵抗素子に流されて電圧に変換されることによって、前記電源電圧端子に印加される電源電圧を基準にした参照電圧を発生するように構成され、
前記比較回路の出力は前記ゲート制御回路に供給され、前記ゲート制御回路は前記出力トランジスタに流れている電流が所定の電流値を超えた場合に前記第１出力トランジスタおよび第２出力トランジスタを共にオフ状態にする制御信号を生成するように構成した。

上記した構成によれば、センス抵抗に流れる電流を小さくしてセンス抵抗における電力損失を大幅に低減することができるとともに、出力トランジスタに所定以上の電流が流れた場合にそれを検出して出力トランジスタをオフすることで、出力トランジスタが過電流で破損するのを防止できるようになる。また、電源電圧を基準とする参照電圧を発生するように構成されているため、電源電圧が変動しても相対的な判定レベルは変化せず、比較回路における判定精度を向上させることができる。

本発明によれば、センス抵抗における電力損失を抑制してチップ温度の上昇を抑えることができる出力電流検出回路およびそれを備えた送信回路を実現することができる。また、出力回路の占有面積ひいてはチップサイズを低減可能な半導体集積回路化された出力電流検出回路およびそれを備えた送信回路を実現できる。さらに、電源電圧依存性および温度依存性の低い出力電流検出回路およびそれを備えた送信回路を実現できるという効果がある。

本発明をＨＢＳドライバ・レシーバＩＣに内蔵される送信回路に適用した場合の第１の実施形態を示す回路図である。本発明を適用した送信回路の第２の実施形態を示す回路図である。第２の実施形態の送信回路の第１変形例を示す回路図である。第２の実施形態の送信回路の第２変形例を示す回路図である。本発明者らが使用を検討したパッケージの温度と許容消費電力との関係を示す特性図である。本発明に先立って検討したＨＢＳドライバ・レシーバＩＣに内蔵される送信回路の構成を示す回路図である。

以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１には、ＨＢＳ（Home Bus System）を適用したシステムを構成する機器に実装され、機器間の通信機能を担うＨＢＳドライバ・レシーバＩＣに内蔵される送信回路の第１の実施形態が示されている。なお、図１には、ツイステッドペア線の一方のラインを駆動する片方の回路が示されており、実際のＩＣの送信回路には、ＡＭＩ符号化された極性の異なる信号を出力するため図１のような回路がもう一つ設けられる。

本実施形態の送信回路は、電源電圧端子ＶＤＤと接地電位点ＧＮＤとの間に直列に接続された出力トランジスタＱ１およびＱ２を備え、伝送線を駆動してＡＭＩ符号化されたデータ信号を出力するプッシュプル型の出力回路としての出力ドライブ回路１１と、送信データに基づいて出力ドライブ回路１１の各トランジスタＱ１，Ｑ２をオン、オフ制御する制御信号Ｓ１，Ｓ２を生成するゲート制御回路１２と、参照電圧Ｖrefに基づいて出力ドライブ回路１１に所定電流値以上の電流（過電流）が流れていないか検出する出力電流検出回路１３と、上記参照電圧Ｖrefを発生する参照電圧発生回路１４とを備える。出力トランジスタＱ１とＱ２の接続ノードに、伝送線を構成する信号線に結合される出力端子ＯＵＴが接続される。

特に限定されるわけではないが、上記出力ドライブ回路１１においては、出力トランジスタＱ１およびＱ２としてＮチャネル型パワーＭＯＳトランジスタが使用されている。現在のＣＭＯＳ製造プロセスで形成されたＰチャネルＭＯＳトランジスタとＮチャネルトランジスタを比較すると、同一サイズの場合にはＰチャネルＭＯＳトランジスタよりもＮチャネルトランジスタの方が、電流駆動力が約３倍大きいことが知られている。

従って、上記のように、出力ドライブ回路１１の出力トランジスタＱ１にＮチャネル型パワーＭＯＳトランジスタを使用することによって、Ｐチャネル型パワーＭＯＳトランジスタで同一の電流駆動力を実現する場合に比べて素子のサイズひいてはＩＣのチップ面積を小さくすることができる。なお、本実施形態のように、出力トランジスタＱ１にＮチャネル型ＭＯＳトランジスタを使用した場合、Ｑ１をオンさせる際にオン抵抗を充分に小さくするため、ブースト回路を設けてＱ１のゲート端子を駆動する前段のインバータＩＮＶ１，ＩＮＶ２の電源電圧端子にＩＣの電源電圧ＶDDを昇圧した電圧Ｖｐを供給するように構成するのが望ましい。

出力電流検出回路１３は、ＶＤＤ側の出力トランジスタＱ１のゲート電圧と同一の電圧がゲート端子に印加されソース端子がＱ１のソース端子と共通接続されることでＱ１とカレントミラーを構成するように接続されたＭＯＳトランジスタＱ３およびＱ３と直列に接続された電流検出用のセンス抵抗Ｒｓと、該センス抵抗ＲｓとＱ３と接続ノードＮ１の電圧Ｖ１と参照電圧Ｖrefとを比較して大小を判定する比較回路としてのコンパレータＣＭＰとを備える。

そして、この出力電流検出回路１３においては、出力トランジスタＱ１に所定電流値以上の電流が流れて電流検出用の抵抗Ｒｓで降下した電圧Ｖ１が参照電圧Ｖrefよりも低くなると、コンパレータＣＭＰの出力（検出信号）がロウレベルからハイレベルに変化するように構成されている。ゲート制御回路１２は、検出信号がハイレベルに変化すると、出力トランジスタＱ１，Ｑ２を共にオフの状態にする制御信号Ｓ１，Ｓ２を出力ドライブ回路１１へ出力するように構成される。

この実施形態においては、出力電流検出回路１３のＭＯＳトランジスタＱ３のサイズ（ゲート幅ＷもしくはＷ／Ｌ）が、出力トランジスタＱ１のサイズ（ゲート幅ＷもしくはＷ／Ｌ）の１／Ｎの大きさとなるように設計される。Ｌはゲート長である。これにより、ＭＯＳトランジスタＱ３およびこれと直列のセンス抵抗Ｒｓには、出力トランジスタＱ１に流れる電流の１／Ｎの大きさの電流を流すだけで出力電流値を検出することができ、図６のように、出力トランジスタＱ１と直列にセンス抵抗Ｒｓを接続する場合に比べて、センス抵抗Ｒｓにおける電力損失を大幅に低減することができる。その結果、チップ温度の上昇を抑えることができ、チップ温度がパッケージ許容温度を超えてデバイスが破損するのを防止することができるようになる。なお、Ｎは例えば「１０」のような値が考えられるが、それ以上の値であってもよい。

参照電圧発生回路１４は、電源電圧端子ＶＤＤと接地電位点ＧＮＤとの間に直列形態に接続された抵抗Ｒ１およびゲートとソースが結合されたいわゆるダイオード接続のＭＯＳトランジスタＱ４と、Ｑ４とカレントミラー接続された定電流用ＭＯＳトランジスタＱ５およびＱ５のドレイン端子と電源電圧端子ＶＤＤとの間に直列形態に接続された電流−電圧変換用の抵抗Ｒ２とから構成されている。なお、抵抗Ｒ１およびＭＯＳトランジスタＱ４は、定電流用ＭＯＳトランジスタＱ５のゲート端子を定電圧で駆動するバイアス電Ｖｂを与えるバイアス回路とみなすことができる。そして、このバイアス回路と該バイアス回路で生成されたバイアス電圧Ｖｂに応じた電流を流す定電流用ＭＯＳトランジスタＱ５とによって、定電流回路が構成される。

この実施形態の参照電圧発生回路１４においては、定電流用ＭＯＳトランジスタＱ５による定電流を抵抗Ｒ２に流して電圧に変換することによって、電源電圧ＶDDを基準とする参照電圧Ｖrefを発生するように構成されている。そのため、出力電流検出回路１３のコンパレータＣＭＰにおける判定精度を向上させることができる。その理由は、電源電圧ＶDDが変動するとセンス抵抗ＲｓとＭＯＳトランジスタＱ３との接続ノードＮ１の電位Ｖ１が変化するが、電源電圧の変化に応じて参照電圧Ｖrefも変化することで、相対的な判定レベルを電源電圧ＶDDの変動に関わらずほぼ一定に保持できるためである。

ところで、上記実施形態（図１）の参照電圧発生回路１４は、電源電圧依存性および温度依存性が充分に改善されていないという不具合がある。以下、その理由について説明する。すなわち、図１の参照電圧発生回路１４は、回路構成が簡単で素子数も少ないという利点があるが、電源電圧ＶDDが変化すると抵抗Ｒ１−ＭＯＳトランジスタＱ４に流れる電流Ｉref1が変化する構成であるため、電源電圧ＶDDの変動で抵抗Ｒ２−ＭＯＳトランジスタＱ５に流れる電流Ｉref2ひいては参照電圧Ｖrefも変動してしまうという不具合がある。

また、図１の参照電圧発生回路１４にあっては、出力電流検出回路１３のＭＯＳトランジスタＱ３のバイアス状態とＭＯＳトランジスタＱ５のバイアス状態とが異なるため、例えＱ３とＱ５を同一サイズに設計したとしても、Ｑ３とＱ５のドレイン・ソース間電圧ＶDSの相異によってＱ３とＱ５のインピーダンスが異なり、電源電圧の変動によりＱ３の電流ＩｓとＱ５の電流Ｉref2に異なる電流変動が生じてしまうという不具合がある。さらに、図１の参照電圧発生回路１４にあっては、電流−電圧変換用の抵抗Ｒ２の温度係数およびＱ５の電流Ｉref2の温度特性によって、参照電圧Ｖrefが変動するつまりＶrefが温度依存性を有しており、コンパレータによる過電流判定レベルが温度変動で変動してしまうという不具合がある。

次に、電源電圧依存性および温度依存性を改善した参照電圧発生回路を備えた送信回路の第２の実施形態について説明する。
図２は第２の実施形態の送信回路を示す。この実施形態においては、電圧降下で参照電圧Ｖrefを発生する抵抗Ｒ２と、該抵抗Ｒ２に流す電流Ｉref2を生成するＭＯＳトランジスタＱ５との間に、出力電流検出回路１３のＭＯＳトランジスタＱ３のゲート電圧と同一の電圧がゲート端子に印加されたＭＯＳトランジスタＱ６が直列に接続されている。

また、参照電圧発生回路１４は、非反転入力端子に温度特性を持たない基準電圧源Ｖｚが接続されたオペアンプＡＭＰを有する定電流源回路４１と、該定電流源回路４１により流される定電流に比例した定電流を流すカスコード型のカレントミラー回路４２と、該カレントミラー回路４２より出力される電流を電圧に変換して前記ＭＯＳトランジスタＱ５のゲートバイアス電圧Ｖｂを生成する電流−電圧変換回路４３としてのＭＯＳトランジスタＱ４とを備える。上記定電流源回路４１と、カレントミラー回路４２と、電流−電圧変換回路４３とによって、バイアス回路としての定電圧回路が構成される。

カレントミラー回路４２は、ゲート共通接続された一対のＰチャネル型ＭＯＳトランジスタＱ７，Ｑ８から構成されている。定電流源回路４１は、温度特性を持たない基準電圧源Ｖｚが非反転入力端子に接続されたオペアンプＡＭＰと、カレントミラー回路４２のＭＯＳトランジスタＱ７と直列に接続されゲート端子にオペアンプＡＭＰの出力が印加されたＮチャネル型ＭＯＳトランジスタＱ１１と、Ｑ１１のソース端子と接地点との間に接続された抵抗Ｒ３とから構成され、Ｑ１１と抵抗Ｒ３との接続ノードＮ３の電位Ｖ３がオペアンプＡＭＰの反転入力端子にフィードバックされることにより、オペアンプＡＭＰはノードＮ３の電位Ｖ３を基準電圧Ｖｚに一致させるようにＭＯＳトランジスタＱ１１を駆動する。

その結果、ＭＯＳトランジスタＱ１１には、電源電圧に関わらず一定のコレクタ電流が流れるようにされ、オペアンプＡＭＰとトランジスタＱ１１と抵抗Ｒ３は、定電流源として動作することとなる。この定電流源回路４１で生成された定電流をカレントミラー回路４２で折り返して、ダイオード接続されたＭＯＳトランジスタＱ４からなる電流−電圧変換回路４３でバイアス電圧Ｖｂを生成するようにしているため、電源電圧依存性の低いバイアス電圧を生成することができ、結果として抵抗Ｒ２に流す電流Ｉref2ひいては参照電圧Ｖrefの電源電圧依存性を小さくすることができるようになっている。なお、カレントミラー回路４２は、ゲート共通接続された一対のＰチャネル型ＭＯＳトランジスタＱ７，Ｑ８と直列に、同じくゲート共通接続された一対のＰチャネル型ＭＯＳトランジスタを接続したいわゆるカスコード型のカレントミラー回路としてもよい。

しかも、図２の送信回路においては、抵抗Ｒ２とＭＯＳトランジスタＱ５との間に、電流検出用のＭＯＳトランジスタＱ３のゲート電圧と同一の電圧がゲート端子に印加されたＭＯＳトランジスタＱ６を接続して、過電流検出時にＱ３とＱ６の電流密度が同じになるように設計している。これによって、Ｑ３のドレイン・ソース間電圧ＶDSの変動による電流Ｉｓの変動に対して、Ｑ６のドレイン・ソース間電圧ＶDSの変動による電流Ｉref2の変動を同じ特性にすることができ、電源電圧変動に対して電流Ｉref2の変動ひいては参照電圧Ｖrefの変動を小さくすることができるという利点がある。

ただし、図２の送信回路においては、参照電圧Ｖrefを生成する抵抗Ｒ２が温度係数を有しているため、温度変化によって参照電圧Ｖrefが変化するおそれがある。具体的には、出力電流検出回路１３の抵抗Ｒｓに流れる電流をＩｓとおくと、抵抗Ｒｓと電流検出用ＭＯＳトランジスタＱ３との接続ノードＮ１の電位Ｖ１は、Ｖ１＝Ｉｓ＊Ｒｓで表わされ、参照電圧Ｖrefは、Ｖref＝Ｉref2＊Ｒ２で表わされる。ここで、電流Ｉｓは出力電流Ｉoutに比例した電流であるため温度依存性はないので、ＲｓとＲ２に同一のプロセスで形成される同一種類（同一の温度係数）の抵抗素子を使用すれば、参照電圧Ｖrefは抵抗Ｒ２に流れる電流Ｉref2の温度係数によってのみ決まる温度依存性を有することとなる。

一方、電流Ｉref2の温度係数は、バイアス回路の電流Ｉref1の温度係数に依存しており、電流Ｉref1は、Ｉref1＝Ｖｚ／Ｒ３で表わされるため、電流Ｉref2の温度係数は抵抗Ｒ３の温度係数に依存することとなる。従って、バイアス回路内で抵抗Ｒ３の温度係数を打ち消すような工夫を施すことによって、参照電圧Ｖrefの温度依存性をなくすことができる。

ただし、使用する半導体パッケージの性質（Ｐｄ値＝許容損失）から過電流検出レベルに負の温度特性を持たせること、つまりチップ温度が高くなるほど過電流検出レベル（参照電圧）を低くすることが要求されることがある。例えば本発明者らが使用を検討したパッケージは、図５に示すように、温度が高くなるほど許容される消費電力が低下するものであった。従って、そのようなパッケージを使用するドライバ・レシーバＩＣの送信回路の電流検出回路では、温度が高くなるほど過電流検出レベルを下げた方が安全性が高くなる。そのためには、参照電圧Ｖrefすなわち抵抗Ｒ２に流れる電流Ｉref2に負の温度特性を持たせることが望ましいと判断した。

次に、図２の参照電圧発生回路において、電流Ｉref2の温度係数を任意に設定することができるようにした変形例について説明する。
図３の回路は、図２の参照電圧発生回路１４において、カレントミラー回路４２として、ゲート共通接続された一対のＰチャネル型ＭＯＳトランジスタＱ７，Ｑ８と直列に、同じくゲート共通接続された一対のＰチャネル型ＭＯＳトランジスタＱ９，Ｑ１０を接続したいわゆるカスコード型のカレントミラー回路を用いるとともに、定電流源回路４１を構成する抵抗Ｒ３と直列に接続された抵抗Ｒ３ａを追加したものである。

この回路においては、カスコード型のカレントミラー回路を用いることで、電流Ｉref1，Ｉref2の電源電圧依存性を改善できるとともに、抵抗Ｒ３として正の温度係数を有するものを使用し、追加した抵抗Ｒ３ａとして負の温度係数を有するものを使用することにより、２つの抵抗の温度特性が相殺し合って、電流Ｉref1さらにはＩref2の温度係数を「０」にすることができる。また、電流Ｉref1，Ｉref2に負の温度係数を持たせたい場合には、正の温度係数を有する抵抗Ｒ３を削除し、負の温度係数を有する抵抗Ｒ３ａのみを接続するように設計すればよい。

なお、電流Ｉref1の温度係数を「０」にしたい場合、抵抗Ｒ３と直列に接続した抵抗Ｒ３ａとして負の温度係数を有する代わりに、定電流源回路４１全体を例えばバイポーラ・トランジスタの有するベース・エミッタ間電圧ＶBEの負の温度特性で抵抗素子の正の温度特性を相殺させるように構成した定電流源回路に変更することにより、電流Ｉref1さらにはＩref2が温度特性を持たないようにすることも可能である。

図４には、出力電流検出回路の第２の変形例が示されている。
図４の回路は、図２の参照電圧発生回路１４において、電流−電圧変換回路４３および該電流−電圧変換回路４３からのバイアス電圧を受けて定電流を流す定電流回路として、ゲートが共通接続されたＭＯＳトランジスタ対を縦積みにしたカスコード型のカレントミラー回路（Ｑ１１，Ｑ１２；Ｑ４，Ｑ５）を用いるようにしたものである。このような構成の回路とすることによって、電流Ｉref2の電圧特性を改善すなわち電源電圧依存性をさらに低減することができる。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではない。例えば前記実施例において用いられるコンパレータＣＭＰとして、ヒステリシス特性を有するコンパレータを使用するように構成してもよい。

また、前記実施例では、出力トランジスタのうち電源電圧ＶDD側のトランジスタＱ１と並列にセンス抵抗Ｒｓおよび電流検出用のトランジスタＱ３を設けているが、接地電位側のトランジスタＱ２と並列にセンス抵抗Ｒｓおよび電流検出用のトランジスタＱ３を設けるようにしてもよい。そして、その場合には、参照電圧発生回路１４において、接地電位基準の参照電圧Ｖrefを発生するように構成してもよい。

さらに、以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＨＢＳドライバ・レシーバＩＣに内蔵される送信回路に用いられる出力電流検出回路に適用した場合について説明したが、本発明は負荷を電流駆動する出力回路における出力電流検出回路に広く利用することができる。

１１出力ドライブ回路
１２ゲート制御回路
１３出力電流検出回路
１４参照電圧発生回路
４１定電流源回路
４２カレントミラー回路
４３電流−電圧変換回路
Ｒｓセンス抵抗（第１抵抗素子）
ＣＭＰコンパレータ
ＡＭＰオペアンプ

Claims

電源電圧端子と出力端子との間に接続された出力トランジスタを有する出力回路と、
前記出力トランジスタのサイズよりも小さなサイズを有し前記出力トランジスタの制御端子に印加される電圧と同一の電圧が制御端子に印加され上記サイズに応じた電流が流される電流検出用のトランジスタと、
前記電流検出用のトランジスタと直列形態に接続された第１抵抗素子と、
前記第１抵抗素子で変換された電圧と所定の参照電圧とを比較して前記出力トランジスタに流れている電流の大きさを判定する比較回路と、
前記参照電圧を発生する参照電圧発生回路と、
を備え、
前記参照電圧発生回路は、定電流を流す定電流回路と、一方の端子が前記電源電圧端子に接続された第２抵抗素子とを備え、前記定電流回路で生成された定電流が前記第２抵抗素子に流されて電圧に変換されることによって、前記電源電圧端子の電源電圧を基準にした参照電圧を発生するように構成されていることを特徴とする出力電流検出回路。
前記出力トランジスタおよび前記電流検出用のトランジスタは、Ｎチャネル型の電界効果トランジスタにより構成されていることを特徴とする請求項１に記載の出力電流検出回路。
前記定電流回路と前記第２抵抗素子との間に、前記電流検出用のトランジスタのゲート端子に印加される電圧と同一の電圧がゲート端子に印加される第１ＭＯＳトランジスタが接続されていることを特徴とする請求項２に記載の出力電流検出回路。
前記定電流回路は、
前記第２抵抗素子および前記第１ＭＯＳトランジスタと直列に接続された第２ＭＯＳトランジスタと、
定電流源および前記電源電圧端子に接続され前記定電流源の電流に比例した電流を流すカレントミラー回路と、
前記カレントミラー回路で転写された電流を電圧に変換して前記第２ＭＯＳトランジスタのゲート端子に印加されるバイアス電圧を生成する電流−電圧変換回路と、から構成されていることを特徴とする請求項３に記載の出力電流検出回路。
前記定電流源は、
温度特性を持たない基準電圧が第１入力端子に印加されたオペアンプと、前記カレントミラー回路の転写元のトランジスタと定電位点との間に直列に接続された第３ＭＯＳトランジスタおよび第３抵抗素子とを備え、
前記第３ＭＯＳトランジスタのゲート端子に前記オペアンプの出力電圧が印加され、前記第３ＭＯＳトランジスタと第３抵抗素子との接続ノードの電位が前記オペアンプの第２入力端子にフィードバックされていることを特徴とする請求項４に記載の出力電流検出回路。
前記第１抵抗素子と前記第２抵抗素子は同一種類の抵抗であり、
前記電流検出用のトランジスタと前記第１ＭＯＳトランジスタは、前記比較回路によって過電流状態が検出される際に同一電流密度の電流が流れるように設定されていることを特徴とする請求項５に記載の出力電流検出回路。
電源電圧端子と定電位点との間に直列形態に接続された第１出力トランジスタおよび第２出力トランジスタを有する出力回路と、
前記第１出力トランジスタおよび第２出力トランジスタの制御端子に供給されるＡＭＩ符号化された一対の制御信号を生成するゲート制御回路と、
前記出力トランジスタのサイズよりも小さなサイズを有し前記出力トランジスタの制御端子に印加される電圧と同一の電圧が制御端子に印加され上記サイズに応じた電流が流される電流検出用のトランジスタと、
前記電流検出用のトランジスタと直列形態に接続された第１抵抗素子と、
前記第１抵抗素子で変換された電圧と所定の参照電圧とを比較して前記出力トランジスタに流れている電流の大きさを判定する比較回路と、
前記参照電圧を発生する参照電圧発生回路と、
を備え、
前記参照電圧発生回路は、定電流を流す定電流回路と、一方の端子が前記電源電圧端子に接続された第２抵抗素子とを備え、前記定電流回路で生成された定電流が前記第２抵抗素子に流されて電圧に変換されることによって、前記電源電圧端子に印加される電源電圧を基準にした参照電圧を発生するように構成され、
前記比較回路の出力は前記ゲート制御回路に供給され、前記ゲート制御回路は前記出力トランジスタに流れている電流が所定の電流値を超えた場合に前記第１出力トランジスタおよび第２出力トランジスタを共にオフ状態にする制御信号を生成するように構成されていることを特徴とする送信回路。