JP2011103441A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】半導体装置とその製造方法において、半導体部品と回路基板との位置合わせを容易にすること。
【解決手段】表面に複数の第１の電極２２が形成された第１の回路基材２０と、第１の回路基材２０の上方に設けられ、第１の電極２２の各々の上方に第１の貫通孔３０ａと第２の貫通孔３０ｂとが形成された第２の回路基材３０と、第２の回路基材３０の上方に設けられた半導体パッケージ５０と、第１の貫通孔３０ａと第２の貫通孔３０ｂ内に設けられ、第１の電極２２と半導体パッケージ５０とを接続する複数の第１のバンプ５１とを有する半導体装置による。
【選択図】図７

Description

本発明は、半導体装置とその製造方法に関する。
近年、電子機器の小型化に伴い、電子機器に搭載される半導体パッケージや半導体素子等の半導体部品の小型化が進んでいる。その半導体部品は、はんだバンプ等の接続端子を介して電子機器内の回路基材に搭載されるが、この電子機器の歩留まりを向上させるにはこれら回路基材と半導体部品との位置合わせ精度を高めるのが好ましい。
特開平７−１８３３３３号公報 特開２００７−２７３０５号公報
半導体装置とその製造方法において、半導体部品と回路基板との位置合わせを容易にすることを目的とする。
以下の開示の一観点によれば、表面に複数の第１の電極が形成された第１の回路基材と、前記第１の回路基材の上方に設けられ、前記複数の第１の電極の各々の上方に第１の貫通孔と第２の貫通孔とが形成された第２の回路基材と、前記第２の回路基材の上方に設けられ、表面に複数の第２の電極が形成された半導体部品と、前記第１の貫通孔内と前記第２の貫通孔内に設けられ、前記第１の電極と前記第２の電極とを接続する複数の第１のバンプとを有する半導体装置が提供される。
また、その開示の他の観点によれば、表面に複数の第１の電極が形成された第１の回路基材の上方に、第１の貫通孔と第２の貫通孔とが形成された第２の回路基材を配する工程と、半導体部品の複数の第２の電極の各々の上に形成された複数の第１のバンプを前記第１の貫通孔と前記第２の貫通孔に通し、前記第１の回路基材の複数の前記第１の電極に前記複数の第１のバンプを当接させる工程と、前記第１のバンプを加熱して溶融させ、前記第１の電極に前記第１のバンプを接合させる工程とを有する半導体装置の製造方法が提供される。
更に、その開示の別の観点によれば、第１の回路基材が備える複数の第１のバンプの各々に、第２の回路基材の複数の貫通孔の各々を嵌合させる工程と、前記回路基材の前記複数の貫通孔の各々に、半導体部品が備える複数の第２のバンプの各々を嵌合させる工程と、前記第１のバンプと前記第２のバンプの各々を加熱して溶融し、該第１のバンプと該第２のバンプの各々を介して前記第１の回路基材と前記半導体部品とを電気的かつ機械的に接続する工程とを有する半導体装置の製造方法が提供される。
以下の開示によれば、第２の回路基材の第１の貫通孔と前記第２の貫通孔に半導体部品のバンプを通すので、これらの貫通孔により溶融したバンプの動きを規制することができ、第１の回路基材の電極とバンプとの間に位置ずれが発生するのを防止することができる。
図１（ａ）、（ｂ）は、インターポーザを利用した半導体装置の製造途中の断面図である。 図２は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図５は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図６は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図７は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図８は、第１実施形態で使用する第２の回路基材の拡大平面図である。 図９は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１０は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１１は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１２は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１３は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１４は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１５は、第３実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１６は、第４実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１７は、第４実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１８は、第４実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１９は、第５実施形態に係る半導体装置の断面図である。
半導体パッケージ等の半導体部品を回路基材に実装する形態として、半導体部品と回路基板との間に配線を中継するためのインターポーザを設ける形態がある。
各実施形態の説明に先立ち、そのようなインターポーザを利用した半導体装置の製造方法について説明する。
図１（ａ）、（ｂ）は、その半導体装置の製造途中の断面図である。
まず、図１（ａ）に示すように、一方の主面上に第１の電極３が設けられた回路基材１を用意し、その回路基材１とインターポーザ４との位置合わせを行う。
インターポーザ４は、ポリイミド等の可撓性基材に第２の電極６を形成してなり、その第２の電極６上には第１のはんだバンプ５が接合される。
そして、第１のはんだバンプ５が第１の電極３に当接した状態で、その第１のはんだバンプ５をリフローすることにより、第１のはんだバンプ５を介して回路基材１とインターポーザ４とを機械的かつ電気的に接続する。
次に、図１（ｂ）に示すように、インターポーザ４の上に半導体パッケージ１０を載置する。
その半導体パッケージ１０はパッケージ基材１５を備えており、そのパッケージ基材１５の二つの主面のうちインターポーザ４に対向する主面には第２のはんだバンプ８が設けられる。
一方、パッケージ基材１５の他方の主面上には第３の電極１４が形成され、半導体素子１３が第３のはんだバンプ１２を介してその第３の電極１４と接続されている。
なお、半導体素子１３とパッケージ基材１５との間の隙間には、これらの接続信頼性を向上させるためのアンダーフィル樹脂１９が充填される。
そして、第２のはんだバンプ８と第２の電極６とが位置合わせされた状態で、この第２のはんだバンプ８をリフローすることにより、第２の電極６に第２のはんだバンプ８を接合する。
以上により、この半導体装置の基本構造が完成したことになる。
このような半導体装置の製造方法では、図１（ｂ）のリフローの際、第２の電極６と第２のはんだバンプ８とが接合されるように、半導体パッケージ１０とインターポーザ４とを位置合わせする必要がある。
しかしながら、回路基材１、インターポーザ４、及び半導体パッケージ１０は、材料の相違が原因で各々の熱膨張量が異なるので、図１（ｂ）の工程で各はんだバンプ８をリフローする際に互いに異なる量で伸長してしまう。
そのため、リフロー時に第２の電極６と第２のはんだバンプ８とが位置ずれを起こし、高精度な位置合わせが困難である。
特に、インターポーザ４は、熱膨張率の大きなポリイミドを主にしてなるため、位置合わせの困難性を更に助長してしまう。
しかも、この実装構造では、第１のはんだバンプ５と第２のはんだバンプ８の各々の高さと、インターポーザ４の厚さとを合わせた間隔Dだけ半導体パッケージ１０が回路基材１から隔てられる。そのため、半導体パッケージ１０から回路基材１への配線の引き回し距離が長くなり、RC遅延によって半導体パッケージ１０の高速動作を妨げてしまう。
このように、回路基材１と半導体パッケージ１０との間に単にインターポーザ４を設けたのでは、位置合わせの困難性や信号処理速度の低下といった問題が生じることになる。
このような問題に鑑み、本願発明者は以下に説明するような各実施形態に想到した。
（第１実施形態）
図２〜図７は、本実施形態に係る半導体装置の製造途中の断面図である。
この半導体装置を製造するには、まず、図２に示すように、実装基板等として供せられる第１の回路基材２０を用意する。
第１の回路基材２０は、ガラスエポキシ樹脂等よりなり、その表面上には銅箔や銅めっき膜をパターニングしてなる複数の第１の電極２２が形成される。
なお、第１の回路基材２０としては、複数の配線と絶縁層を積層してなる多層回路基板を使用してもよい。更に、第１の回路基材２０の剛性も特に限定されず、可撓性のある回路基材やリジッドな回路基材のどちらも第１の回路基材２０として採用し得る。
また、このような第１の回路基材２０と共に、図３に示すように、第１の貫通孔３０ａと第２の貫通孔３０ｂが複数形成された第２の回路基材３０を用意する。なお、この第２の回路基材３０の端部に、信号を引き出すためのコネクタ６０を設けてもよい。
この第２の回路基材３０は、点線円内に示すように、各層３１〜４０を積層してなる積層構造を有する。その積層構造は、下から順に、第１のカバーレイ３１、第１の絶縁層３２、第１のグランド配線３３、第１の接着層３４、第２の絶縁層３５、信号配線３６、第２の接着層３７、第３の絶縁層３８、第２のグランド配線３９、第２のカバーレイ４０を有する。
このうち、第１〜第３の絶縁層３２、３５、３８としては樹脂のみからなる可撓性の樹脂フィルムが用いられ、本実施形態ではポリイミドフィルムの一種である宇部興産株式会社製のユーピレックスを使用する。また、これらの絶縁層３２、３５、３８の厚さは特に限定されないが、本実施形態では約１５μmの厚さに各絶縁層を形成する。
このように可撓性のある各絶縁層３２、３５、３８を使用することで、第２の回路基材３０自体も可撓性を呈するようになる。
一方、第１及び第２の接着層３４、３７としては、絶縁性のある厚さ約１５μmの京セラケミカル社製のTFA-860FBを使用する。
更に、第１及び第２のグランド配線３３、３９と、信号配線３６としては、厚さが約９μmの電解銅めっき膜を使用する。信号配線３６は第２の絶縁層３５の上面上に形成されており、その信号配線３６と第２の絶縁層３５とを覆うように第３の絶縁層３８が形成される。
本実施形態では、これら各層３１〜４０を張り合わせて厚さが約０．１mmの積層体を形成した後、ドリル加工によって直径が約０．７mmの第１の貫通孔３０ａと第２の貫通孔３０ｂをその積層体に形成し、第２の回路基材３０を作製する。
このようにして形成された各貫通孔３０ａ、３０ｂのうち、第２の貫通孔３０ｂにおいては、その内面３０ｙに信号配線３６が露出する。
一方、第１の貫通孔３０ａにおいては、信号配線３６は絶縁性の第２の接着層３７によって、当該貫通孔３０ａの内面３０ｘから隔離されている。
図８は、この第２の回路基材３０の拡大平面図である。
図８に示されるように、第１のグランド配線３３と第２のグランド配線３９は、第２の回路基材３０において、各貫通孔３０ａ、３０ｂを除く領域の全面に形成される。
一方、信号配線３６はライン状の平面形状を有しており、二本の信号配線３６が対になって差動配線として機能する。差動配線においては、二本の信号配線３６に位相が互いに逆の信号が供給され、ノイズ耐性の向上やデバイスの高速化に有利である。
更に、これらグランド配線３３、３９と信号配線３６は、ストリップ配線構造となっており、高周波信号の伝送に好適である。
また、上記した第２の回路基材３０と共に、図４に示すような半導体パッケージ５０を用意する。
その半導体パッケージ５０は、いわゆるBGA(Ball Grid Array)型のパッケージであって、パッケージ基材５３と半導体素子５８とを備える。
パッケージ基材５３の両主面のうち、半導体素子５８が搭載されていない側の主面には第２の電極５２がグリッド状に複数設けられる。
第２の電極５２は、銅めっき膜等をパターニングしてなり、その表面には第１のはんだバンプ５１が接合される。
一方、半導体素子５８が搭載されている側のパッケージ基材５３の主面には銅めっき膜をパターニングしてなる第３の電極５６が形成されており、その第３の電極５６に突起電極５７が接合される。
突起電極５７は、例えばはんだバンプであって、半導体素子５８の不図示の電極にも接合される。
そして、パッケージ基材５３と半導体素子５８の間の隙間には、これらの間の接続信頼性を高めるべくアンダーフィル樹脂５９が充填される。
続いて、図５に示すように、下から順に第１の回路基材２０、第２の回路基材３０、及び半導体パッケージ５０を配する。そして、第１の電極パッド２２の上方に各貫通孔３０ａ、３０ｂが位置するように、第１の回路基材２０と第２の回路基材３０との位置合わせを行う。
同様に、第２の回路基材３０と半導体パッケージ５０との位置合わせを行い、各貫通孔３０ａ、３０ｂの上方に第１のはんだバンプ５１が位置するようにする。
次いで、図６に示すように、半導体パッケージ５０が備える複数の第１のはんだバンプ５１を第１の貫通孔３０ａと第２の貫通孔３０ｂに通し、第１の回路基材２０の表面に形成された複数の第１の電極２２に各はんだバンプ５１を当接させる。
このとき、隣接する第１のはんだバンプ５１同士の間隔や、はんだバンプ５１の直径にばらつきがあることがあるので、そのばらつきを寛容できるように各貫通孔３０ａ、３０ｂの直径を第１のはんだバンプ５１のそれよりも大きくしておくのが好ましい。
例えば、第１のはんだバンプ５１の直径が約０．６μmのときは、これよりも大きい約０．７μmの直径に各貫通孔３０ａ、３０ｂを形成するのが好ましい。
次に、図７に示すように、第１のはんだバンプ５１の融点よりも高い温度に当該はんだバンプ５１をリフローして加熱することにより、はんだバンプ５１を溶融させて第１の電極２２に接合させる。
このとき、各回路基材２０、３０と半導体パッケージ５０は材料の相違に起因して互いに異なる量で熱膨張をする。
但し、本実施形態では、第２の回路基材３０の各貫通孔３０ａ、３０ｂが第１のはんだバンプ５１を保持するように機能するので、上記の熱膨張量の相違に起因して各回路基材２０、３０や半導体パッケージ５０が位置ずれするのを抑制できる。
その後、第１のはんだバンプ５１を冷却して固化することで、上記した第１の回路基材２０、第２の回路基材３０、及び半導体パッケージ５０が第１のはんだバンプ５１により互いに機械的且つ電気的に接続される。
既述のように、各貫通孔３０ａ、３０ｂのうち、第１の貫通孔３０ａにおいては各配線３３、３６、３９が当該貫通孔３０ａの内面に露出していない。よって、第１の貫通孔３０ａ内の第１のはんだバンプ５１は、第２の回路基材３０の各配線３３、３６、３９に接続されることはない。
一方、第２の貫通孔３０ｂにおいては、その内面に信号配線３６が露出しているので、第１のはんだバンプ５１はその信号配線３６と電気的に接続され、半導体パッケージ５０の所定の信号が第２の回路基材２０に流されることになる。
そして、その信号は、第２の回路基材２０に接続されたコネクタ６０を介して、他の電子部品等に入出力される。このように、この半導体装置においては、半導体パッケージ５０の所定の信号とそれ以外の信号とを分離し、それらを第１の回路基材２０と第２の回路基材３０のそれぞれに分けて供給することができる。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、図７に示したように、第２の回路基材３０に貫通孔３０ａ、３０ｂを設け、これらの貫通孔３０ａ、３０ｂに第１のはんだバンプ５１を通すようにした。
このようにすると、第１のはんだバンプ５１をリフローするとき、第２の回路基材３０の各貫通孔３０ａ、３０ｂが溶融した第１のはんだバンプ５１を保持し、第１のはんだバンプ５１の動きを規制するように機能する。そのため、材料の相違に起因してリフロー時の熱膨張量が各回路基材２０、３０と半導体パッケージ５０の各々で異なる場合でも、第１のはんだバンプ５１と各電極２２、５２との間に位置ずれが発生するのを防止できる。
しかも、本実施形態では、図１（ｂ）のように二段のはんだバンプ５、６を設けず、第１のはんだバンプ５１の一段のみを利用して第１の回路基材２０上に半導体パッケージ５０を実装する。
そのため、実装時に行うリフローの回数がはんだバンプ５１に対する１回のみとなり、図１（ａ）、（ｂ）のようにリフローを二回行う場合と比較して、リフロー時に第１のはんだバンプ５１と各電極２２、５２とが位置ずれする危険性を更に低減できる。
更に、このように第１のはんだバンプ５１を１段のみ設けることで、図１（ｂ）の例と比較して第１の回路基材２０と半導体パッケージ５０との間隔Lを狭めることができる。これにより、半導体パッケージ５０から第１の回路基材２０までの配線の引き回し距離を短くでき、RC遅延が抑制されて高速動作が可能な半導体装置を提供することができる。
また、半導体パッケージ５０の所定の信号については、第２の貫通孔３０ｂから第２の回路基材３０の信号配線３６に流すようにした。既述のように、その信号配線３６は二本が対となって差動配線として機能するので、上記の信号のノイズレベルを低い状態に維持しながら、デバイスの高速化を実現することができる。
特に、信号配線３６は、ポリイミドのように誘電率が均一な樹脂のみからなる第２の絶縁層３５と第３の絶縁層３８で挟まれているので、信号経路に沿う周囲の誘電率の変動が小さい。
これに対し、熱硬化性樹脂をガラスクロスに含浸させてなるコンポジット材料を使用する回路基材では、ガラスクロスの誘電率が熱硬化性樹脂のそれよりも高いため、ガラスクロスの織目付近で信号配線の周囲の誘電率が変動する。よって、この場合は、差動信号配線の二つの信号配線間で信号の伝播時間に遅延が生じ、その遅延が許容範囲を超えると、半導体パッケージ５０において当該信号の処理ができなくなる。
本実施形態では、各絶縁層３５、３８や接着層３４、３７が樹脂のみからなり、ガラスクロスを使用していないので、ガラスクロスの織り目が原因で信号の伝播時間に遅延が生じるおそれがなく、半導体パッケージ５０において信号を高速に処理することができる。
（第２実施形態）
次に、第２実施形態について説明する。
本実施形態では、第１実施形態と比較して半導体装置の微細化に有利な技術について説明する。
図９〜図１２は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１実施形態で説明したのと同じ要素には第１実施形態で説明したのと同じ符号を付し、以下ではその説明を省略する。
この半導体装置を製造するには、まず、図９に示すように、第１実施形態で説明した第２の回路基材３０を用意する。
但し、本実施形態では、その第２の回路基材３０の二つの主面のうち、後述の第１の回路基材に対向する主面に予め複数の凹部３０ｃを形成しておく。
その凹部３０ｃの形成方法は特に限定されない。例えば、炭酸ガスレーザの照射によって第２の回路基材３０の所定部分を蒸散させて凹部３０ｃを形成し得る。或いは、不図示のレジストパターンをマスクに用い、ウエットエッチングにより第２の回路基材３０の所定部分を除去して凹部３０ｃを形成してもよい。いずれの場合でも、信号配線３６がレーザやウエットエッチングに対するストッパとして機能し、凹部３０ｃは信号配線３６よりも深く形成されることはない。
次いで、図１０に示すように、凹部３０ｃ内に第２のはんだバンプ６１を設け、凹部３０ｃの底面に露出している信号配線３６の上にその第２のはんだバンプ６１を接合する。
その第２のはんだバンプ６１の直径は特に限定されないが、第１実施形態で説明した第１のはんだバンプ５１（図４参照）よりも小さい直径、例えば０．２mm〜０．４mm程度とするのが好ましい。
また、第２のはんだバンプ６１の材料も特に限定されず、第１のはんだバンプ５１と同一の材料を使用し得る。
次に、図１１に示すように、半導体パッケージ５０が備える複数の第１のはんだバンプ５１を第１の貫通孔３０ａと第２の貫通孔３０ｂに通し、第１の電極２２にその第１のはんだバンプ５１を当接させる。
また、本実施形態では、第１の回路基板２０の表面に複数の第３の電極２３が形成されており、本工程ではそれらの第３の電極２３に第２のはんだバンプ６１を当接させる。
その後、図１２に示すように、各はんだバンプ５１、６１の融点よりも高い温度に当該はんだバンプ５１、６１をリフローして加熱することにより、各はんだバンプ５１、６１を溶融させてそれらを各電極２２、２３に接合させる。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
本実施形態によれば、第１のはんだバンプ５１の他に、第２の回路基材３０の凹部３０ｃに第２のはんだバンプ６１を設けたので、第１実施形態と比較して各はんだバンプ５１、６１の配置が高密度になる。
そのため、第１の回路基材２０の隣接する二つの第３の電極２３同士の間隔Pを詰めることができ、半導体装置の微細化に寄与することが可能となる。
更に、その第２のはんだバンプ６１の直径を第１のはんだバンプ５１のそれよりも小さくすることで、第３の電極２３同士の間隔Pを更に小さくすることができ、半導体装置の一層の微細化を図ることができるようになる。
しかも、第２のはんだバンプ６１を設けたことで、信号配線３６と第３の電極２３との間隔Tが狭まるので、第１実施形態よりもRC遅延を効率的に抑えることができ、半導体装置の一層の高速化を図ることもできるようになる。
（第３実施形態）
上記した第２実施形態では、図１２に示したように、第２の回路基材３０の二つの主面のうち、第１の回路基材２０に対向する面側に第２のはんだバンプ６１を設けることで、第１の回路基材２０の第３の電極２３同士の間隔Pを詰めるようにした。
これに対し、本実施形態では、第２実施形態と比較して第２の回路基材３０を上下逆にして用いることで、半導体パッケージ５０の電極同士の間隔を詰めるようにする。
図１３〜図１５は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第２実施形態で説明したのと同じ要素には第２実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
まず、図１３に示すように、第２のはんだバンプ６１を上側にして第２の回路基材３０を用意する。
第２実施形態で説明したように、各々の第２のはんだバンプ６１は、凹部３０ｃの底面に露出している信号配線３６の上に接合される。また、各々の第２のはんだバンプ６１の直径は、第１実施形態で説明した第１のはんだバンプ５１（図４参照）よりも小さな０．２mm〜０．４mm程度の値を有する。
次に、図１４に示すように、半導体パッケージ５０が備える複数の第１のはんだバンプ５１を第１の貫通孔３０ａと第２の貫通孔３０ｂに通し、第１の回路基材２０の第１の電極２２にその第１のはんだバンプ５１を当接させる。
ここで、本実施形態における半導体パッケージ５０の表面には、第２の電極５２の他に複数の第４の電極５４が設けられる。
本工程では、それら第４の電極５４に上記の第２のはんだバンプ６１を当接させる。
次いで、図１５に示すように、各はんだバンプ５１、６１の融点よりも高い温度に当該はんだバンプ５１、６１をリフローして加熱することにより、各はんだバンプ５１、６１を溶融させてそれらを第１の電極２２と第４の電極５４に接合させる。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
本実施形態によれば、第２実施形態と同様に、第１のはんだバンプ５１の他に第２のはんだバンプ６１を設けたので、第１実施形態と比較して各はんだバンプ５１、６１の配置が高密度になる。
そして、そのように高密度に配された第２のはんだバンプ６１を介して半導体パッケージ５０と第２の回路基材３０とを接続するので、半導体パッケージ５０の第４の電極５４の配置密度を第２のはんだバンプ６１に合わせて高密度化できる。
これにより、半導体パッケージ５０の隣接する二つの第４の電極５４同士の間隔Sを詰めることができ、半導体装置の微細化に寄与することが可能となる。
（第４実施形態）
第１実施形態では、図５に示したように、第１の回路基材２０に半導体パッケージ５０を実装するに際し、半導体パッケージ５０にのみ第１のはんだバンプ５１を設け、第１の回路基材２０にははんだバンプを設けなかった。
これに対し、本実施形態では、以下のようにして第１の回路基材２０と半導体パッケージ５０の各々にはんだバンプを設ける。
図１６〜図１８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
この半導体装置を製造するには、まず、図１６に示すように、第１の回路基材２０、第２の回路基材３０、及び半導体パッケージ５０を用意する。
このうち、半導体パッケージ５０の第２の電極５２には、第１実施形態と同様に複数の第１のはんだバンプ５１が接合される。
一方、第１の回路基材２０の第１の電極２２には、複数の第２のはんだバンプ７０が接合される。
また、第２の回路基材３０には、第１実施形態と同様に第１の貫通孔３０ａと第２の貫通孔３０ｂが形成される。それらの貫通孔３０ａ、３０ｂの直径D1は特に限定されないが、直径D1を各バンプ５１、７０の各々の直径D2よりも小さくするのが好ましい。
本実施形態では、貫通孔３０ａ、３０ｂの直径D1を約０．４mmとし、各バンプ５１、７０の直径D2を約０．６mmとする。
なお、第１のはんだバンプ５１と第２のはんだバンプ７０の直径は同じである必要はなく、異なる直径であってもよい。
次に、図１７に示すように、第１の回路基材２０に向けて第２の回路基材３０を下ろし、第２のはんだバンプ７０の各々に貫通孔３０ａ、３０ｂを嵌合させる。
このとき、上記のように各貫通孔３０ａ、３０ｂの直径D1を第２のはんだバンプ７０の直径D2よりも小さくしたので、本工程では第２のはんだバンプ７０が各貫通孔３０ａ、３０ｂを通り抜けず、第２の回路基材３０がはんだバンプ７０により係止された状態となる。
その後に、第２の回路基材３０に向けて半導体部品５０を降ろし、各貫通孔３０ａ、３０ｂに第１のはんだバンプ５１を嵌合させる。
本実施形態では、このように貫通孔３０ａ、３０ｂに各バンプ５１、７０を嵌合させることで、各回路基板２０、３０や半導体パッケージ５０の相互の位置が自己整合的に定まり、これらの位置合わせが容易になる。
続いて、図１８に示すように、各はんだバンプ５１、７０を加熱して溶融することにより柱状の接続媒体７５を形成する。そして、その接続媒体７５が冷えて固化することで、第１の回路基材２０の第１の電極２２と半導体部品５０の第２の電極５２とが電気的かつ機械的に接続される。
また、第２の貫通孔３０ｂの内面に露出していた信号配線３６は上記の接続媒体７５に接続され、これにより半導体パッケージ５０の所定の信号は第２の回路基材３０に流されることになる。
一方、第１実施形態で説明したように、第１の貫通孔３０ａにおいては、その内面に信号配線３６が露出していないので、信号配線３６と接続媒体７５とが接続されることはない。
ここで、接続媒体７５により貫通孔３０ａ、３０ｂを隙間なく充填するには、図１７に示したように、溶融前の各はんだバンプ５１、７０が互いに離間することなく、各々の頂点が接しているのが好ましい。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、図１７を参照して説明したように、第２の回路基材３０の各貫通孔３０ａ、３０ｂに各はんだバンプ５１、７０を嵌合させる。これにより、各回路基材２０、３０と半導体パッケージ５０の相互の位置を自動的に決定でき、これらの位置合わせを簡単に行うことができる。
また、図１８に示したように、各はんだバンプ５１、７０を溶融してなる接続媒体７５は、各はんだバンプ５１、７０を上下方向に繋げたような形となり、幅Wよりも高さHの方が長い柱状となる。
ここで、各回路基材２０、３０や半導体パッケージ５０は、それらの材料の違いから互いに異なる熱膨張量を有する。そのような熱膨張量の相違が原因で接続媒体７５には応力が加わることになるが、高さ方向に長い接続媒体７５は自身が変形してその応力を吸収し易い特性があるため、応力が原因で接続媒体７５と各電極２２、５１との間に接続不良が発生する危険性が減る。
しかも、接続媒体７５の形成前に、熱履歴等が原因で第１の回路基材２０や半導体パッケージ５０に反りが発生し、対向する電極２２、５２同士の間隔が場所により変動している場合でも、柱状の接続媒体７５によりその間隔の変動を吸収できる。これにより、第１の回路基材２０等の反りが原因で発生する回路基材２０と半導体パッケージ５０との接続不良を防止でき、半導体装置の信頼性を高めることが可能となる。
更に、本実施形態では、各貫通孔３０ａ、３０ｂの直径D1を、上記のように各バンプ５１、７０の直径D2よりも小さくする。そのため、直径D1が直径D2よりも大きい場合と比較して、第２の回路基材３０において信号配線３６が占める領域を増やすことができる。
（第５実施形態）
図１９は、本実施形態に係る半導体装置の断面図である。なお、図１９において第１実施形態でしたのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
本実施形態では、図１９に示すように、第２の回路基材３０の上方に二つの半導体パッケージ５０を並べて設けるようにする。
このように第１の回路基材２０の上に複数の半導体パッケージ５０を搭載することで、半導体パッケージ５０を一つだけ搭載する場合と比較して、半導体装置全体の高機能化を図ることが可能となる。
しかも、第２の回路基材３０は可撓性を有しているので、図１３の点線Qのように第２の回路基材３０が撓むことで、各半導体パッケージ５０と各回路基材３０、５０との位置合わせに余裕を持たせることもできる。
なお、この例では第１の回路基材２０上に二つの半導体パッケージ５０を搭載したが、半導体パッケージ５０の個数はこれに限定されず、三以上の半導体パッケージ５０を搭載するようにしてもよい。
以上、各実施形態について詳細に説明したが、各実施形態は上記に限定されない。
例えば、第１〜第５実施形態では第１の回路基材２０に半導体パッケージ５０を搭載したが、搭載可能な半導体部品は半導体パッケージ５０に限定されず、半導体部品として半導体素子を第１の回路基材２０に搭載してもよい。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 表面に複数の第１の電極が形成された第１の回路基材と、
前記第１の回路基材の上方に設けられ、前記複数の第１の電極の各々の上方に第１の貫通孔と第２の貫通孔とが形成された第２の回路基材と、
前記第２の回路基材の上方に設けられ、表面に複数の第２の電極が形成された半導体部品と、
前記第１の貫通孔内と前記第２の貫通孔内に設けられ、前記第１の電極と前記第２の電極とを接続する複数の第１のバンプと、
を有することを特徴とする半導体装置。
（付記２） 前記第２の回路基材は配線を有し、
前記第１の貫通孔の内面が絶縁材料によって前記配線から隔離されたことを特徴とする付記１に記載の半導体装置。
（付記３） 前記第２の回路基材は配線を有し、
前記第２の貫通孔の内面に前記配線が露出し、該配線が前記第１のバンプに接続されたことを特徴とする付記１に記載の半導体装置。
（付記４） 前記第２の回路基材において前記配線が二本設けられ、二本の前記配線が対となって差動配線として機能することを特徴とする付記３に記載の半導体装置。
（付記５） 前記第２の回路基材が、上面に前記配線が形成された樹脂からなる第１の絶縁層と、前記配線と前記第１の絶縁層とを覆う樹脂からなる第２の絶縁層とを有する付記４に記載の半導体装置。
（付記６） 前記第１の回路基材の前記表面に形成された第３の電極と、
前記第２の回路基材に形成された配線とを更に有し、
前記第２の回路基材の二つの主面のうち、前記第１の回路基材に対向する主面に凹部が形成されたと共に、
前記第１のバンプよりも直径が小さい第２のバンプが前記凹部に設けられ、前記第１の回路基材の前記第３の電極と前記第２の回路基材の前記配線とが、前記第２のバンプにより接続されたことを特徴とする付記１〜５のいずれかに記載の半導体装置。
（付記７） 前記半導体部品の前記表面に形成された第４の電極と、
前記回路基板に形成された配線とを更に有し、
前記第２の回路基材の二つの主面のうち、前記半導体部品に対向する主面に凹部が形成されたと共に、
前記第１のバンプよりも直径が小さい第２のバンプが前記凹部に設けられ、前記半導体部品の前記第４の電極と前記第２の回路基材の前記配線とが、前記第２のバンプにより接続されたことを特徴とする付記１〜５のいずれかに記載の半導体装置。
（付記８） 前記第２の回路基材は可撓性を有することを特徴とする付記１〜７のいずれかに記載の半導体装置。
（付記９） 前記第２の回路基材の縁にコネクタが設けられたことを特徴とする付記８に記載の半導体装置。
（付記１０） 前記第２の回路基板の上方に、前記半導体部品が並べて複数設けられたことを特徴とする付記８に記載の半導体装置。
（付記１１） 表面に複数の第１の電極が形成された第１の回路基材の上方に、第１の貫通孔と第２の貫通孔とが形成された第２の回路基材を配する工程と、
半導体部品の複数の第２の電極の各々の上に形成された複数の第１のバンプを前記第１の貫通孔と前記第２の貫通孔に通し、前記第１の回路基材の複数の前記第１の電極に前記複数の第１のバンプを当接させる工程と、
前記第１のバンプを加熱して溶融させ、前記第１の電極に前記第１のバンプを接合させる工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２） 前記第２の回路基材の二つの主面のうち、前記第１の回路基材に対向する主面に凹部を形成し、該凹部に前記第２の回路基材の配線を露出させる工程と、
前記凹部に、前記第１のバンプよりも直径が小さい第２のバンプを設け、前記配線と前記第２のバンプとを接続する工程とを更に有し、
前記複数の第１の電極に前記複数の第１のバンプを当接させる工程において、前記第１の回路基材の前記表面に形成された第３の電極に前記第２のバンプを当接させ、
前記第１の電極に前記第１のバンプを接合させる工程において、前記第３の電極に前記第２のバンプを接合させることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３） 前記第２の回路基材の二つの主面のうち、前記半導体部品に対向する主面に凹部を形成し、該凹部に前記第２の回路基材の配線を露出させる工程と、
前記凹部に、前記第１のバンプよりも直径が小さい第２のバンプを設け、前記配線と前記第２のバンプとを接続する工程とを更に有し、
前記複数の第１の電極に前記複数の第１のバンプを当接させる工程において、前記半導体部品の前記表面に形成された第４の電極に前記第２のバンプを当接させ、
前記第１の電極に前記第１のバンプを接合させる工程において、前記第４の電極に前記第２のバンプを接合させることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１４） 第１の回路基材が備える複数の第１のバンプの各々に、第２の回路基材の複数の貫通孔の各々を嵌合させる工程と、
前記回路基材の前記複数の貫通孔の各々に、半導体部品が備える複数の第２のバンプの各々を嵌合させる工程と、
前記第１のバンプと前記第２のバンプの各々を加熱して溶融し、該第１のバンプと該第２のバンプの各々を介して前記第１の回路基材と前記半導体部品とを電気的かつ機械的に接続する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１５） 前記貫通孔の直径は、前記第１のバンプと前記第２のバンプの各々の直径よりも小さいことを特徴とする付記１４に記載の半導体装置の製造方法。
１…回路基材、３…第１の電極、４…インターポーザ、５…第１のはんだバンプ、６…第２のはんだバンプ、８…第２のはんだバンプ、１０…半導体パッケージ、１２…第３のはんだバンプ、１３…半導体素子、１４…第３の電極、１５…パッケージ基材、１９…アンダーフィル樹脂、２０…第１の回路基材、２２…第１の電極、２３…第３の電極、３０…第２の回路基材、３０ａ…第１の貫通孔、３０ｂ…第２の貫通孔、３０ｃ…凹部、３１…第１のカバーレイ、３２…第１の絶縁層、３３…第１のグランド配線、３４…第１の接着層、３５…第２の絶縁層、３６…信号配線、３７…第２の接着層、３８…第３の絶縁層、３９…第２のグランド配線、４０…第２のカバーレイ、５０…半導体パッケージ、５１…第１のはんだバンプ、５２…第２の電極、５３…パッケージ基材、５４…第４の電極、５６…第３の電極、５７…突起電極、５８…半導体素子、５９…アンダーフィル樹脂、６１、７０…第２のはんだバンプ、７５…接続媒体。

Claims (10)

  1. 表面に複数の第１の電極が形成された第１の回路基材と、
    前記第１の回路基材の上方に設けられ、前記複数の第１の電極の各々の上方に第１の貫通孔と第２の貫通孔とが形成された第２の回路基材と、
    前記第２の回路基材の上方に設けられ、表面に複数の第２の電極が形成された半導体部品と、
    前記第１の貫通孔内と前記第２の貫通孔内に設けられ、前記第１の電極と前記第２の電極とを接続する複数の第１のバンプと、
    を有することを特徴とする半導体装置。
  2. 前記第２の回路基材は配線を有し、
    前記第１の貫通孔の内面が絶縁材料によって前記配線から隔離されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の回路基材は配線を有し、
    前記第２の貫通孔の内面に前記配線が露出し、該配線が前記第１のバンプに接続されたことを特徴とする請求項１に記載の半導体装置。
  4. 前記第２の回路基材において前記配線が二本設けられ、二本の前記配線が対となって差動配線として機能することを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の回路基材の前記表面に形成された第３の電極と、
    前記第２の回路基材に形成された配線とを更に有し、
    前記第２の回路基材の二つの主面のうち、前記第１の回路基材に対向する主面に凹部が形成されたと共に、
    前記第１のバンプよりも直径が小さい第２のバンプが前記凹部に設けられ、前記第１の回路基材の前記第３の電極と前記第２の回路基材の前記配線とが、前記第２のバンプにより接続されたことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記半導体部品の前記表面に形成された第４の電極と、
    前記回路基板に形成された配線とを更に有し、
    前記第２の回路基材の二つの主面のうち、前記半導体部品に対向する主面に凹部が形成されたと共に、
    前記第１のバンプよりも直径が小さい第２のバンプが前記凹部に設けられ、前記半導体部品の前記第４の電極と前記第２の回路基材の前記配線とが、前記第２のバンプにより接続されたことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  7. 表面に複数の第１の電極が形成された第１の回路基材の上方に、第１の貫通孔と第２の貫通孔とが形成された第２の回路基材を配する工程と、
    半導体部品の複数の第２の電極の各々の上に形成された複数の第１のバンプを前記第１の貫通孔と前記第２の貫通孔に通し、前記第１の回路基材の複数の前記第１の電極に前記複数の第１のバンプを当接させる工程と、
    前記第１のバンプを加熱して溶融させ、前記第１の電極に前記第１のバンプを接合させる工程と、
    を有することを特徴とする半導体装置の製造方法。
  8. 前記第２の回路基材の二つの主面のうち、前記半導体部品に対向する主面に凹部を形成し、該凹部に前記第２の回路基材の配線を露出させる工程と、
    前記凹部に、前記第１のバンプよりも直径が小さい第２のバンプを設け、前記配線と前記第２のバンプとを接続する工程とを更に有し、
    前記複数の第１の電極に前記複数の第１のバンプを当接させる工程において、前記半導体部品の前記表面に形成された第４の電極に前記第２のバンプを当接させ、
    前記第１の電極に前記第１のバンプを接合させる工程において、前記第４の電極に前記第２のバンプを接合させることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 第１の回路基材が備える複数の第１のバンプの各々に、第２の回路基材の複数の貫通孔の各々を嵌合させる工程と、
    前記回路基材の前記複数の貫通孔の各々に、半導体部品が備える複数の第２のバンプの各々を嵌合させる工程と、
    前記第１のバンプと前記第２のバンプの各々を加熱して溶融し、該第１のバンプと該第２のバンプの各々を介して前記第１の回路基材と前記半導体部品とを電気的かつ機械的に接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
  10. 前記貫通孔の直径は、前記第１のバンプと前記第２のバンプの各々の直径よりも小さいことを特徴とする請求項９に記載の半導体装置の製造方法。
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