JP5831570B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5831570B2 JP5831570B2 JP2014031543A JP2014031543A JP5831570B2 JP 5831570 B2 JP5831570 B2 JP 5831570B2 JP 2014031543 A JP2014031543 A JP 2014031543A JP 2014031543 A JP2014031543 A JP 2014031543A JP 5831570 B2 JP5831570 B2 JP 5831570B2
- Authority
- JP
- Japan
- Prior art keywords
- bump
- circuit substrate
- hole
- semiconductor device
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Description
図2〜図7は、本実施形態に係る半導体装置の製造途中の断面図である。
次に、第2実施形態について説明する。
上記した第2実施形態では、図12に示したように、第2の回路基材30の二つの主面のうち、第1の回路基材20に対向する面側に第2のはんだバンプ61を設けることで、第1の回路基材20の第3の電極23同士の間隔Pを詰めるようにした。
第1実施形態では、図5に示したように、第1の回路基材20に半導体パッケージ50を実装するに際し、半導体パッケージ50にのみ第1のはんだバンプ51を設け、第1の回路基材20にははんだバンプを設けなかった。
図19は、本実施形態に係る半導体装置の断面図である。なお、図19において第1実施形態でしたのと同じ要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
前記第1の回路基材の上方に設けられ、前記複数の第1の電極の各々の上方に第1の貫通孔と第2の貫通孔とが形成された第2の回路基材と、
前記第2の回路基材の上方に設けられ、表面に複数の第2の電極が形成された半導体部品と、
前記第1の貫通孔内と前記第2の貫通孔内に設けられ、前記第1の電極と前記第2の電極とを接続する複数の第1のバンプと、
を有することを特徴とする半導体装置。
前記第1の貫通孔の内面が絶縁材料によって前記配線から隔離されたことを特徴とする付記1に記載の半導体装置。
前記第2の貫通孔の内面に前記配線が露出し、該配線が前記第1のバンプに接続されたことを特徴とする付記1に記載の半導体装置。
前記第2の回路基材に形成された配線とを更に有し、
前記第2の回路基材の二つの主面のうち、前記第1の回路基材に対向する主面に凹部が形成されたと共に、
前記第1のバンプよりも直径が小さい第2のバンプが前記凹部に設けられ、前記第1の回路基材の前記第3の電極と前記第2の回路基材の前記配線とが、前記第2のバンプにより接続されたことを特徴とする付記1〜5のいずれかに記載の半導体装置。
前記回路基板に形成された配線とを更に有し、
前記第2の回路基材の二つの主面のうち、前記半導体部品に対向する主面に凹部が形成されたと共に、
前記第1のバンプよりも直径が小さい第2のバンプが前記凹部に設けられ、前記半導体部品の前記第4の電極と前記第2の回路基材の前記配線とが、前記第2のバンプにより接続されたことを特徴とする付記1〜5のいずれかに記載の半導体装置。
半導体部品の複数の第2の電極の各々の上に形成された複数の第1のバンプを前記第1の貫通孔と前記第2の貫通孔に通し、前記第1の回路基材の複数の前記第1の電極に前記複数の第1のバンプを当接させる工程と、
前記第1のバンプを加熱して溶融させ、前記第1の電極に前記第1のバンプを接合させる工程と、
を有することを特徴とする半導体装置の製造方法。
前記凹部に、前記第1のバンプよりも直径が小さい第2のバンプを設け、前記配線と前記第2のバンプとを接続する工程とを更に有し、
前記複数の第1の電極に前記複数の第1のバンプを当接させる工程において、前記第1の回路基材の前記表面に形成された第3の電極に前記第2のバンプを当接させ、
前記第1の電極に前記第1のバンプを接合させる工程において、前記第3の電極に前記第2のバンプを接合させることを特徴とする付記11に記載の半導体装置の製造方法。
前記凹部に、前記第1のバンプよりも直径が小さい第2のバンプを設け、前記配線と前記第2のバンプとを接続する工程とを更に有し、
前記複数の第1の電極に前記複数の第1のバンプを当接させる工程において、前記半導体部品の前記表面に形成された第4の電極に前記第2のバンプを当接させ、
前記第1の電極に前記第1のバンプを接合させる工程において、前記第4の電極に前記第2のバンプを接合させることを特徴とする付記11に記載の半導体装置の製造方法。
前記回路基材の前記複数の貫通孔の各々に、半導体部品が備える複数の第2のバンプの各々を嵌合させる工程と、
前記第1のバンプと前記第2のバンプの各々を加熱して溶融し、該第1のバンプと該第2のバンプの各々を介して前記第1の回路基材と前記半導体部品とを電気的かつ機械的に接続する工程と、
を有することを特徴とする半導体装置の製造方法。
Claims (7)
- 表面に複数の第1の電極が形成された第1の回路基材の上方に、第1の貫通孔と第2の貫通孔とが形成され、かつ配線を備え、前記配線が前記第1の貫通孔の内面から絶縁材料によって隔離された第2の回路基材を配する工程と、
半導体部品の複数の第2の電極の各々の上に形成された複数の第1のバンプを前記第1の貫通孔と前記第2の貫通孔に通し、前記第1の回路基材の複数の前記第1の電極に前記複数の第1のバンプを当接させる工程と、
前記第1のバンプを加熱して溶融させ、前記第1の電極に前記第1のバンプを接合させる工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2の貫通孔の内面に前記配線が露出し、
前記第1の電極に前記第1のバンプを接合させる工程において、前記配線を前記第1のバンプに接続したことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第2の回路基材の二つの主面のうち、前記半導体部品に対向する主面に凹部を形成し、該凹部に前記第2の回路基材の配線を露出させる工程と、
前記凹部に、前記第1のバンプよりも直径が小さい第2のバンプを設け、前記配線と前記第2のバンプとを接続する工程とを更に有し、
前記複数の第1の電極に前記複数の第1のバンプを接合させる工程において、前記半導体部品の前記表面に形成された第4の電極に前記第2のバンプを当接させ、
前記第1の電極に前記第1のバンプを接合させる工程において、前記第4の電極に前記第2のバンプを接合させることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。 - 前記第2の回路基材の二つの主面のうち、前記第1の回路基材に対向する主面に凹部を形成し、該凹部に前記第2の回路基材の配線を露出させる工程と、
前記凹部に、前記第1のバンプよりも直径が小さい第3のバンプを設け、前記配線と前記第3のバンプとを接続する工程とを更に有し、
前記複数の第1の電極に前記複数の第1のバンプを接合させる工程において、前記第1の回路基材の前記表面に形成された第5の電極に前記第3のバンプを当接させ、
前記第1の電極に前記第1のバンプを接合させる工程において、前記第5の電極に前記第3のバンプを接合させることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。 - 第1の回路基材が備える複数の第1のバンプの各々に、第1の貫通孔と第2の貫通孔とが形成され、かつ配線を備え、前記配線が前記第1の貫通孔の内面から絶縁材料によって隔離された第2の回路基材の前記第1の貫通孔と前記第2の貫通孔の各々を嵌合させる工程と、
前記第2の回路基材の前記第1の貫通孔と前記第2の貫通孔の各々に、半導体部品が備える複数の第2のバンプの各々を嵌合させる工程と、
前記第1のバンプと前記第2のバンプの各々を加熱して溶融し、該第1ンバンプと該第2のバンプの各々を介して前記第1の回路基材と前記半導体部品とを電気的かつ機械的に接続する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記貫通孔の直径は、前記第1のバンプと前記第2のバンプの各々の直径よりも小さいことを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記第2の貫通孔の内面に前記配線が露出し、
前記第1の回路基材と前記半導体部品とを電気的かつ機械的に接続する工程において、前記配線を前記第1のバンプと前記第2のバンプに接続したことを特徴とする請求項5又は請求項6に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014031543A JP5831570B2 (ja) | 2009-10-14 | 2014-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009237377 | 2009-10-14 | ||
JP2009237377 | 2009-10-14 | ||
JP2014031543A JP5831570B2 (ja) | 2009-10-14 | 2014-02-21 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010190604A Division JP5644264B2 (ja) | 2009-10-14 | 2010-08-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014099656A JP2014099656A (ja) | 2014-05-29 |
JP5831570B2 true JP5831570B2 (ja) | 2015-12-09 |
Family
ID=50941359
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014031543A Expired - Fee Related JP5831570B2 (ja) | 2009-10-14 | 2014-02-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5831570B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2837521B2 (ja) * | 1990-07-25 | 1998-12-16 | 株式会社日立製作所 | 半導体集積回路装置およびその配線変更方法 |
JPH05160199A (ja) * | 1991-12-02 | 1993-06-25 | Nitto Denko Corp | 半導体素子実装用絶縁フィルムおよびこれを用いてなる半導体素子の実装構造 |
US6507118B1 (en) * | 2000-07-14 | 2003-01-14 | 3M Innovative Properties Company | Multi-metal layer circuit |
JP2005347513A (ja) * | 2004-06-03 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2006351935A (ja) * | 2005-06-17 | 2006-12-28 | Shinko Electric Ind Co Ltd | 半導体チップ実装基板及びそれを用いた半導体装置 |
-
2014
- 2014-02-21 JP JP2014031543A patent/JP5831570B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014099656A (ja) | 2014-05-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6325605B2 (ja) | 電子部品内蔵基板 | |
TWI506738B (zh) | 封裝結構及其製法 | |
US7652374B2 (en) | Substrate and process for semiconductor flip chip package | |
JP5018483B2 (ja) | 電子デバイスパッケージ、モジュール、および電子機器 | |
JP5644264B2 (ja) | 半導体装置 | |
JP5389770B2 (ja) | 電子素子内蔵印刷回路基板及びその製造方法 | |
EP1207727B1 (en) | Compliant laminate connector | |
TWI460799B (zh) | 佈線基材及其製造方法以及半導體元件 | |
KR101376264B1 (ko) | 적층형 패키지 및 그 제조 방법 | |
JP2018113414A (ja) | 半導体装置とその製造方法 | |
JP2006073622A (ja) | 半導体装置用パッケージ基板およびその製造方法と半導体装置 | |
JP2014192476A (ja) | プリント基板の半田実装方法及び半田実装構造 | |
JP5054440B2 (ja) | 電子部品内蔵基板の製造方法及び電子部品内蔵基板 | |
KR101139084B1 (ko) | 다층 프린트 기판 및 그 제조 방법 | |
KR20080031107A (ko) | 반도체 장치 | |
JP2018022824A (ja) | 電子部品内蔵基板及びその製造方法と電子部品装置 | |
JP2005216696A (ja) | 中継基板、中継基板付き基板 | |
JP2009135391A (ja) | 電子装置およびその製造方法 | |
JP6639934B2 (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
JP5831570B2 (ja) | 半導体装置の製造方法 | |
JP2012074505A (ja) | 半導体搭載装置用基板、半導体搭載装置 | |
JP2005243761A (ja) | 中継基板、中継基板付き樹脂製基板 | |
JP6464762B2 (ja) | 半導体パッケージ基板、および半導体パッケージと、半導体パッケージ基板の製造方法、および半導体パッケージの製造方法 | |
JP4703356B2 (ja) | 積層型半導体装置 | |
US20160254241A1 (en) | Printed circuit board and soldering method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150120 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150227 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150929 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151012 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5831570 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |