JPS6384070A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPS6384070A JPS6384070A JP61228921A JP22892186A JPS6384070A JP S6384070 A JPS6384070 A JP S6384070A JP 61228921 A JP61228921 A JP 61228921A JP 22892186 A JP22892186 A JP 22892186A JP S6384070 A JPS6384070 A JP S6384070A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 230000005669 field effect Effects 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000011229 interlayer Substances 0.000 claims description 4
- 238000011084 recovery Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
- H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦形電界効果型半導体装置に関し、特に、内蔵
された逆方向並列接続のダイオードの特性に関するもの
である。
された逆方向並列接続のダイオードの特性に関するもの
である。
第３図は従来の電界効果型半導体装置としてのパワーＭ
ＯＳ電界効果トランジスタ（以下「パワーＭＯ３ＦＥＴ
Ｊという）を示す断面図である。
ＯＳ電界効果トランジスタ（以下「パワーＭＯ３ＦＥＴ
Ｊという）を示す断面図である。
この例においては、ｎチャネル形パワーＭＯ３ＦＥＴに
ついて説明する。第３図において、１ａはｎ０ドレイン
領域、１ｂはｎ９ドレイン領域１ａの表面に形成された
ｎ−ドレイン領域、２はｎ−ドレイン領域１ｂの表面に
形成された複数のｐ形半導体領域、３は各ｐ形半導体領
域２内に中央部をあけて形成されたｎ゛ソース領域４は
ｎ−ドレイン領域１ｂとｎ゛ソース領域３との間のチャ
ネル形成領域、５はチャネル形成領域４をおおうゲート
絶縁膜、６はゲート絶縁膜５上に形成されたゲート電極
、７は各ｎ゛ソース領域の表面の一部およびｎ゛ソース
領域３の中央部のｐ形半導体領域２とを短絡して接続し
たソース電極、８はソース電極７とゲート電極６とを絶
縁する層間絶縁膜、９はｎ゛ドレイン領域１ａの裏面に
形成されたドレイン電極、２ａは各ｐ形半導体領域２内
のｐ゛半導体領域凸部である。
ついて説明する。第３図において、１ａはｎ０ドレイン
領域、１ｂはｎ９ドレイン領域１ａの表面に形成された
ｎ−ドレイン領域、２はｎ−ドレイン領域１ｂの表面に
形成された複数のｐ形半導体領域、３は各ｐ形半導体領
域２内に中央部をあけて形成されたｎ゛ソース領域４は
ｎ−ドレイン領域１ｂとｎ゛ソース領域３との間のチャ
ネル形成領域、５はチャネル形成領域４をおおうゲート
絶縁膜、６はゲート絶縁膜５上に形成されたゲート電極
、７は各ｎ゛ソース領域の表面の一部およびｎ゛ソース
領域３の中央部のｐ形半導体領域２とを短絡して接続し
たソース電極、８はソース電極７とゲート電極６とを絶
縁する層間絶縁膜、９はｎ゛ドレイン領域１ａの裏面に
形成されたドレイン電極、２ａは各ｐ形半導体領域２内
のｐ゛半導体領域凸部である。
パワーＭＯＳ Ｆ ＥＴは上記構成の基本ユニットが多
数並列接続されている。
数並列接続されている。
第４図にパワーＭＯ３ＦＥＴのチップパターンの概略図
を示す。第４図において、１０は第３図のパワーＭＯＳ
Ｆ ＥＴ基本ユニットが多数並列接続されたパワーＭ
ＯＳ Ｆ ＥＴ基本ユニットセル領域、１１はパワーＭ
Ｏ３ＦＥＴ基本ユニットセル領域１０を囲むように形成
されソース電極７と接続されているｐ形半導体領域（斜
線部）、１２はソースポンディングパッド領域、１３は
ゲートボンディングバソド領域、１４はｐ形半導体領域
１１とソース電極７との接触領域、１５はゲートボンデ
ィングパッド１３からチップ中央部に伸びたｐ形半導体
領域１１としてのゲート配線電極部である。ゲート配線
電極部１５はゲート電極の配線抵抗をより小さくするた
めに設けられたものである。
を示す。第４図において、１０は第３図のパワーＭＯＳ
Ｆ ＥＴ基本ユニットが多数並列接続されたパワーＭ
ＯＳ Ｆ ＥＴ基本ユニットセル領域、１１はパワーＭ
Ｏ３ＦＥＴ基本ユニットセル領域１０を囲むように形成
されソース電極７と接続されているｐ形半導体領域（斜
線部）、１２はソースポンディングパッド領域、１３は
ゲートボンディングバソド領域、１４はｐ形半導体領域
１１とソース電極７との接触領域、１５はゲートボンデ
ィングパッド１３からチップ中央部に伸びたｐ形半導体
領域１１としてのゲート配線電極部である。ゲート配線
電極部１５はゲート電極の配線抵抗をより小さくするた
めに設けられたものである。
ゲート配線電極部１５の断面（Ｖ−Ｖ線断面）を第５図
に示す。このゲート配線電極部１５はチップ中央部のみ
だけでなく、パワーＭ ＯＳ Ｆ Ｅ Ｔ基本ユニット
セル領域１０を囲むように外周部にも形成され、多数並
列接続されたパワーＭＯ３ＦＥＴ基本ユニットを均一動
作させるように配置されている。第６図に外周のゲート
配線電極部１５の断面（ＶＩ−ＶＩ線断面）を示す。第
５図、第６図において、６ａはゲート配線電極である。
に示す。このゲート配線電極部１５はチップ中央部のみ
だけでなく、パワーＭ ＯＳ Ｆ Ｅ Ｔ基本ユニット
セル領域１０を囲むように外周部にも形成され、多数並
列接続されたパワーＭＯ３ＦＥＴ基本ユニットを均一動
作させるように配置されている。第６図に外周のゲート
配線電極部１５の断面（ＶＩ−ＶＩ線断面）を示す。第
５図、第６図において、６ａはゲート配線電極である。
次に動作について第４図〜第６図を用いて説明する。ド
レイン電極９とソース電極７間にドレイン電圧を印加し
た状態でゲート電極６とソース電極７間にゲート電圧を
印加すると、チャネル形成領域４にチャネルが形成され
、ドレイン電極９とソース電極７間にドレイン電流が流
れる。このとき、ゲート電極６とソース電極７間に印加
するゲート電圧を制御することによって、ドレイン電極
９とソース電極７間を流れるドレイン電流を制御するこ
とができる。ソース電極７によるｐ形半導体領域２とｎ
゛ソース領域３との短絡は、チャネル形成領域４の電位
を固定させるために不可欠である。
レイン電極９とソース電極７間にドレイン電圧を印加し
た状態でゲート電極６とソース電極７間にゲート電圧を
印加すると、チャネル形成領域４にチャネルが形成され
、ドレイン電極９とソース電極７間にドレイン電流が流
れる。このとき、ゲート電極６とソース電極７間に印加
するゲート電圧を制御することによって、ドレイン電極
９とソース電極７間を流れるドレイン電流を制御するこ
とができる。ソース電極７によるｐ形半導体領域２とｎ
゛ソース領域３との短絡は、チャネル形成領域４の電位
を固定させるために不可欠である。
このような動作を行なうパワーＭＯ３ＦＥＴ基本ユニッ
トにおけるドレイン・ソース間の耐圧は、ゲート電極６
とソース電極７とを短絡してｎ−ドレイン領域１ｂとｐ
形半導体領域２とで形成されるダイオードの耐圧に等し
く、このダイオードはパワーＭＯＳ Ｆ ＥＴに対して
逆並列接続されて内蔵される。このダイオードの領域に
ライフタイムキラーとして重金属を拡散したり、電子線
等を照射したりすることにより、逆回復時間の短いダイ
オードを形成し、フリーホイールダイオードとして用い
ることができる。
トにおけるドレイン・ソース間の耐圧は、ゲート電極６
とソース電極７とを短絡してｎ−ドレイン領域１ｂとｐ
形半導体領域２とで形成されるダイオードの耐圧に等し
く、このダイオードはパワーＭＯＳ Ｆ ＥＴに対して
逆並列接続されて内蔵される。このダイオードの領域に
ライフタイムキラーとして重金属を拡散したり、電子線
等を照射したりすることにより、逆回復時間の短いダイ
オードを形成し、フリーホイールダイオードとして用い
ることができる。
従来の電界効果型半導体装置に内蔵される逆方向並列接
続ダイオードをフリーホイールダイオードとして用いる
場合、短い逆回復時間を得るためにライフタイムキラー
を入れているので、相反関係にある順方向電圧降下が大
きくなるという問題があった。
続ダイオードをフリーホイールダイオードとして用いる
場合、短い逆回復時間を得るためにライフタイムキラー
を入れているので、相反関係にある順方向電圧降下が大
きくなるという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、内蔵ダイオードの順方向電圧降
下を小さくすることのできる電界効果型半導体装置を得
ることにある。
の目的とするところは、内蔵ダイオードの順方向電圧降
下を小さくすることのできる電界効果型半導体装置を得
ることにある。
このような目的を達成するために本発明は、第１導電形
のドレイン基板と、このドレイン基板の表面に形成され
た第２導電形の半導体領域と、この第２導電形の半導体
領域内のその表面に中央部をあけて形成された第１導電
形のソース領域と、ドレイン基板とソース領域との間の
第２１電形のチャネル形成領域と、このチャネル形成領
域の表面に形成されたゲート絶縁膜と、このゲート絶縁
膜上に形成されたゲート電極と、ソース領域と半導体領
域を短絡するように形成されたソース電極と、このソー
ス電極とゲート電極との間を絶縁する層間絶縁膜と、ド
レイン基板の裏面に形成されたドレイン電極とを有し縦
方向の経路で主電流が流れる電界効果型半導体装置にお
いて、ゲートボンディングパッドおよびチップ中央部へ
伸びたゲート配線電極部の部分に位置する第２導電形の
半導体領域とソース電極とを部分的に孔状の接触領域で
短絡するようにしたものである。
のドレイン基板と、このドレイン基板の表面に形成され
た第２導電形の半導体領域と、この第２導電形の半導体
領域内のその表面に中央部をあけて形成された第１導電
形のソース領域と、ドレイン基板とソース領域との間の
第２１電形のチャネル形成領域と、このチャネル形成領
域の表面に形成されたゲート絶縁膜と、このゲート絶縁
膜上に形成されたゲート電極と、ソース領域と半導体領
域を短絡するように形成されたソース電極と、このソー
ス電極とゲート電極との間を絶縁する層間絶縁膜と、ド
レイン基板の裏面に形成されたドレイン電極とを有し縦
方向の経路で主電流が流れる電界効果型半導体装置にお
いて、ゲートボンディングパッドおよびチップ中央部へ
伸びたゲート配線電極部の部分に位置する第２導電形の
半導体領域とソース電極とを部分的に孔状の接触領域で
短絡するようにしたものである。
本発明においては、ダイオードの順方向電流密度が減少
し、順方向電圧降下が小さくなり、逆回復時間が短くな
る。
し、順方向電圧降下が小さくなり、逆回復時間が短くな
る。
本発明に係わる電界効果型半導体装置の一実施例を第１
図に示す。第１図はチップパターン図であり、第２図は
第１図のゲート配線電極部１５における■−■線断面図
である。第１図および第２図において第３図〜第６図と
同一部分又は相当部分には同一符号が付しである。本装
置は、第１図に示すように、ゲート配線抵抗が大きくな
らないように部分的にｐ形半導体領域１１とソース電極
７との接触領域１４を設けている。
図に示す。第１図はチップパターン図であり、第２図は
第１図のゲート配線電極部１５における■−■線断面図
である。第１図および第２図において第３図〜第６図と
同一部分又は相当部分には同一符号が付しである。本装
置は、第１図に示すように、ゲート配線抵抗が大きくな
らないように部分的にｐ形半導体領域１１とソース電極
７との接触領域１４を設けている。
このように、本装置においては、ゲートボンディングパ
ッド１３下およびチップ中央部のゲート配線電極部１５
下のｐ形半導体領域１１にソース電極７との接触領域１
４を設けているので、パワーＭＯＳ Ｆ ＥＴに内蔵さ
れた逆方向並列接続ダイオードの有効面積が増大し、順
方向電流密度を小さくすることができる。
ッド１３下およびチップ中央部のゲート配線電極部１５
下のｐ形半導体領域１１にソース電極７との接触領域１
４を設けているので、パワーＭＯＳ Ｆ ＥＴに内蔵さ
れた逆方向並列接続ダイオードの有効面積が増大し、順
方向電流密度を小さくすることができる。
上記実施例では、ｎチャネル形パワーＭＯ３ＦＥＴにつ
いて説明したが、ｐチャネル形パワーＭＯ３ＦＥＴであ
ってもよ（、上記実施例と同様の効果を奏する。
いて説明したが、ｐチャネル形パワーＭＯ３ＦＥＴであ
ってもよ（、上記実施例と同様の効果を奏する。
以上説明したように本発明は、ゲートボンディングパッ
ドおよびチップ中央部へ伸びたゲート配線電極部の第２
導電形の半導体領域とソース電極とを部分的に孔状の接
触領域で短絡したことにより、内蔵された逆方向並列接
続ダイオードの有効面積を増大できるので、このダイオ
ードの順方向電圧降下を小さくし、逆回復時間を短くす
るという効果がある。
ドおよびチップ中央部へ伸びたゲート配線電極部の第２
導電形の半導体領域とソース電極とを部分的に孔状の接
触領域で短絡したことにより、内蔵された逆方向並列接
続ダイオードの有効面積を増大できるので、このダイオ
ードの順方向電圧降下を小さくし、逆回復時間を短くす
るという効果がある。
第１図は本発明に係わる電界効果型半導体装置の一実施
例を示すパターン図、第２図は第１図のｎ −ｎ線断面
図、第３図は従来の電界効果型半導体装置のパワーＭＯ
Ｓ Ｆ ＥＴ基本ユニットの断面図、第４図は従来の電
界効果型半導体装置を示すパターン図、第５図は第４図
のＶ−Ｖ線断面図、第６図は第４図のＶｌ −ＶＩ線断
面図である。 １ａ・・・ｎ＋ドレイン領域、ｌｂ−・ｎ−ドレイン領
域、２・・・ｐ形半導体領域、２ａ・・・ｐ゛形半導体
領域凸部、３・・・ｎ゛ソース領域４・・・チャネル形
成領域、５・・・ゲート絶縁膜、６・・・ゲート電極、
７・・・ソース電極、８・・・層間絶縁膜、９・・・ド
レイン電極、１０・・・パワーＭＯＳ Ｆ ＥＴ基本ユ
ニットセル領域、１１・・・ｐ形半導体領域、１２・・
・ソースポンディングパッド、１３・・・ゲートボンデ
ィングパッド、１４・・・接触領域、１５・・・ゲート
配線電極部。
例を示すパターン図、第２図は第１図のｎ −ｎ線断面
図、第３図は従来の電界効果型半導体装置のパワーＭＯ
Ｓ Ｆ ＥＴ基本ユニットの断面図、第４図は従来の電
界効果型半導体装置を示すパターン図、第５図は第４図
のＶ−Ｖ線断面図、第６図は第４図のＶｌ −ＶＩ線断
面図である。 １ａ・・・ｎ＋ドレイン領域、ｌｂ−・ｎ−ドレイン領
域、２・・・ｐ形半導体領域、２ａ・・・ｐ゛形半導体
領域凸部、３・・・ｎ゛ソース領域４・・・チャネル形
成領域、５・・・ゲート絶縁膜、６・・・ゲート電極、
７・・・ソース電極、８・・・層間絶縁膜、９・・・ド
レイン電極、１０・・・パワーＭＯＳ Ｆ ＥＴ基本ユ
ニットセル領域、１１・・・ｐ形半導体領域、１２・・
・ソースポンディングパッド、１３・・・ゲートボンデ
ィングパッド、１４・・・接触領域、１５・・・ゲート
配線電極部。
Claims (1)
- 第１導電形のドレイン基板と、このドレイン基板の表面
に形成された第２導電形の半導体領域と、この第２導電
形の半導体領域内のその表面に中央部をあけて形成され
た第１導電形のソース領域と、前記ドレイン基板と前記
ソース領域との間の第２導電形のチャネル形成領域と、
このチャネル形成領域の表面に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成されたゲート電極と、前
記ソース領域と半導体領域を短絡するように形成された
ソース電極と、このソース電極とゲート電極との間を絶
縁する層間絶縁膜と、前記ドレイン基板の裏面に形成さ
れたドレイン電極とを有し縦方向の経路で主電流が流れ
る電界効果型半導体装置において、ゲートボンディング
パッドおよびチップ中央部へ伸びたゲート配線電極部の
部分に位置する前記第２導電形の半導体領域と前記ソー
ス電極とを部分的に孔状の接触領域で短絡したことを特
徴とする電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228921A JPS6384070A (ja) | 1986-09-26 | 1986-09-26 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228921A JPS6384070A (ja) | 1986-09-26 | 1986-09-26 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6384070A true JPS6384070A (ja) | 1988-04-14 |
Family
ID=16883941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61228921A Pending JPS6384070A (ja) | 1986-09-26 | 1986-09-26 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6384070A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239179A (ja) * | 1991-01-11 | 1992-08-27 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタ |
| EP0567341A1 (en) * | 1992-04-23 | 1993-10-27 | Siliconix Incorporated | Power device with isolated gate pad region |
| US5420450A (en) * | 1992-09-10 | 1995-05-30 | Kabushiki Kaisha Toshiba | Semiconductor device having stable breakdown voltage in wiring area |
| JP2011061064A (ja) * | 2009-09-11 | 2011-03-24 | Mitsubishi Electric Corp | 電力用半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102068A (ja) * | 1984-10-23 | 1986-05-20 | ア−ルシ−エ− コ−ポレ−ション | 縦型２重拡散ｍｏｓ装置 |
-
1986
- 1986-09-26 JP JP61228921A patent/JPS6384070A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102068A (ja) * | 1984-10-23 | 1986-05-20 | ア−ルシ−エ− コ−ポレ−ション | 縦型２重拡散ｍｏｓ装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239179A (ja) * | 1991-01-11 | 1992-08-27 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタ |
| EP0567341A1 (en) * | 1992-04-23 | 1993-10-27 | Siliconix Incorporated | Power device with isolated gate pad region |
| US5430314A (en) * | 1992-04-23 | 1995-07-04 | Siliconix Incorporated | Power device with buffered gate shield region |
| US5445978A (en) * | 1992-04-23 | 1995-08-29 | Siliconix Incorporated | Method of making power device with buffered gate shield region |
| US5420450A (en) * | 1992-09-10 | 1995-05-30 | Kabushiki Kaisha Toshiba | Semiconductor device having stable breakdown voltage in wiring area |
| JP2011061064A (ja) * | 2009-09-11 | 2011-03-24 | Mitsubishi Electric Corp | 電力用半導体装置 |
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