JP5659893B2 - 半導体記憶装置 - Google Patents
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Description
メモリビットセルがアレイ状に配置されたメモリアレイと、
アドレス情報によりワードラインを介してメモリビットセルを選択するワードライン制御回路とを備え、
前記ワードライン制御回路は、
ワードラインにドレイン及びゲートを接続された第1のトランジスタと、
前記第1のトランジスタのソースと接地との間に設けられた第2のトランジスタとを含み、
前記第2のトランジスタのゲートに、ワードラインの信号の振幅制御を行うか否かを示す外部選択信号が供給されるものであり、
更に、前記半導体記憶装置内のトランジスタに流れる電流を検出する電流検出回路を備え、
前記電流検出回路による検出結果に従って前記外部選択信号のオン/オフが設定されるものであり、
前記電流検出回路が、電源投入時の一定期間のみトランジスタに流れる電流を検出する動作を行い、前記一定期間後には検出結果を保持する。
図1は、本発明の第1の実施形態に係るSRAM2の回路配置を示すブロック図である。図1に示すSRAM2は、同期式の1ポートSRAMである。図1に示すSRAM2は、概略、メモリアレイ4、ワードライン振幅制御選択機能付きワードラインドライバ(ワードライン制御回路)6、行デコーダ8、行デコーダ9、PORT−A−アドレスバッファ10、タイミング回路(ダミーメモリアレイ)12、ダミー読み出し回路(センスアンプ)14、読み出し/書き込み回路16、入出力回路18、及び、制御回路20により構成される。
図3は、本発明の第2の実施形態に係るSRAM2内に配置される、ワードライン振幅制御選択機能付きワードラインドライバ(ワードライン制御回路)の別の回路構成を示した図である。なお、第2の実施形態に係るSRAMの回路配置は、図1に示す第1の実施形態に係るSRAMの回路配置と同様のものである。
本発明の第3の実施形態に係るSRAMの回路配置は、図1に示す第1の実施形態に係るSRAMの回路配置と略同様のものであるが、第3の実施形態に係るSRAMの回路配置では、SRAMの内部又は外部に、図4に示すヒューズ(FUSE)回路36が設置される。
本発明の第4の実施形態に係るSRAMの回路配置は、図1に示す第1の実施形態に係るSRAMの回路配置と略同様のものであるが、第4の実施形態に係るSRAMの回路配置では、SRAMの内部又は外部に、図5に示す不揮発性メモリ回路40が設置される。
本発明の第5の実施形態に係るSRAMの回路配置は、図1に示す第1の実施形態に係るSRAMの回路配置と略同様のものであるが、第5の実施形態に係るSRAMの回路配置では、SRAMの内部又は外部に、図6に示す電流検出回路44が設置される。
本発明の第6の実施形態に係るSRAMは、上述の第5の実施形態に係るSRAMと略同様のものであり略同様の動作をするが、第6の実施形態に係るSRAMでは、図6に示す電流検出回路44の代わりに、図7に示す回路が設置される。図7に示す回路は、電流検出回路部48、タイマー回路部50、及び、保持回路部52を含む。
本発明の第7の実施形態に係るSRAMの回路配置は、図1に示す第1の実施形態に係るSRAMの回路配置と略同様のものであるが、第7の実施形態に係るSRAMの回路配置では、SRAMの内部又は外部に、図8に示す電圧検出回路54が設置される。
以上、本発明に係る複数の実施形態を説明したが、本発明は以上の実施形態に限定されるものではない。例えば、第3の実施形態等では、4つに分割された、ワードライン信号振幅制御を行うか否かを示す信号(IOUT0〜IOUT3)を出力することを示しているが、分割数は4以外でもよい。更に、上述の実施形態では、1ポートSRAMを例として取り上げているが、本発明は、マルチポートSRAMにも適用できることは明白である。
Claims (5)
- メモリビットセルがアレイ状に配置されたメモリアレイと、
アドレス情報によりワードラインを介してメモリビットセルを選択するワードライン制御回路とを備え、
前記ワードライン制御回路は、
ワードラインにドレイン及びゲートを接続された第1のトランジスタと、
前記第1のトランジスタのソースと接地との間に設けられた第2のトランジスタとを含み、
前記第2のトランジスタのゲートに、ワードラインの信号の振幅制御を行うか否かを示す外部選択信号が供給されるものであり、
更に、前記半導体記憶装置内のトランジスタに流れる電流を検出する電流検出回路を備え、
前記電流検出回路による検出結果に従って前記外部選択信号のオン/オフが設定されるものであり、
前記電流検出回路が、電源投入時の一定期間のみトランジスタに流れる電流を検出する動作を行い、前記一定期間後には検出結果を保持することを特徴とする
半導体記憶装置。 - 一つの前記第1のトランジスタに対して前記第2のトランジスタが複数設けられ、
複数の前記第2のトランジスタの夫々のゲートに、異なる外部選択信号が供給されることを特徴とする請求項1に記載の半導体記憶装置。 - 更に、ヒューズを含み、前記外部選択信号を供給するヒューズ回路を備え、
前記ヒューズ回路に含まれるヒューズの切断の有無により前記外部選択信号のオン/オフが変更されることを特徴とする請求項1に記載の半導体記憶装置。 - 更に、前記外部選択信号を供給する不揮発性メモリ回路を含み、
前記不揮発性メモリ回路に記憶されたデータに従って前記外部選択信号のオン/オフが設定されることを特徴とする請求項1に記載の半導体記憶装置。 - 更に、前記半導体記憶装置内のトランジスタに掛かる電圧を検出する電圧検出回路を含み、
前記電圧検出回路による検出結果に従って前記外部選択信号のオン/オフが設定されることを特徴とする請求項1に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011058280A JP5659893B2 (ja) | 2011-03-16 | 2011-03-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011058280A JP5659893B2 (ja) | 2011-03-16 | 2011-03-16 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012195033A JP2012195033A (ja) | 2012-10-11 |
JP5659893B2 true JP5659893B2 (ja) | 2015-01-28 |
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ID=47086785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011058280A Expired - Fee Related JP5659893B2 (ja) | 2011-03-16 | 2011-03-16 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5659893B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10431272B2 (en) | 2017-09-12 | 2019-10-01 | Samsung Electronics Co., Ltd. | Voltage control circuit including assist circuit and memory device including the same |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014086112A (ja) * | 2012-10-24 | 2014-05-12 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
US10541013B1 (en) * | 2018-11-13 | 2020-01-21 | Advanced Micro Devices, Inc. | Headerless word line driver with shared wordline underdrive control |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5100035B2 (ja) * | 2005-08-02 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP5064089B2 (ja) * | 2007-04-12 | 2012-10-31 | パナソニック株式会社 | 半導体集積回路 |
JP5245543B2 (ja) * | 2008-05-28 | 2013-07-24 | 富士通株式会社 | 半導体記憶装置 |
JP5259270B2 (ja) * | 2008-06-27 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2011054255A (ja) * | 2009-09-04 | 2011-03-17 | Panasonic Corp | 半導体集積回路 |
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2011
- 2011-03-16 JP JP2011058280A patent/JP5659893B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10431272B2 (en) | 2017-09-12 | 2019-10-01 | Samsung Electronics Co., Ltd. | Voltage control circuit including assist circuit and memory device including the same |
US10672442B2 (en) | 2017-09-12 | 2020-06-02 | Samsung Electronics Co., Ltd. | Voltage control circuit including assist circuit and memory device including the same |
Also Published As
Publication number | Publication date |
---|---|
JP2012195033A (ja) | 2012-10-11 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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