JP2014086112A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】スタティック型のメモリセル10と、メモリセルに接続されたワード線WLと、ワード線を駆動するワードドライバ14と、ドレインがワード線に接続され、ソースが接地電位GNDに接続されたNチャネル型の第1のトランジスタ22と、第1のトランジスタに接続され、周囲温度の上昇又は電源電圧の上昇に基づいて第1のトランジスタをオフ状態からオン状態に変化させることにより、ワード線の電圧を低下させる制御回路25とを含む補償回路24とを有している。
【選択図】図1
Description
第1実施形態による半導体記憶装置について図1乃至図5を用いて説明する。図1は、本実施形態による半導体記憶装置を示す回路図である。
周囲温度や電源電圧VDDの上昇が生じた際に、制御回路25のインバータ32がメモリセル10のインバータ12a、12bより反転しやすくなるよう、制御回路25におけるβ比を、メモリセル10におけるβ比より小さく設定する。
ここで、wcdは制御回路25のNチャネルトランジスタ36のゲート幅であり、wctは制御回路25のNチャネルトランジスタ26のゲート幅である。また、wmdはメモリセル10のドライバトランジスタD1、D2のゲート幅であり、wmtはメモリセル10のトランスファトランジスタT1、T2のゲート幅である。
本実施形態による半導体記憶装置のシミュレーション結果を図2乃至図5を用いて説明する。
第2実施形態による半導体記憶装置を図6及び図7を用いて説明する。図6は、本実施形態による半導体記憶装置を示す回路図である。図1乃至図5に示す第1実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体記憶装置の評価結果について図7を用いて説明する。
第3実施形態による半導体記憶装置を図8及び図9を用いて説明する。図8は、本実施形態による半導体記憶装置を示す回路図である。図1乃至図7に示す第1又は第2実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体記憶装置の評価結果について図9を用いて説明する。
上記実施形態に限らず種々の変形が可能である。
12a、12b…インバータ
14…ワードドライバ
16…Nチャネルトランジスタ
18…Pチャネルトランジスタ
20…信号線
22…Nチャネルトランジスタ
24、24a、24b…補償回路
25、25a…制御回路
26、26a…Nチャネルトランジスタ
28…Pチャネルトランジスタ
30…ノード
32…インバータ
34…Pチャネルトランジスタ
36…Nチャネルトランジスタ
38…インバータ
40…Pチャネルトランジスタ
42…Nチャネルトランジスタ
44…Nチャネルトランジスタ
46…回路
48…回路
50…Nチャネルトランジスタ
52…Nチャネルトランジスタ
54…Nチャネルトランジスタ
WL…ワード線
BL、/BL…ビット線
Claims (5)
- スタティック型のメモリセルと、
前記メモリセルに接続されたワード線と、
前記ワード線を駆動するワードドライバと、
ドレインが前記ワード線に接続され、ソースが接地電位に接続されたNチャネル型の第1のトランジスタと、前記第1のトランジスタに接続され、周囲温度の上昇又は電源電圧の上昇に基づいて前記第1のトランジスタをオフ状態からオン状態に変化させることにより、前記ワード線の電圧を低下させる制御回路とを含む補償回路と
を有することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記制御回路は、ゲート及びドレインが前記電源電圧に接続されたN型の第2のトランジスタと;一方のソース/ドレインが前記第2のトランジスタのソースに接続され、他方のソース/ドレインが前記接地電位に接続された第3のトランジスタと;ゲートが前記第2のトランジスタの前記ソースに接続され、ソースが前記電源電圧に接続されたP型の第4のトランジスタと、ゲートが前記第2のトランジスタの前記ソースに接続され、ドレインが前記第4のトランジスタのドレインに接続され、ソースが前記接地電圧に接続されたN型の第5のトランジスタとを含む第1のインバータとを有する
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記メモリセルは、ゲートが前記ワード線に接続され、一方のソース/ドレインがビット線に接続されたNチャネル型の第6のトランジスタと;ゲートが前記第6のトランジスタの他方のソース/ドレインに接続され、ソースが前記電源電圧に接続されたPチャネル型の第7のトランジスタと、ゲートが前記第6のトランジスタの前記他方のソース/ドレインに接続され、ドレインが前記第7のトランジスタのドレインに接続され、ソースが前記接地電位に接続されたNチャネル型の第8のトランジスタとを含む第2のインバータとを有し、
前記第2のトランジスタの電流駆動力に対する前記第5のトランジスタの電流駆動力の比である第1の電流駆動力比は、前記第6のトランジスタの電流駆動力に対する前記第8のトランジスタの電流駆動力の比である第2の電流駆動力比より小さい
ことを特徴とする半導体記憶装置。 - スタティック型のメモリセルと、
前記メモリセルに接続されたワード線と、
前記ワード線を駆動するワードドライバと、
ゲート及びドレインが前記ワード線に接続されたNチャネル型の第1のトランジスタと、ゲート及びドレインが前記第1のトランジスタのソースに接続され、ソースが接地電位に接続されたNチャネル型の第2のトランジスタとを含む補償回路と
を有することを特徴とする半導体記憶装置。 - 請求項1乃至4のいずれか1項に記載の半導体記憶装置において、
ゲート及びドレインが前記ワード線に接続され、ソースが前記接地電位に接続され、前記ワード線の電位を低下させるNチャネル型の第9のトランジスタを更に有する
ことを特徴とする半導体記憶装置。
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