JP2014086112A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2014086112A
JP2014086112A JP2012234762A JP2012234762A JP2014086112A JP 2014086112 A JP2014086112 A JP 2014086112A JP 2012234762 A JP2012234762 A JP 2012234762A JP 2012234762 A JP2012234762 A JP 2012234762A JP 2014086112 A JP2014086112 A JP 2014086112A
Authority
JP
Japan
Prior art keywords
transistor
channel transistor
word line
potential
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012234762A
Other languages
English (en)
Inventor
Akira Tanabe
亮 田辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2012234762A priority Critical patent/JP2014086112A/ja
Priority to US14/043,355 priority patent/US20140112065A1/en
Publication of JP2014086112A publication Critical patent/JP2014086112A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】信頼性の高い良好な半導体記憶装置を提供する。
【解決手段】スタティック型のメモリセル１０と、メモリセルに接続されたワード線ＷＬと、ワード線を駆動するワードドライバ１４と、ドレインがワード線に接続され、ソースが接地電位ＧＮＤに接続されたＮチャネル型の第１のトランジスタ２２と、第１のトランジスタに接続され、周囲温度の上昇又は電源電圧の上昇に基づいて第１のトランジスタをオフ状態からオン状態に変化させることにより、ワード線の電圧を低下させる制御回路２５とを含む補償回路２４とを有している。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。
スタティック型のメモリセルを有する半導体記憶装置、即ち、ＳＲＡＭ（Static Random Access Memory）においては、微細化に伴って、動作マージンが小さくなってきている。
ＳＲＡＭにおいては、選択すべきメモリセルに接続されたワード線を活性化した際には、当該メモリセルと同一の行に配されたメモリセルのトランスファトランジスタのゲートも開いてしまう。このため、周囲温度が比較的高い場合や電源電圧が比較的高い場合には、選択対象でないメモリセルに記憶されている情報が破壊されてしまう虞がある。
かかる情報の破壊は、活性化された際におけるワード線の電位が比較的高い場合に生じやすい。このため、活性化された際におけるワード線の電位を低めに設定することが提案されている。
特開２００７−６６４９３号公報 特開２００８−６５９６８号公報 特開２０１１−５４２５５号公報
しかしながら、ワード線の電位を単に低めに設定した場合には、周囲温度や電源電圧が比較的低い際には、読み出し速度や書き込み速度の過度の低下を招いてしまう。
本発明の目的は、信頼性の高い良好な半導体記憶装置を提供することにある。
実施形態の一観点によれば、スタティック型のメモリセルと、前記メモリセルに接続されたワード線と、前記ワード線を駆動するワードドライバと、ドレインが前記ワード線に接続され、ソースが接地電位に接続されたＮチャネル型の第１のトランジスタと、前記第１のトランジスタに接続され、周囲温度の上昇又は電源電圧の上昇に基づいて前記第１のトランジスタをオフ状態からオン状態に変化させることにより、前記ワード線の電圧を低下させる制御回路とを含む補償回路とを有することを特徴とする半導体記憶装置が提供される。
実施形態の他の観点によれば、スタティック型のメモリセルと、前記メモリセルに接続されたワード線と、前記ワード線を駆動するワードドライバと、ゲート及びドレインが前記ワード線に接続されたＮチャネル型の第１のトランジスタと、ゲート及びドレインが前記第１のトランジスタのソースに接続され、ソースが接地電位に接続されたＮチャネル型の第２のトランジスタとを含む補償回路とを有することを特徴とする半導体記憶装置が提供される。
開示の半導体記憶装置によれば、周囲温度や電源電圧の上昇に基づいてワード線ＷＬの電位を低下させる補償回路が設けられている。このため、周囲温度や電源電圧が比較的高い際、即ち、メモリセルの安定性が低くなる際には、ワード線の電位を十分に低下させることができ、メモリセルに記憶された情報が破壊されてしまうのを確実に防止することができる。周囲温度や電源電圧が比較的高い際には、補償回路によりワード線の電位を十分に低下させても、読み出し速度や書き込み速度が過度に低下してしまうことはなく、特段の問題は生じない。一方、周囲温度や電源電圧が低い際、即ち、メモリセルの安定性が十分な際には、かかる補償回路は動作せず、ワード線の電位が過度に低下してしまうことはない。従って、信頼性の高い良好な半導体記憶装置を提供することができる。
図１は、第１実施形態による半導体記憶装置を示す回路図である。 図２は、比較例による半導体記憶装置を示す回路図である。 図３は、第１実施形態による半導体記憶装置におけるシミュレーション結果（その１）である。 図４は、比較例による半導体記憶装置におけるワード線の電位の低下量を示すシミュレーション結果である。 図５は、第１実施形態による半導体記憶装置におけるシミュレーション結果（その２）である。 図６は、第２実施形態による半導体記憶装置を示す回路図である。 図７は、第２実施形態による半導体記憶装置のシミュレーション結果である。 図８は、第３実施形態による半導体記憶装置を示す回路図である。 図９は、第３実施形態による半導体記憶装置のシミュレーション結果を示すグラフである。
［第１実施形態］
第１実施形態による半導体記憶装置について図１乃至図５を用いて説明する。図１は、本実施形態による半導体記憶装置を示す回路図である。
複数のスタティック型のメモリセル１０がマトリクス状に配列されている。複数のメモリセル１０は、行方向（図１における紙面左右方向）に配列されているのみならず、列方向（図１における紙面上下方向）にも配列されているが、図１においては、省略されている。
スタティック型のメモリセル１０は、直列に接続されたＰチャネルトランジスタＬ１、Ｌ２とＮチャネルトランジスタＤ１、Ｄ２とにより形成される２つのＣＭＯＳインバータ（インバータ）１２ａ、１２ｂを相補的に接続したフリップフロップ回路を有している。かかるＰチャネルトランジスタ（Ｐチャネル型トランジスタ、ＰＭＯＳトランジスタ）Ｌ１、Ｌ２は、ロードトランジスタと称される。かかるＮチャネルトランジスタ（Ｎチャネル型トランジスタ、ＮＭＯＳトランジスタ）Ｄ１、Ｄ２は、ドライバトランジスタと称される。
ロードトランジスタＬ１とドライバトランジスタＤ２により形成されたインバータ１２ａの入力端子は、インバータ１２ｂの出力端子に接続されている。ロードトランジスタＬ２とドライバトランジスタＤ２とにより形成されたインバータ１２ｂの入力端子は、インバータ１２ａの出力端子に接続されている。
インバータ１２ａは、インバータ１２ｂの出力端子の信号を入力し、入力した信号の論理反転信号を出力する。また、インバータ１２ｂは、インバータ１２ａの出力端子の信号を入力し、入力した信号の論理反転信号を出力する。
インバータ１２ａの出力端子及びインバータの入力端子は、Ｎチャネルトランジスタにより形成されたトランスファトランジスタＴ１のソース／ドレインの一方に接続されている。トランスファトランジスタＴ１のソース／ドレインの他方は、ビット線ＢＬに接続されている。
インバータ１２ｂの出力端子及びインバータ１２ａの入力端子は、Ｎチャネルトランジスタにより形成されたトランスファトランジスタＴ２のソース／ドレインの一方に接続されている。トランスファトランジスタＴ２のソース／ドレインの他方は、ビット線／ＢＬに接続されている。
各々のトランスファトランジスタＴ１、Ｔ２のゲートは、ワード線ＷＬに接続されている。
同一の行に配されている複数のメモリセル１０のトランスファトランジスタＴ１、Ｔ２のゲートは、同一のワード線ＷＬにより共通接続されている。
ワード線ＷＬは、実際には複数形成されているが、図１においては、複数のワード線ＷＬのうちの１本のワード線ＷＬを図示している。
同一の列に配されている複数のメモリセル１０のトランスファトランジスタＴ１，Ｔ２のソース／ドレインの他方は、同一のビット線ＢＬ、／ＢＬにより共通接続されている。
各々のワード線ＷＬは、行デコーダ（図示せず）に設けられた複数のワードドライバ（ドライバ回路）１４の出力端子にそれぞれ接続されている。
なお、図１においては、行デコーダに設けられた複数のワードドライバ１４のうちの１つのワードドライバ１４を図示している。
ワードドライバ１４は、直列に接続されたＰチャネルトランジスタ１６及びＮチャネルトランジスタ１８により形成されている。Ｐチャネルトランジスタ１６のソースは電源電圧ＶＤＤに接続されている。電源ＶＤＤの定格電圧は、例えば１．２Ｖ程度とする。Ｎチャネルトランジスタ１８のソースは、接地電位ＧＮＤに接続されている。Ｐチャネルトランジスタ１６のゲートとＮチャネルトランジスタ１８のゲートは、信号線２０に接続されている。信号線２０は、ワード線ＷＬを駆動する際にはＬレベルとなり、ワード線ＷＬを駆動しない際にはＨレベルとなるものである。Ｐチャネルトランジスタ１６のドレイン及びＮチャネルトランジスタ１８のドレイン、即ち、ワードドライバ１４の出力端子は、ワード線ＷＬに接続されている。Ｐチャネルトランジスタ１６のゲート幅は、例えば９．６μｍ程度とする。Ｎチャネルトランジスタ１８のゲート幅は、例えば４．８μｍ程度とする。
なお、Ｐチャネルトランジスタ１６やＮチャネルトランジスタ１８のゲート幅は、これに限定されるものではなく、様々な際においてワード線ＷＬの電位が所望の電位となるように、適宜設定される。
また、いずれのトランジスタも、ゲート長は互いに等しく設定されており、例えば７０ｎｍ程度となっている。
各々のビット線ＢＬ、／ＢＬは、列デコーダ（図示せず）にそれぞれ接続されている。
各々のワード線ＷＬには、Ｎチャネルトランジスタ２２が接続されている。ワード線ＷＬにはＮチャネルトランジスタ２２のドレインとゲートと接続されており、Ｎチャネルトランジスタ２２のソースは接地電位ＧＮＤに接続されている。Ｎチャネルトランジスタ２２は、ワード線ＷＬの電位を低下させるためのものである。Ｎチャネルトランジスタ２２のみによりワード線ＷＬの電位を低下させる場合もあるし、後述する補償回路２４とＮチャネルトランジスタ２２とが相俟ってワード線ＷＬの電位を低下させる場合もある。Ｎチャネルトランジスタ２２は、補償回路２４が動作に至るか否かにかかわらず、ワード線ＷＬの電位を適度に低下させる。即ち、Ｎチャネルトランジスタ２２は、ワード線ＷＬの電位の基本的な引き下げ分を設定する役割を果たす。Ｎチャネルトランジスタ２２は、例えば並列に複数配されている。図１においては、並列に複数配されたＮチャネルトランジスタ２２のうちの１つのＮチャネルトランジスタ２２が図示されている。並列に複数配されたいずれのＮチャネルトランジスタ２２も、ドレイン及びゲートがワード線ＷＬに接続されており、ソースが接地電位ＧＮＤに接続されている。
Ｎチャネルトランジスタ２２のゲート幅は、例えば０．４５μｍ程度とする。並列に配するＮチャネルトランジスタ２２の数は、例えば６個程度とする。
なお、Ｎチャネルトランジスタ２２のゲート幅は、０．４５μｍに限定されるものではなく、ワード線ＷＬの電位の低下量が所望の低下量となるように適宜設定される。また、並列に配するＮチャネルトランジスタ２２の数も、６個に限定されるものではなく、ワード線ＷＬの電位の低下量が所望の低下量となるように適宜設定される。
例えば、Ｎチャネルトランジスタ４４がオフ状態であり、ワードドライバ１４の出力がＨレベルである際におけるワード線ＷＬの電位の低下量が例えば０．１Ｖ程度となるように、Ｎチャネルトランジスタ２２のゲート幅やＮチャネルトランジスタ２２の数が設定される。
なお、Ｎチャネルトランジスタ４４がオフ状態であり、ワードドライバ１４の出力がＨレベルである際におけるワード線ＷＬの電位の低下量は、０．１Ｖ程度に限定されるものではなく、適宜設定し得る。
各々のワード線ＷＬには、補償回路（補助回路、アシスト回路）２４が接続されている。補償回路２４は、Ｎチャネルトランジスタ２２と相俟ってワード線ＷＬの電位を低下させるためのものである。補償回路２４は、Ｎチャネルトランジスタ２２によるワード線ＷＬの電圧の引き下げだけでは不十分な際に、ワード線ＷＬの電圧を更に低下させるアシスト回路として機能する。
補償回路２４は、ワード線ＷＬに接続されたＮチャネルトランジスタ４４と、Ｎチャネルトランジスタ４４を制御する制御回路２５とを有している。
制御回路２５の第１段目には、直列に接続されたＮチャネルトランジスタ２６及びＰチャネルトランジスタ２８が設けられている。Ｎチャネルトランジスタ２６のゲートとドレインは、電源電圧ＶＤＤに接続されている。Ｐチャネルトランジスタ２８のゲート及びドレインは、接地電位ＧＮＤに接続されている。Ｎチャネルトランジスタ２６のソース及びＰチャネルトランジスタ２８のソース、即ち、ノード３０は、後述するインバータ３２の入力端子に接続されている。ノード３０は、周囲温度の上昇や電源電圧ＶＤＤの上昇によって電位が上昇する。ノード３０の電位は、周囲温度や電源電圧ＶＤＤが比較的低い際には、インバータ３２の論理閾値電位より低い電位となり、周囲温度や電源電圧ＶＤＤが比較的高い際には、インバータ３２の論理閾値電位より高い電圧となる。
なお、インバータの論理閾値電位（論理反転閾値）とは、インバータの論理出力が反転するときのインバータの入力電位である。
ここでは、論理閾値電位を、例えば、（電源電圧ＶＤＤ）／２程度とする。
Ｎチャネルトランジスタ２６が電源側に設けられ、Ｐチャネルトランジスタ２８が接地側に設けられているため、ノード３０の電位の制御幅は（ＶＤＤ−Ｖｔｈｎ−Ｖｔｈｐ）となっている。
ここで、ＶｔｈｎはＮチャネルトランジスタ２６の閾値電圧であり、ＶｔｈｐはＰチャネルトランジスタ２８の閾値電圧である。
ノード３０の電位が電源電圧ＶＤＤや接地電位ＧＮＤではない中間電位となるため、ノード３０の電位の制御は比較的容易である。
また、Ｎチャネルトランジスタ２６が電源側に設けられ、Ｐチャネルトランジスタ２８が接地側に設けられているため、電源側にＰチャネルトランジスタを設け、接地側にＮチャネルトランジスタを設けた場合と比較して、貫通電流が抑制される。
ノード３０の電位は、Ｎチャネルトランジスタ２６のゲート幅やＰチャネルトランジスタ２８のゲート幅等を適宜設定することにより調整し得る。例えば、Ｎチャネルトランジスタ２６のゲート幅を増大させると、Ｎチャネルトランジスタ２６のソース−ドレイン間の電気抵抗が減少し、ノード２０の電位が上昇する。一方、Ｎチャネルトランジスタ２６のゲート幅を減少させると、Ｎチャネルトランジスタ２６のソース−ドレイン間の電気抵抗が増加し、ノード３０の電位が低下する。ノード３０の電位が所望の電位となるように、Ｎチャネルトランジスタ２６のゲート幅やＰチャネルトランジスタ２８のゲート幅等が設定される。
制御回路２５の第２段目には、インバータ３２が設けられている。インバータ３２は、直列に接続されたＰチャネルトランジスタ３４及びＮチャネルトランジスタ３６により形成されている。Ｐチャネルトランジスタ３６のソースは電源電圧ＶＤＤに接続されており、Ｎチャネルトランジスタ３６のソースは接地電位ＧＮＤに接続されている。Ｐチャネルトランジスタ３４のドレインとＮチャネルトランジスタ３６のドレインとは互いに電気的に接続されている。Ｐチャネルトランジスタ３４のゲート及びＮチャネルトランジスタ３６のゲート、即ち、インバータ３４の入力端子は、上述したノード３０に接続されている。Ｐチャネルトランジスタ３４のドレイン及びＮチャネルトランジスタ３６のドレイン、即ち、インバータ３２の出力端子は、後述するインバータ３８の入力端子に接続されている。
制御回路２５のインバータ３２は、周囲温度や電源電圧ＶＤＤの上昇が生じた際に、メモリセル１０のインバータ１２ａ、１２ｂより反転しやすいことが好ましい。制御回路２５を動作させることにより、ワード線ＷＬの電位を十分に低下させ、メモリセル１０に記憶された情報が破壊されるのを確実に防止するためである。
スタティック型のメモリセル１０の安定性は、トランスファトランジスタＴ１、Ｔ２とドライバトランジスタＤ１、Ｄ２との電流駆動力比（β比）に依存する。かかるβ比は、以下のような式（１）で表される。
β比 ＝ （ドライバトランジスタの電流駆動力）／（トランスファトランジスタの電流駆動力） ・・・（１）
周囲温度や電源電圧ＶＤＤの上昇が生じた際に、制御回路２５のインバータ３２がメモリセル１０のインバータ１２ａ、１２ｂより反転しやすくなるよう、制御回路２５におけるβ比を、メモリセル１０におけるβ比より小さく設定する。
トランジスタの電流駆動力は、トランジスタのゲート幅に依存する。即ち、トランジスタのゲート幅が大きくなるほど、トランジスタの電流駆動力は大きくなる。
メモリセル１０のドライバトランジスタＤ１、Ｄ２に対応するのは、制御回路２５のＮチャネルトランジスタ３６である。また、メモリセル１０のトランスファトランジスタＴ１，Ｔ２に対応するのは、制御回路２５のＮチャネルトランジスタ２６である。
従って、制御回路２５におけるβ比は、制御回路２５のＮチャネルトランジスタ３６のゲート幅を小さくするほど小さくなり、制御回路２５のＮチャネルトランジスタ２６のゲート幅を大きくするほど小さくなる。
メモリセル１０におけるβ比は、メモリセル１０のドライバトランジスタＤ１、Ｄ２のゲート幅を大きくするほど大きくなり、メモリセル１０のトランスファトランジスタＴ１、Ｔ２のゲート幅を小さくするほど大きくなる。
従って、周囲温度や電源電圧ＶＤＤの上昇が生じた際に、制御回路２５のインバータ３２をメモリセル１０のインバータ１２ａ、１２ｂより反転しやすくすべく、以下のような式（２）を満たすように、各トランジスタのゲート幅を適宜設定する。
ｗｃｄ／ｗｃｔ ＜ ｗｍｄ／ｗｍｔ ・・・（２）
ここで、ｗｃｄは制御回路２５のＮチャネルトランジスタ３６のゲート幅であり、ｗｃｔは制御回路２５のＮチャネルトランジスタ２６のゲート幅である。また、ｗｍｄはメモリセル１０のドライバトランジスタＤ１、Ｄ２のゲート幅であり、ｗｍｔはメモリセル１０のトランスファトランジスタＴ１、Ｔ２のゲート幅である。
制御回路２５のＮチャネルトランジスタ２６のゲート幅ｗｃｔは、例えば１００ｎｍ程度とする。また、制御回路２５のＮチャネルトランジスタ３６のゲート幅ｗｃｄは、例えば１００ｎｍ程度とする。また、制御回路２５のＰチャネルトランジスタ３４のゲート幅ｗｃｌは、例えば８０ｎｍ程度とする。
また、メモリセル１０のトランスファトランジスタＴ１、Ｔ２のゲート幅ｗｍｔは、例えば１００ｎｍ程度とする。また、メモリセル１０のドライバトランジスタＤ１、Ｄ２のゲート幅ｗｍｄは、例えば２００ｎｍ程度とする。また、メモリセル１０のロードトランジスタＬ１、Ｌ２のゲート幅ｗｍｌは、例えば９０ｎｍ程度とする。
なお、これらのトランジスタのゲート幅は、上記に限定されるものではない。周囲温度や電源電圧ＶＤＤの上昇が生じた際に、制御回路２５のインバータ３２の方がメモリセルのインバータ１２ａ、１２ｂより反転しやすいように、これらのトランジスタのゲート幅を適宜設定すればよい。
このように、ＮＭＯＳトランジスタ２６の電流駆動力に対するＮＭＯＳトランジスタ３６の電流駆動力の比（β比）は、トランスファトランジスタＴ１の電流駆動力に対するドライバトランジスタＤ２の電流駆動力の比（β比）より小さく設定されている。
制御回路２５の第３段目には、インバータ３８が設けられている。インバータ３８は、インバータ３２の論理出力を反転するためのものである。インバータ３８は、直列に接続されたＰチャネルトランジスタ４０とＮチャネルトランジスタ４２とにより形成されている。Ｐチャネルトランジスタ４０のソースは電源電圧ＶＤＤに接続されている。Ｎチャネルトランジスタ４２のソースは接地電位ＧＮＤに接続されている。Ｐチャネルトランジスタ４０のゲート及びＮチャネルトランジスタ４２のゲート、即ち、インバータ３８の入力端子は、インバータ３２の出力端子に接続されている。Ｐチャネルトランジスタ４０のドレイン及びＮチャネルトランジスタ４２のドレイン、即ち、インバータ３８の出力端子は、後述するＮチャネルトランジスタ（制御ゲート）４４のゲートに接続されている。
Ｎチャネルトランジスタ４４は、周囲温度や電源電圧ＶＤＤが比較的高い際に、Ｎチャネルトランジスタ２２と相俟って、ワード線ＷＬの電位を低下させるものである。Ｎチャネルトランジスタ４４は、例えば並列に複数配されている。図１においては、並列に複数配されたＮチャネルトランジスタ４４のうちの１つのＮチャネルトランジスタ４４が図示されている。並列に複数配されたいずれのＮチャネルトランジスタ４４も、ドレインがワード線ＷＬに接続されており、ゲートがインバータ３８の出力端子に接続されており、ソースが接地電位ＧＮＤに接続されている。
Ｎチャネルトランジスタ４４のゲート幅は、例えば０．４５μｍ程度とする。並列に配するＮチャネルトランジスタ４４の数は、例えば２個程度とする。
なお、Ｎチャネルトランジスタ４４のゲート幅は、０．４５μｍに限定されるものではなく、Ｎチャネルトランジスタ４４をオン状態とした際のワード線ＷＬの電位の低下量が所望の低下量となるように適宜設定される。また、並列に配するＮチャネルトランジスタ４４の数は、２個に限定されるものではなく、Ｎチャネルトランジスタ４４をオン状態とした際のワード線ＷＬの電位の低下量が所望の低下量となるように適宜設定される。
制御回路２５のうちのトランジスタ２６、３４、３６により形成される回路４６は、メモリセル１０のトランジスタＴ１、Ｌ２、Ｄ２により形成される回路４８に対応している。但し、制御回路２５のＮチャネルトランジスタ２６のゲート幅とメモリセル１０のトランスファトランジスタＴ１のゲート幅とは等しいとは限らない。また、制御回路２５のＰチャネルトランジスタ３４のゲート幅とメモリセル１０のロードトランジスタＬ１のゲート幅とは等しいとは限らない。また、制御回路２５のＮチャネルトランジスタ３６のゲート幅とメモリセル１０のドライバトランジスタＤ１のゲート幅とは等しいとは限らない。制御回路２５のうちのトランジスタ２６，３４，３６により形成される回路４６がメモリセル１０のうちのトランジスタＴ１、Ｌ２、Ｄ２により形成される回路４８に対応しているため、これらの回路４６，４８は似たような挙動を示す。但し、制御回路２５のトランジスタ２６、３４、３６により形成される回路４６は、周囲温度や電源電圧ＶＤＤの上昇に対して、メモリセル１０のトランジスタＴ１、Ｌ２、Ｄ２により形成される回路４８よりも反応しやすくなっている。このため、周囲温度や電源電圧ＶＤＤが比較的高くなることによってメモリセル１０のトランスファトランジスタＴ１に電流が流れやすくなり、メモリセル１０に記憶されたデータが破壊されやすくなった際には、補償回路２４の制御回路２５が確実に動作する。即ち、メモリセル１０の安定性が低くなった際には、Ｎチャネルトランジスタ２２と補償回路２４とが相俟ってワード線ＷＬの電位を十分に低下させ、メモリセル１０に記憶されたデータが破壊されるのを確実に防止する。
周囲温度や電源電圧ＶＤＤが比較的低い際には、ノード３０の電位がインバータ３２の論理閾値電位より低い。このため、インバータ３２の出力はＨレベルとなっており、インバータ３８の出力はＬレベルとなっている。このため、ワード線ＷＬに接続されたＮチャネルトランジスタ４４はオフ状態となっている。このため、周囲温度や電源電圧ＶＤＤが比較的低い際には、ワード線ＷＬの電位はＮチャネルトランジスタ２２によってのみ低下される。
一方、周囲温度や電源電圧ＶＤＤが比較的高くなると、ノード３０の電位はインバータ３２の論理閾値電位より高くなる。これにより、インバータ３２のＰチャネルトランジスタ３４がオフ状態となり、インバータ３２のＮチャネルトランジスタ３６がオン状態となる。そうすると、インバータ３２の出力はＬレベルとなり、インバータ３８の出力はＨレベルとなる。そして、ワード線ＷＬに接続されたＮチャネルトランジスタ４４がオン状態となる。このため、周囲温度や電源電圧ＶＤＤが比較的高くなった際には、Ｎチャネルトランジスタ２２と補償回路２４のＮチャネルトランジスタ４４とが相俟って、ワード線ＷＬの電位を低下させる。
このように、本実施形態によれば、メモリセル１０の安定性を感知する回路４６が補償回路２４内に設けられており、周囲温度や電源電圧ＶＤＤが比較的高くなり、メモリセル１０の安定性が低くなった際には、補償回路２４が動作する。従って、メモリセル１０の安定性に応じてワード線ＷＬの電圧を適切に低下させることができる。周囲温度や電源電圧ＶＤＤが比較的低い際には、補償回路２４は動作せず、ワード線ＷＬの電位が過度に低くなってしまうことはないため、読み出し速度や書き込み速度等の低下を招いてしまうこともない。
本実施形態による半導体記憶装置を設計する際には、例えばモンテカルロシミュレーション等のシミュレーションが適宜行われ、トランジスタのゲート幅等についての適切な値が求められる。
こうして、本実施形態による半導体記憶装置が形成されている。
（評価結果）
本実施形態による半導体記憶装置のシミュレーション結果を図２乃至図５を用いて説明する。
図２は、比較例による半導体記憶装置を示す回路図である。
図２に示すように、比較例による半導体記憶装置では、本実施形態のような補償回路２４（図１参照）は設けられておらず、Ｎチャネルトランジスタ２２のみによりワード線ＷＬの電圧が低下されるようになっている。
実施例、即ち、本実施形態による半導体記憶装置についてのシミュレーションを行う際には、Ｎチャネルトランジスタ２２を６個並列に配した。
比較例による半導体記憶装置についてのシミュレーションを行う際には、Ｎチャネルトランジスタ２２を９個並列に配した。なお、図２においては、９個のＮチャネルトランジスタ２２のうちの１つのＮチャネルトランジスタ２２を図示している。
図３は、本実施形態による半導体記憶装置におけるワード線の電位の低下量を示すシミュレーション結果である。
図３（ａ）は、Ｎチャネルトランジスタの速度もＰチャネルトランジスタの速度も標準的である場合を示している。図３（ｂ）は、Ｎチャネルトランジスタの速度が標準より速めであり、Ｐチャネルトランジスタの速度も標準より速めである場合を示している。図３（ｃ）は、Ｎチャネルトランジスタの速度が標準より遅めであり、Ｐチャネルトランジスタの速度が標準より速めである場合を示している。図３（ｄ）は、Ｎチャネルトランジスタの速度が標準より速めであり、Ｐチャネルトランジスタの速度が標準より遅めである場合を示している。図３（ｅ）は、Ｎチャネルトランジスタの速度もＰチャネルトランジスタの速度も標準より遅めである場合を示している。
なお、トランジスタの速度のばらつきは、製造条件のゆらぎ等により生じる。
所定のバイアス電圧を印加した際のドレイン電流が大きいほど、トランジスタの速度は速い。従って、所定のバイアス電圧を印加した際におけるドレイン電流の大きさが標準である場合がティピカル（Ｔ）と称され、かかるドレイン電流が標準より大きい場合がファースト（Ｆ）と称され、かかるドレイン電流が標準より小さい場合がスロー（Ｓ）と称される。
「ｎＴ」なる文言は、Ｎチャネルトランジスタの速度が標準的であることを示しており、「ｐＴ」なる文言はＰチャネルトランジスタの速度が標準的であることを示している。「ｎＦ」なる文言は、Ｎチャネルトランジスタの速度が標準より速めであることを示しており、「ｐＦ」なる文言は、Ｐチャネルトランジスタの速度が標準より速めであることを示している。「ｎＳ」なる文言は、Ｎチャネルトランジスタの速度が標準より遅めであることを示しており、「ｐＳ」なる文言は、Ｐチャネルトランジスタの速度が標準より遅めであることを示している。
図４は、比較例による半導体記憶装置におけるワード線の電位の低下量を示すシミュレーション結果である。
図４（ａ）は、Ｎチャネルトランジスタの速度もＭＯＳトランジスタの速度も標準的である場合を示している。図４（ｂ）は、Ｎチャネルトランジスタの速度もＰチャネルトランジスタの速度も標準より速めである場合を示している。図４（ｃ）は、Ｎチャネルトランジスタの速度が標準より遅めであり、Ｐチャネルトランジスタの速度が標準より速めである場合を示している。図４（ｄ）は、Ｎチャネルトランジスタの速度が標準より速めであり、Ｐチャネルトランジスタの速度が標準より遅めである場合を示している。図４（ｅ）は、Ｎチャネルトランジスタの速度もＰチャネルトランジスタの速度も標準より遅めである場合を示している。
図３（ａ）及び図４（ａ）から分かるように、周囲温度が２５℃（室温）、電源電圧が１．２Ｖ（定格電圧）の際には、実施例におけるワード線ＷＬの電位の低下量は、比較例におけるワード線ＷＬの電位の低下量に対して、６４ｍＶ程度小さい。
図３及び図４から分かるように、周囲温度が高く、電源電圧ＶＤＤが高い条件においては、実施例では、比較例と同様に、ワード線ＷＬの電位が十分に低下している。このように、本実施形態によれば、メモリセル１０の安定性が低下する条件下においては、ワード線ＷＬの電位は十分に低下し、メモリセル１０に記憶された情報が破壊されるのを確実に防止し得る。
図３に示すように、メモリセル１０の安定性が十分な条件下においては、実施例、即ち、本実施形態による半導体記憶装置では、ワード線ＷＬの電位は過度に低下していない。このように、本実施形態では、メモリセル１０の安定性が十分な条件下においては、ワード線ＷＬの電位の低下量は比較的小さく、読み出し速度や書き込み速度等が過度に低下することはない。
これらのシミュレーション結果から分かるように、本実施形態によれば、メモリセル１０の安定性が低い条件下ではワード線ＷＬの電位を十分に低下させ得る。また、メモリセル１０の安定性が十分な条件下では、ワード線ＷＬの電位が過度に低くなることはなく、書き込み速度や読み出し速度が過度に低下してしまうことはない。
図５は、本実施形態による半導体記憶装置におけるインバータ３８の出力の電位、即ち、Ｎチャネルトランジスタ４４のゲートの電位を示すシミュレーション結果である。シミュレーションを行う際には、並列に配するＮチャネルトランジスタ２２の数を６個とした。
図５（ａ）は、Ｎチャネルトランジスタの速度もＰチャネルトランジスタの速度も標準的である場合を示している。図５（ｂ）は、Ｎチャネルトランジスタの速度が標準より速めであり、Ｐチャネルトランジスタの速度も標準より速めである場合を示している。図５（ｃ）は、Ｎチャネルトランジスタの速度が標準より遅めであり、Ｐチャネルトランジスタの速度が標準より速めである場合を示している。図５（ｄ）は、Ｎチャネルトランジスタの速度が標準より速めであり、Ｐチャネルトランジスタの速度が標準より遅めである場合を示している。図５（ｅ）は、Ｎチャネルトランジスタの速度もＰチャネルトランジスタの速度も標準より遅めである場合を示している。
Ｎチャネルトランジスタがスローで、Ｐチャネルトランジスタがファーストの場合においては、周囲温度が高く、電源電圧が高い条件において、インバータ３２が反転しにくい。従って、Ｎチャネルトランジスタがスローで、Ｐチャネルトランジスタがファーストの場合において、周囲温度が高く、電源電圧が高い条件において、インバータ３２が確実に反転することが重要である。
図５（ｃ）から分かるように、Ｎチャネルトランジスタがスローで、Ｐチャネルトランジスタがファーストの場合において、周囲温度が高く、電源電圧が高い条件において、インバータ３２の出力電圧はＨレベルになっている。このことは、周囲温度が高く、電源電圧が高い条件において、補償回路２４が確実に動作し得ることを意味する。
Ｎチャネルトランジスタがファーストで、Ｐチャネルトランジスタがスローの場合においては、周囲温度が低く、電源電圧が低い条件において、インバータ３２が反転しやすい。従って、Ｎチャネルトランジスタがファーストで、Ｐチャネルトランジスタがスローの場合において、周囲温度が低く、電源電圧が低い条件において、インバータ３２が確実に反転しないことが重要である。
図５（ｄ）から分かるように、Ｎチャネルトランジスタがファーストで、Ｐチャネルトランジスタがスローの場合において、周囲温度が低く、電源電圧が低い条件において、インバータ３２の出力電圧はＬレベルになっている。このことは、周囲温度が低く、電源電圧が低い条件において、補償回路２４が動作しないことを意味する。
これらのシミュレーション結果から分かるように、本実施形態によっても、信頼性の高い良好な半導体記憶装置が得られる。
このように、本実施形態によれば、周囲温度や電源電圧ＶＤＤの上昇に基づいてワード線ＷＬの電位を低下させる補償回路２４が設けられている。このため、周囲温度や電源電圧ＶＤＤが比較的高くなった際、即ち、メモリセル１０の安定性が低下した際には、ワード線ＷＬの電位を十分に低下させることができ、メモリセル１０に記憶された情報が破壊されてしまうのを確実に防止することができる。周囲温度や電源電圧ＶＤＤが比較的高い際には、補償回路２４によりワード線ＷＬの電位を十分に低下させても、読み出し速度や書き込み速度が過度に低下してしまうことはなく、特段の問題は生じない。一方、周囲温度や電源電圧ＶＤＤの上昇が比較的低い際、即ち、メモリセル１０の安定性が十分な際には、かかる補償回路２４は動作しないため、ワード線ＷＬの電位が過度に低下してしまうことはない。従って、本実施形態によれば、信頼性の高い良好な半導体記憶装置を提供することができる。
［第２実施形態］
第２実施形態による半導体記憶装置を図６及び図７を用いて説明する。図６は、本実施形態による半導体記憶装置を示す回路図である。図１乃至図５に示す第１実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体記憶装置は、制御回路２５ａの第１段目が直列に接続されたＮチャネルトランジスタ２６ａ及びＮチャネルトランジスタ５０により形成されているものである。
図６に示すように、制御回路２５ａの第１段目には、直列に接続されたＮチャネルトランジスタ２６ａ及びＮチャネルトランジスタ５０が設けられている。Ｎチャネルトランジスタ２６ａは、例えば並列に複数配されている。図６においては、並列に複数配されたＮチャネルトランジスタ２６ａのうちの１つのＮチャネルトランジスタ２６ａが図示されている。並列に複数配されたいずれのＮチャネルトランジスタ２６ａも、ゲート及びドレインが電源電圧ＶＤＤに接続されている。Ｎチャネルトランジスタ５０のソースは、接地電池ＧＮＤに接続されている。Ｎチャネルトランジスタ５０のゲートは電源電圧ＶＤＤに接続されている。Ｎチャネルトランジスタ２６ａのソース及びＮチャネルトランジスタ５０のドレイン、即ち、ノード３０は、インバータ３２の入力端子に接続されている。
Ｎチャネルトランジスタ２６ａのゲート幅は、例えば１．４μｍ程度とする。Ｎチャネルトランジスタ５０のゲート幅は、例えば０．１μｍ程度とする。
なお、Ｎチャネルトランジスタ２６ａ、５０のゲート幅は上記に限定されるものではなく、ノード３０の電位が所望の電位となるように適宜設定される。また、Ｎチャネルトランジスタ２６ａを並列に配する数も２個に限定されるものではなく、ノード３０の電位が所望の電位となるように適宜設定される。
本実施形態においても、周囲温度や電源電圧ＶＤＤが比較的低い際には、ノード３０の電位がインバータ３２の論理閾値電位より低い。このため、インバータ３２の出力はＨレベルとなり、インバータ３８の出力はＬレベルとなる。従って、周囲温度や電源電圧ＶＤＤが比較的低い際には、制御回路２５ａのＮチャネルトランジスタ４４はオフ状態となり、ワード線ＷＬはＮチャネルトランジスタ２２のみによって電位が低下される。
周囲温度や電源電圧ＶＤＤが比較的高い際には、ノード３０の電位がインバータ３２の論理閾値電位より高くなる。このため、インバータ３２の出力はＬレベルとなり、インバータ３８の出力はＨレベルとなり、制御回路２５ａのＮチャネルトランジスタ４４はオン状態となる。従って、本実施形態においても、周囲温度や電源電圧ＶＤＤが比較的高い際には、Ｎチャネルトランジスタ２２と補償回路２４ａのＮチャネルトランジスタ４４とが相俟って、ワード線ＷＬの電位を十分に低下させる。
本実施形態による半導体記憶装置を設計する際には、例えばモンテカルロシミュレーション等のシミュレーションが適宜行われ、トランジスタのゲート幅等についての適切な値が求められる。
こうして、本実施形態による半導体記憶装置が形成されている。
（評価結果）
本実施形態による半導体記憶装置の評価結果について図７を用いて説明する。
図７は、本実施形態による半導体記憶装置におけるインバータ３８の出力の電位、即ち、Ｎチャネルトランジスタ４４のゲートの電位を示すシミュレーション結果である。シミュレーションを行う際には、並列に配するＮチャネルトランジスタ２２の数を６個とした。
図７（ａ）は、Ｎチャネルトランジスタの速度もＰチャネルトランジスタの速度も標準的である場合を示している。図７（ｂ）は、Ｎチャネルトランジスタの速度が標準より速めであり、Ｐチャネルトランジスタの速度も標準より速めである場合を示している。図７（ｃ）は、Ｎチャネルトランジスタの速度が標準より遅めであり、Ｐチャネルトランジスタの速度が標準より速めである場合を示している。図７（ｄ）は、Ｎチャネルトランジスタの速度が標準より速めであり、Ｐチャネルトランジスタの速度が標準より遅めである場合を示している。図７（ｅ）は、Ｎチャネルトランジスタの速度もＰチャネルトランジスタの速度も標準より遅めである場合を示している。
図７から分かるように、周囲温度が高く、電源電圧が高い条件においては、インバータ３８の出力電圧はＨレベルとなっている。従って、本実施形態では、メモリセル１０の安定性が低下する条件下においては、補償回路２４ａのＮチャネルトランジスタ４４がオン状態となり、補償回路２４ａのＮチャネルトランジスタ４４とＮチャネルトランジスタ２２とが相俟ってワード線ＷＬの電位が十分に低下される。従って、メモリセル１０に記憶された情報が破壊されるのを確実に防止し得る。
一方、周囲温度が低い際や電源電圧ＶＤＤが低い際には、補償回路２４ａのＮチャネルトランジスタ４４はオフ状態であり、Ｎチャネルトランジスタ２２によってのみワード線ＷＬの電位が低下される。このように、本実施形態では、メモリセル１０が安定な条件下においては、ワード線ＷＬの電位が過度に低下してしまうことはなく、読み出し速度や書き込み速度等が過度に低下してしまうことはない。
これらのシミュレーション結果から分かるように、本実施形態によっても、信頼性の高い良好な半導体記憶装置が得られる。
このように、本実施形態においても、周囲温度や電源電圧ＶＤＤが比較的高い際には、補償回路２４ａが動作し、ワード線ＷＬの電位を十分に低下させることができ、メモリセル１０に記憶された情報が誤って書き換わってしまうのを防止することができる。一方、本実施形態においても、周囲温度や電源電圧ＶＤＤが比較的低い際には、補償回路２４ａが動作せず、ワード線ＷＬの電位が過度に低下してしまうことはなく、読み出し速度や書き込み速度が過度に低下してしまうことはない。従って、本実施形態によっても、信頼性の高い良好な半導体記憶装置を提供することができる。
［第３実施形態］
第３実施形態による半導体記憶装置を図８及び図９を用いて説明する。図８は、本実施形態による半導体記憶装置を示す回路図である。図１乃至図７に示す第１又は第２実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体記憶装置は、直列に接続されたＮチャネルトランジスタ５２及びＮチャネルトランジスタ５４により補償回路２４ｂが形成されているものである。
ワード線ＷＬには、補償回路２４ｂが接続されている。補償回路２４ｂは、直列に接続されたＮチャネルトランジスタ５２及びＮチャネルトランジスタ５４により形成されている。Ｎチャネルトランジスタ５２のゲートとドレインはワード線ＷＬに接続されている。Ｎチャネルトランジスタ５４のゲートとドレインはＮチャネルトランジスタ５２のソースに接続されており、Ｎチャネルトランジスタ５４のソースは接地電位ＧＮＤに接続されている。
Ｎチャネルトランジスタ５２のゲート幅は、例えば１００ｎｍ程度とする。Ｎチャネルトランジスタ５４のゲート幅は、例えば１００ｎｍ程度とする。
Ｎチャネルトランジスタ５２，５４のゲート幅を大きく設定するほど、ワード線ＷＬの電位の低下量は大きくなる傾向にある。従って、ワード線ＷＬの電位の低下量が所望の低下量となるように、Ｎチャネルトランジスタ５２，５４のゲート幅を適宜設定すればよい。
周囲温度や電源電圧が比較的低い際には、Ｎチャネルトランジスタ２２と補償回路２４ｂとによるワード線ＷＬの電位の低下量は比較的小さい。
一方、周囲温度や電源電圧ＶＤＤが比較的高い際には、Ｎチャネルトランジスタ２２と補償回路２４とによるワード線ＷＬの電位の低下量が比較的大きくなる。
本実施形態による半導体記憶装置を設計する際には、例えばモンテカルロシミュレーション等のシミュレーションが適宜行われ、トランジスタのゲート幅等についての適切な値が求められる。
こうして本実施形態による半導体記憶装置が形成されている。
（評価結果）
本実施形態による半導体記憶装置の評価結果について図９を用いて説明する。
図９は、ワード線の電位の低下量のシミュレーション結果を示すグラフである。図９における横軸は、電源電圧を示しており、図９における縦軸は、ワード線ＷＬの電位の低下量を示している。図９における◆印のプロットは、図２に示す比較例による半導体記憶装置の場合を示している。図９における■印のプロットは、本実施形態による半導体記憶装置の場合を示している。
図９に示すように、いずれの場合も、電源電圧ＶＤＤの上昇に伴って、ワード線ＷＬの電位の低下量が増加する。
本実施形態による半導体記憶装置では、電源電圧ＶＤＤが比較的低い際には、ワード線ＷＬの電位の低下量は、比較例に対して著しく小さい。
また、本実施形態による半導体記憶装置では、電源電圧ＶＤＤが比較的高くなった際には、ワード線ＷＬの電位の低下量は、比較例と同様に十分に大きくなる。
比較例の場合には、電源電圧ＶＤＤが比較的低い場合でもワード線ＷＬの電位の低下量が比較的大きいため、書き込み速度や読み出し速度の低下を招いてしまう虞がある。
これに対し、本実施形態によれば、電源電圧ＶＤＤが比較的低い場合には、ワード線ＷＬの電位の低下量が十分に小さいため、書き込み速度や読み出し速度の低下を確実に防止し得る。また、電源電圧ＶＤＤが高くなると、ワード線ＷＬの電位の低下量が十分に大きくなるため、メモリセル１０に書き込まれた情報が破壊されるのを確実に防止し得る。
このように、直列に接続されたＮチャネルトランジスタ５２及びＮチャネルトランジスタ５４により補償回路２４ｂを形成してもよい。本実施形態においても、周囲温度や電源電圧ＶＤＤが比較的高い際には、ワード線ＷＬの電位を十分に低下させることができ、メモリセル１０に記憶された情報が誤って書き換わってしまうのを防止することができる。また、本実施形態においても、周囲温度や電源電圧ＶＤＤが比較的低い際には、ワード線ＷＬの電位が過度に低下してしまうことはなく、読み出し速度や書き込み速度が過度に低下してしまうことはない。従って、本実施形態によっても、信頼性の高い良好な半導体記憶装置を提供することができる。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、第１実施形態では、メモリセル１０のうちのトランジスタＴ１，Ｌ１，Ｄ１により形成される回路４８に対応するように、トランジスタ２６，３４，３６により形成される回路４６を補償回路２４に設けた。また、第２実施形態では、メモリセル１０のトランジスタＴ１，Ｌ１，Ｄ１により形成される回路４８に対応するように、トランジスタ２６ａ，３４，３６により形成される回路４６を補償回路２４に設けた。しかし、補償回路２４内に設ける回路は、メモリ１０のトランジスタＴ１，Ｌ１，Ｄ１により形成される回路４８に対応するような回路でなくてもよい。メモリセル１０が十分に安定している際にはトランジスタ４４をオフ状態とし、メモリセル１０の安定性が低下した際にＮチャネルトランジスタ４４をオン状態とするような補償回路を設ければよい。
１０…メモリセル
１２ａ、１２ｂ…インバータ
１４…ワードドライバ
１６…Ｎチャネルトランジスタ
１８…Ｐチャネルトランジスタ
２０…信号線
２２…Ｎチャネルトランジスタ
２４、２４ａ、２４ｂ…補償回路
２５、２５ａ…制御回路
２６、２６ａ…Ｎチャネルトランジスタ
２８…Ｐチャネルトランジスタ
３０…ノード
３２…インバータ
３４…Ｐチャネルトランジスタ
３６…Ｎチャネルトランジスタ
３８…インバータ
４０…Ｐチャネルトランジスタ
４２…Ｎチャネルトランジスタ
４４…Ｎチャネルトランジスタ
４６…回路
４８…回路
５０…Ｎチャネルトランジスタ
５２…Ｎチャネルトランジスタ
５４…Ｎチャネルトランジスタ
ＷＬ…ワード線
ＢＬ、／ＢＬ…ビット線

Claims (5)

  1. スタティック型のメモリセルと、
    前記メモリセルに接続されたワード線と、
    前記ワード線を駆動するワードドライバと、
    ドレインが前記ワード線に接続され、ソースが接地電位に接続されたＮチャネル型の第１のトランジスタと、前記第１のトランジスタに接続され、周囲温度の上昇又は電源電圧の上昇に基づいて前記第１のトランジスタをオフ状態からオン状態に変化させることにより、前記ワード線の電圧を低下させる制御回路とを含む補償回路と
    を有することを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記制御回路は、ゲート及びドレインが前記電源電圧に接続されたＮ型の第２のトランジスタと；一方のソース／ドレインが前記第２のトランジスタのソースに接続され、他方のソース／ドレインが前記接地電位に接続された第３のトランジスタと；ゲートが前記第２のトランジスタの前記ソースに接続され、ソースが前記電源電圧に接続されたＰ型の第４のトランジスタと、ゲートが前記第２のトランジスタの前記ソースに接続され、ドレインが前記第４のトランジスタのドレインに接続され、ソースが前記接地電圧に接続されたＮ型の第５のトランジスタとを含む第１のインバータとを有する
    ことを特徴とする半導体記憶装置。
  3. 請求項２記載の半導体記憶装置において、
    前記メモリセルは、ゲートが前記ワード線に接続され、一方のソース／ドレインがビット線に接続されたＮチャネル型の第６のトランジスタと；ゲートが前記第６のトランジスタの他方のソース／ドレインに接続され、ソースが前記電源電圧に接続されたＰチャネル型の第７のトランジスタと、ゲートが前記第６のトランジスタの前記他方のソース／ドレインに接続され、ドレインが前記第７のトランジスタのドレインに接続され、ソースが前記接地電位に接続されたＮチャネル型の第８のトランジスタとを含む第２のインバータとを有し、
    前記第２のトランジスタの電流駆動力に対する前記第５のトランジスタの電流駆動力の比である第１の電流駆動力比は、前記第６のトランジスタの電流駆動力に対する前記第８のトランジスタの電流駆動力の比である第２の電流駆動力比より小さい
    ことを特徴とする半導体記憶装置。
  4. スタティック型のメモリセルと、
    前記メモリセルに接続されたワード線と、
    前記ワード線を駆動するワードドライバと、
    ゲート及びドレインが前記ワード線に接続されたＮチャネル型の第１のトランジスタと、ゲート及びドレインが前記第１のトランジスタのソースに接続され、ソースが接地電位に接続されたＮチャネル型の第２のトランジスタとを含む補償回路と
    を有することを特徴とする半導体記憶装置。
  5. 請求項１乃至４のいずれか１項に記載の半導体記憶装置において、
    ゲート及びドレインが前記ワード線に接続され、ソースが前記接地電位に接続され、前記ワード線の電位を低下させるＮチャネル型の第９のトランジスタを更に有する
    ことを特徴とする半導体記憶装置。
JP2012234762A 2012-10-24 2012-10-24 半導体記憶装置 Pending JP2014086112A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012234762A JP2014086112A (ja) 2012-10-24 2012-10-24 半導体記憶装置
US14/043,355 US20140112065A1 (en) 2012-10-24 2013-10-01 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012234762A JP2014086112A (ja) 2012-10-24 2012-10-24 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2014086112A true JP2014086112A (ja) 2014-05-12

Family

ID=50485186

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012234762A Pending JP2014086112A (ja) 2012-10-24 2012-10-24 半導体記憶装置

Country Status (2)

Country Link
US (1) US20140112065A1 (ja)
JP (1) JP2014086112A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431272B2 (en) 2017-09-12 2019-10-01 Samsung Electronics Co., Ltd. Voltage control circuit including assist circuit and memory device including the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9928898B2 (en) 2016-03-30 2018-03-27 Qualcomm Incorporated Wordline adjustment scheme
US9865333B2 (en) * 2016-04-19 2018-01-09 Stmicroelectronics International N.V. Temperature compensated read assist circuit for a static random access memory (SRAM)
US9997236B1 (en) * 2016-12-12 2018-06-12 Stmicroelectronics International N.V. Read assist circuit with process, voltage and temperature tracking for a static random access memory (SRAM)
US10854280B2 (en) * 2017-08-30 2020-12-01 Arm Limited Read assist circuitry for memory applications
US10217506B1 (en) 2017-08-30 2019-02-26 Arm Limited Dummy wordline underdrive circuitry

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000298986A (ja) * 1999-02-09 2000-10-24 Nec Corp ワード線駆動電源回路
US20070030741A1 (en) * 2005-08-02 2007-02-08 Renesas Technology Corp. Semiconductor memory device
JP2008065968A (ja) * 2006-08-10 2008-03-21 Renesas Technology Corp 半導体記憶装置
US20080253172A1 (en) * 2007-04-12 2008-10-16 Yoshinobu Yamagami Semiconductor integrated circuit
US20090323400A1 (en) * 2008-06-27 2009-12-31 Renesas Technology Corp. Semiconductor device
US20120033522A1 (en) * 2010-08-09 2012-02-09 National Chiao Tung University Variation-tolerant word-line under-drive scheme for random access memory
JP2012195033A (ja) * 2011-03-16 2012-10-11 Ricoh Co Ltd 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005108307A (ja) * 2003-09-29 2005-04-21 Nec Electronics Corp 半導体記憶装置
JP5262454B2 (ja) * 2008-09-01 2013-08-14 富士通セミコンダクター株式会社 半導体メモリ
JP2011054255A (ja) * 2009-09-04 2011-03-17 Panasonic Corp 半導体集積回路

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000298986A (ja) * 1999-02-09 2000-10-24 Nec Corp ワード線駆動電源回路
US6212124B1 (en) * 1999-02-09 2001-04-03 Nec Corporation Static RAM having word line driving circuitry shared by all the memory cells provided therein
US20070030741A1 (en) * 2005-08-02 2007-02-08 Renesas Technology Corp. Semiconductor memory device
JP2007066493A (ja) * 2005-08-02 2007-03-15 Renesas Technology Corp 半導体記憶装置
JP2008065968A (ja) * 2006-08-10 2008-03-21 Renesas Technology Corp 半導体記憶装置
US20090323398A1 (en) * 2006-08-10 2009-12-31 Renesas Technology Corp Semiconductor memory device comprising a plurality of static memory cells
US20080253172A1 (en) * 2007-04-12 2008-10-16 Yoshinobu Yamagami Semiconductor integrated circuit
JP2008262637A (ja) * 2007-04-12 2008-10-30 Matsushita Electric Ind Co Ltd 半導体集積回路
US20090323400A1 (en) * 2008-06-27 2009-12-31 Renesas Technology Corp. Semiconductor device
JP2010009674A (ja) * 2008-06-27 2010-01-14 Renesas Technology Corp 半導体装置
US20120033522A1 (en) * 2010-08-09 2012-02-09 National Chiao Tung University Variation-tolerant word-line under-drive scheme for random access memory
JP2012195033A (ja) * 2011-03-16 2012-10-11 Ricoh Co Ltd 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431272B2 (en) 2017-09-12 2019-10-01 Samsung Electronics Co., Ltd. Voltage control circuit including assist circuit and memory device including the same
US10672442B2 (en) 2017-09-12 2020-06-02 Samsung Electronics Co., Ltd. Voltage control circuit including assist circuit and memory device including the same

Also Published As

Publication number Publication date
US20140112065A1 (en) 2014-04-24

Similar Documents

Publication Publication Date Title
US7957176B2 (en) Semiconductor memory device with improved resistance to disturbance and improved writing characteristic
JP6238431B2 (ja) ビット線プリチャージ電圧が低減されたｓｒａｍビットセル
US8184489B2 (en) Level shifting circuit
JP2014086112A (ja) 半導体記憶装置
JP2015185194A (ja) 半導体記憶装置
JP2008047698A (ja) 半導体記憶装置
JP2006196124A (ja) メモリセル及び半導体集積回路装置
US7606106B2 (en) Semiconductor memory device
JP2008140452A (ja) 半導体集積回路
JP5262454B2 (ja) 半導体メモリ
JP2010140534A (ja) 半導体記憶装置
JP2008103028A (ja) 半導体記憶装置
TW201616274A (zh) 半導體裝置
US9013939B2 (en) Semiconductor memory device
US7852700B2 (en) Memory device
JP2008152876A (ja) 半導体装置
US10062419B2 (en) Digtial circuit structures
US20160078923A1 (en) Semiconductor memory device
US7697319B2 (en) Non-volatile memory device including bistable circuit with pre-load and set phases and related system and method
JP2007323770A (ja) Ｓｒａｍ
US10002654B2 (en) Capacitive wordline boosting
JP5962185B2 (ja) 半導体記憶装置およびその制御方法
US9378806B2 (en) Boosting voltage level
CN105206298B (zh) Sram存储单元、存储阵列及存储器
CN105336364B (zh) Sram存储单元、存储阵列及存储器

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20150605

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150702

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170214

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20171003