JP2011040676A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2011040676A
JP2011040676A JP2009189153A JP2009189153A JP2011040676A JP 2011040676 A JP2011040676 A JP 2011040676A JP 2009189153 A JP2009189153 A JP 2009189153A JP 2009189153 A JP2009189153 A JP 2009189153A JP 2011040676 A JP2011040676 A JP 2011040676A
Authority
JP
Japan
Prior art keywords
layer
substrate
semiconductor layer
semi
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009189153A
Other languages
English (en)
Inventor
Ken Sato
憲 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP2009189153A priority Critical patent/JP2011040676A/ja
Priority to US12/853,368 priority patent/US8564021B2/en
Publication of JP2011040676A publication Critical patent/JP2011040676A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】基板と能動層との間に導電性半導体層を挿入した構成をもつＧａＮ系デバイスにおいて、導電性半導体層中のドーパントの悪影響を抑制する。
【解決手段】このＨＥＭＴ素子１０においては、基板１１としてｎ−ＧａＮ（ｎ型のＧａＮウェハ）が用いられる。この上に、リーク電流の低減及び電流コラプス抑制等のためにｐ型ＧａＮ層（導電性半導体層）１２が形成される。ｐ型ＧａＮ層１２の上に、ノンドープＡｌＮ層（半絶縁性半導体層）１３が形成され、その上に、半絶縁性ＧａＮからなる電子走行層（能動層）１４、ｎ−ＡｌＧａＮからなる電子供給層（能動層）１５が、ＭＢＥ法、ＭＯＶＰＥ法等によって順次形成される。
【選択図】図１

Description

本発明は、基板上に窒化物半導体からなる能動領域を具備する半導体装置の構造、及びその製造方法に関する。
化合物半導体を用いた半導体装置、特に高出力・高周波用の素子として、例えばＧａＮを用いた高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が用いられている。このＨＥＭＴ素子９０の断面構造の概略を図６に示す。図において、基板９１上に、ｐ型ＧａＮ層（導電性半導体層）９２、電子走行層９３、電子供給層９４がエピタキシャル成長によって形成される。ここで、ＨＥＭＴ動作における能動層となる電子走行層９３は半絶縁性（ノンドープ）ＧａＮで構成され、同じく能動層となる電子供給層９４はｎ−ＡｌＧａＮ（正確には例えばｎ型Ａｌ０．２０Ｇａ０．８０Ｎ）で構成される。ここで、電子走行層９３と電子供給層９４との界面の電子走行層９３側において、２次元電子ガス層が形成される。この２次元電子ガス層はソース電極９５とドレイン電極９６との間に形成され、これによりソース電極９５とドレイン電極９６間に電流が流れるが、この２次元電子ガスのチャンネルのオン・オフがゲート電極９７に印加した電圧によって制御され、スイッチング動作が行われる。この際、この２次元電子ガス中の電子の速度（移動度）は極めて高くなるため、高速動作が可能である。また、ＧａＮはＧａＡｓ等と比べてバンドギャップが大きいため、このＨＥＭＴ素子９０は高い絶縁耐圧をもち、高出力動作をすることができる。この場合、良好な増幅特性やスイッチング特性を得るためには、ソース電極９５とドレイン電極９６間に流れる電流のオン／オフ時の比率、あるいはこれらの間の抵抗のオフ／オン時の比率を大きくすることが必要である。なお、図６に示された構造はＨＥＭＴ素子の最も単純な構造であり、実際には、例えばソース電極９５、ドレイン電極９６と電子供給層９４とのコンタクトの形状やゲート電極９７近傍の形状等はより最適化され、図６とは異なったものとなる場合が多い。
ＨＥＭＴ素子９０の特性は、能動層となる電子走行層９３、電子供給層９４の結晶性の影響を大きく受け、これらの結晶性や製造コストは基板９１の影響を強く受ける。従って、基板９１の選定は重要である。基板９１としては、例えば、絶縁性のものとして、サファイアや半絶縁性のＳｉＣ等が用いられる。また、近年は、ＧａＮのウェハとして、取り扱い容易な大きさのｎ−ＧａＮ（ｎ型ＧａＮ）ウェハを安価に得ることができるようになり、これを基板９１として用いることもできるようになった。この場合には、基板９１の導電性は高い。
導電性の高い基板９１を用いた場合には、基板９１全体をソース電極９５と電気的に接続すれば、ＨＥＭＴ素子９０の表面（上面）側にソース電極パッドを形成する必要がなくなりレイアウト上有利であり、かつオン抵抗を小さくすることができるというメリットがある。また、ＧａＮ系のＨＥＭＴ素子においては、大電流動作時のオフからオン切替時において電流が減少する電流コラプスという現象が知られている。導電性の基板９１を用いて基板９１側を一定電位に固定することにより電界集中を抑制することは、この電流コラプスの抑制という観点からも有効であることが知られている。しかしながら、一方で、ソース電極９５とドレイン電極９６間において基板９１を介したリークが発生し、この間の耐圧が劣化するというデメリットがある。図６の構造においては、この点を改善するために、ｎ−ＧａＮ（基板９１）と電子走行層９３との間にｐ型ＧａＮ層９２が挿入されている。この場合には、基板９１とｐ型ＧａＮ層９２との間のｐｎ接合によって導電性の基板９１はバイアスされるため、基板９１を介したリークは抑制される。ただし、このｐ型ＧａＮ層９２中の正孔がＨＥＭＴ素子９０の動作（ゲート電流やドレイン電流）に悪影響を与える場合がある。これを抑制するために、特許文献１には、ｐ型ＧａＮ層９２と電子走行層９３との間に更にｎ型層、ｐ型層を挿入した構成が記載されている。
一方、基板９１が例えばサファイア等の絶縁体である場合には、基板９１を介したリークは発生しないが、逆に、上記のようなソース電極構成をとることができないため、上記のメリットは得られない。従って、この場合においても、絶縁性の基板９１と電子走行層９３との間に導電性半導体層（ｐ型ＧａＮ層９２）を挿入することが行われている。これによって、導電性の基板９１を用いた場合と同様のメリットを得ることができる。
上記の通り、結局、基板９１の種類によらず、基板９１上にｐ型ＧａＮ層９２を形成することは有効である。
特開２０００−１５０５３８号公報
ｐ型ＧａＮ層９２は、電子走行層９３や電子供給層９４と同様に、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＭＯＶＰＥ（Ｍｅｔａｌｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法等によってエピタキシャル成長によって形成される。この際、ｐ型ドーパントとしては、ＭｇやＺｎ等が用いられる。
上記の構造を製造する際に、このｐ型ドーパントは、ｐ型ＧａＮ層９２内だけに留まらず、その上方にある電子走行層９３等にも拡散をする。この拡散として考えられるのは、単にｐ型ＧａＮ層９２内から電子走行層９３等にｐ型ドーパントが拡散する場合だけではない。例えば電子走行層９３とｐ型ＧａＮ層９２とを同一の結晶成長装置（ＭＢＥ装置やＭＯＶＰＥ反応炉）内で形成する場合には、ｐ型ＧａＮ層９２を形成する際に結晶成長装置内に残留したｐ型ドーパントが、その後に形成する電子走行層９３等に取り込まれる場合も含む。こうした拡散を抑制することは容易ではない。
電子走行層９３（能動層）にこのＭｇ等が拡散した場合、例えば電子の散乱体となり、電子の移動度を低下させる。すなわち、ＨＥＭＴ素子９０の動作に悪影響を与えることがある。
こうした状況は、ＨＥＭＴ素子に限らず、基板上に導電性半導体層が形成され、この上にＧａＮ系の能動層が形成されたデバイス、例えばＭＥＳＦＥＴ（ＭＥｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）あるいはＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）等においても同様である。
従って、基板と能動層との間に導電性半導体層を挿入した構成をもつＧａＮ系デバイスにおいて、導電性半導体層中のドーパントの悪影響を抑制することは困難であった。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、基板上に、化学式ＡｌｘＭｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１、ここで、ＭはＩｎ、Ｂのうちの１種を少なくとも含む）で表される組成をもつ能動層が形成された構成を具備し、前記基板と前記能動層との間に、化学式ＡｌｐＭｑＧａ１−ｐ−ｑＮ（０≦ｐ＜１、０≦ｑ＜１、０≦ｐ＋ｑ＜１）で表される組成をもつ導電性半導体層が形成された構成を具備する半導体装置であって、前記能動層と前記導電性半導体層との間に、化学式ＡｌｒＭｓＧａ１−ｒ−ｓＮ（ｐ＜ｒ＜１、ｘ＜ｒ、０≦ｓ＜１、０≦ｒ＋ｓ＜１）で表される組成をもつ半絶縁性半導体層が形成されたことを特徴とする。
本発明の半導体装置において、前記導電性半導体層における導電率は、前記基板側で高く、前記半絶縁性半導体層側で低く設定されたことを特徴とする。
本発明の半導体装置において、前記半絶縁性半導体層の組成は厚さ方向において変動し、前記導電性半導体層側で、ｒ＝ｐ、ｓ＝ｑ、前記能動層側で、ｒ＝ｘ、ｓ＝ｙであり、前記導電性半導体層側と前記能動層側の中間において、ｐ＜ｒ、ｘ＜ｒとなる領域を具備することを特徴とする。
本発明の半導体装置において、前記導電性半導体層の組成は厚さ方向において変動し、前記半絶縁性半導体層側で、ｐ＝ｒ、ｑ＝ｓであることを特徴とする。
本発明の半導体装置は、基板上に、化学式ＡｌｘＭｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１、ここで、ＭはＩｎ、Ｂのうちの１種を少なくとも含む）で表される組成をもつ能動層が形成された構成を具備する半導体装置であって、前記基板と前記能動層との間に、化学式ＡｌｐＭｑＧａ１−ｐ−ｑＮ（０≦ｐ＜１、０≦ｑ＜１、０≦ｐ＋ｑ＜１）で表される組成をもつ導電性半導体層と、化学式ＡｌｒＭｓＧａ１−ｒ−ｓＮ（ｐ＜ｒ＜１、ｘ＜ｒ、０≦ｓ＜１、０≦ｒ＋ｓ＜１）で表される組成をもつ半絶縁性半導体層とが、前記導電性半導体層が前記基板側に、前記半絶縁性半導体層が前記能動層側にそれぞれくるように、交互にそれぞれ２層以上が形成されたことを特徴とする。
本発明の半導体装置において、前記基板側に設けられた前記導電性半導体層の導電率は、前記能動層側に設けられた前記導電性半導体層の導電率よりも高いことを特徴とする。
本発明の半導体装置において、前記基板はｎ型導電性をもち、前記導電性半導体層はｐ型導電性をもつことを特徴とする。
本発明の半導体装置において、前記基板は半絶縁性であることを特徴とする。
本発明の半導体装置において、前記基板は窒化ガリウムであることを特徴とする。
本発明の半導体装置において、前記基板はサファイアであることを特徴とする。
本発明の半導体装置の製造方法は、前記半導体装置の製造方法であって、前記基板上に、前記導電性半導体層、前記半絶縁性半導体層、及び前記能動層を、同一の結晶成長装置内で順次形成することを特徴とする。
本発明は以上のように構成されているので、基板と能動層との間に導電性半導体層を挿入した構成をもつＧａＮ系デバイスにおいて、導電性半導体層中のドーパントの悪影響を抑制することができる。
本発明の第１の実施の形態に係るＨＥＭＴ素子の断面図である。 本発明の第１の実施の形態に係るＨＥＭＴ素子における導電性半導体層中のドーパントの分布の一例を示す図である。 本発明の第１の実施の形態に係るＨＥＭＴ素子における半絶縁性半導体層中の組成分布の一例を示す図である。 本発明の第２の実施の形態に係るＨＥＭＴ素子の断面図である。 本発明の第２の実施の形態に係るＨＥＭＴ素子における導電性半導体層中のドーパント濃度構成の一例を示す図である。 ＧａＮ系半導体を用いた従来のＨＥＭＴ素子の断面図である。
以下、本発明の実施の形態に係る半導体装置として、特に高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）素子について説明する。このＨＥＭＴ素子においては、基板上に導電性のＧａＮ系半導体層が形成され、その上にＧａＮ系の半導体からなる能動層（デバイス動作に直接関わる層）が形成される。
（第１の実施の形態）
図１に、第１の実施の形態に係るＨＥＭＴ素子の断面構造を示す。このＨＥＭＴ素子１０においては、基板１１としてｎ−ＧａＮ（ｎ型のＧａＮウェハ）が用いられる。この上に、リーク電流の低減及び電流コラプス抑制等のためにｐ型ＧａＮ層（導電性半導体層）１２が形成される。ｐ型ＧａＮ層１２におけるｐ型ドーパントとしては、ＭｇやＺｎが用いられ、この層の形成は、ＭＢＥ法やＭＯＶＰＥ法によって行うことができる。
ここでは、ｐ型ＧａＮ層１２の上に、ノンドープＡｌＮ層（半絶縁性半導体層）１３が形成され、その上に、半絶縁性ＧａＮからなる電子走行層（能動層）１４、ｎ−ＡｌＧａＮからなる電子供給層（能動層）１５が、ＭＢＥ法、ＭＯＶＰＥ法等によって順次形成される。なお、ここでいうノンドープとは、伝導性の制御等のための意図的な不純物導入を行っていないことを意味する。従って、意図的でなく不可避的に導入された不純物は含んでいてもよい。電子走行層１４及び電子供給層１５は、共にＨＥＭＴ素子１０における能動層として機能する。ここで、電子供給層１５を構成するｎ−ＡｌＧａＮは、例えばｎ型のＡｌ０．２０Ｇａ０．８０Ｎ（ｘ＝０．２０程度）である。電子供給層１５上には、ソース電極１６、ドレイン電極１７が形成され、これらの間における電子走行層１４と電子供給層１５との界面の電子走行層１４側に２次元電子ガスが形成される。この２次元電子ガスからなるチャンネルのオン・オフが、空乏層を介してゲート電極１８に印加された電圧で制御される。ソース電極１６、ドレイン電極１７は、共に電子供給層１５（ｎ−ＡｌＧａＮ）とオーミック接触をする材料として、例えばＴｉ／Ａｕ等で構成される。ゲート電極１８は、ｎ−ＡｌＧａＮとショットキー接触をし、ｎ−ＡｌＧａＮ中に空乏層を形成する材料として、例えばＮｉ／Ａｕで構成される。
この構造においては、基板１１が導電性であり、その電位を一定とすることができるため、電流コラプスが抑制される。また、基板１１とソース電極１６とを同電位とすることができるため、基板１１全体をソース電極とする構成を実現することができる。この際、導電性である基板１１（ｎ−ＧａＮ）を介したソース電極１６、ドレイン電極１７間のリークは、基板１１とｐ型ＧａＮ層１２間のｐｎ接合によって基板１１がバイアスされるため、抑制される。
このＨＥＭＴ素子１０の特徴は、能動層となる電子走行層１４とｐ型ＧａＮ層（導電性半導体層）１２との間にノンドープＡｌＮ層（半絶縁性半導体層）１３が形成されていることである。このノンドープＡｌＮ層１３によって、ｐ型ＧａＮ層１２中のドーパントであるＭｇやＺｎが上側の能動層である電子走行層１４に拡散することを抑制することができる。また、この層はノンドープであるため、この層中のドーパントが上側の能動層へ拡散することもない。ここでいう拡散とは、単にｐ型ＧａＮ層１２中から電子走行層１４側にドーパントが拡散する場合だけでない。ｐ型ＧａＮ層１２と電子走行層１４とを同じ結晶成長装置（ＭＢＥ装置、ＭＯＶＰＥ反応炉等）内で形成する場合に、ｐ型ＧａＮ層１２を成長する際にこの結晶成長装置内に残留したドーパントが、その後に成長させた電子走行層１４に添加される場合も含む。どちらの場合においても、半絶縁性半導体層１３を介在させることによって、このドーパントが電子走行層１４等の中に混入することを抑制できることは明らかである。特に後者の場合には、ｐ型ＧａＮ層１２、半絶縁性半導体層１３、電子走行層１４等を同一の結晶成長装置内で形成するという製造方法を用いる場合に有効である。この場合には、例えば結晶成長装置の内壁に付着したドーパント元素上にＡｌＮ層が付着し、電子走行層１４を成長する際にこのドーパントが混入することが抑制される。
また、ノンドープＡｌＮ層１３には、ドナー、アクセプタ等のドーパントが意図的に添加されておらず、かつＡｌＮのバンドギャップは６．３ｅＶと、ＧａＮの３．４ｅＶと比べて大きい。従って、この層の絶縁性は充分に高く、この層の面内方向を介したソース電極１６、ドレイン電極１７間のリークは抑制される。一方、ＡｌＮと、この層の上下にある電子走行層１４、ｐ型ＧａＮ層（ＧａＮ）１２との間には、格子不整合が存在する。この格子不整合による電子走行層１４中の結晶欠陥の発生を抑制するためには、このノンドープＡｌＮ層１３を薄くすることが好ましい。従って、ノンドープＡｌＮ層（半絶縁性半導体層）１３の厚さは、上記のＭｇ等の拡散の抑制効果と、結晶欠陥の影響を考慮した上で適宜設定される。
また、上記の効果が強くなるようにｐ型ＧａＮ層１２におけるドーパント（Ｍｇ、Ｚｎ等）の濃度分布を設定すれば、更に効果的である。この場合のｐ型ＧａＮ層１２における深さ方向のドーパント濃度分布の一例を図２に示す。この場合には、ｐｎ接合を形成する基板１１側におけるｐ型ドーパント濃度を高く（導電率を高く）し、拡散を抑制したい半絶縁性半導体層１３側で低く（導電率を低く）している。これによって、ｐｎ接合の形成によってリーク電流が抑制されるという効果が保たれると共に、ドーパントの拡散は更に抑制される。この構成は、ｐ型ＧａＮ層１２の結晶成長時のドーパント量を制御することにより容易に実施できる。
また、導電性半導体層（ｐ型ＧａＮ層）１２が能動層（電子走行層１４、電子供給層１５）と基板１１との間に形成された構造であれば、こうした半絶縁性半導体層（ノンドープＡｌＮ層）１３を用いることが有効であることは明らかである。従って、基板１１として、ｎ−ＧａＮ以外にも、半絶縁性ＧａＮ、ＳｉＣ、絶縁性であるサファイア等が用いられた場合にも同様の構造を用いることができる。なお、ＧａＮ以外を基板１１として用いる場合には、基板１１と導電性半導体層（ｐ型ＧａＮ層）１２との間に、バッファ層としてＡｌＮ層等を設けることが好ましい。絶縁性の基板が用いられる場合には、ｐ型ＧａＮ層１２によって、基板１１側の電位を一定とすることができるために、電流コラプスが抑制される。この場合においても、ドーパントの能動層への拡散を抑制することができる。また、上記の例においては、基板１１をｎ−ＧａＮとしたために、導電性半導体層１２をｐ型としたが、半絶縁性や絶縁性の基板を用いる場合には、導電性半導体層１２をｎ型とすることもできる。また、基板１１がｐ型の導電性であれば、導電性半導体層１２をｎ型とすることができることも明らかである。
なお、上記の例では、半絶縁性半導体層１３をノンドープＡｌＮ層としたが、下層のドーパントの拡散を抑制できると共に、この層からのドーパントの拡散が無視できる半導体層であり、かつ基板１１や能動層よりも充分に高い絶縁性をもつ半導体層であれば、半絶縁性半導体層１３として用いることができる。
また、上記の例では、能動層（電子走行層１４）をＧａＮとしたが、ＧａＮ系の混晶半導体として、これを一般的に、化学式ＡｌｘＭｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１、ここで、ＭはＩｎ、Ｂのうちの１種を少なくとも含む）とすることができる。これに対応して、導電性半導体層１２として、ｐ型ＧａＮの代わりに、化学式ＡｌｐＭｑＧａ１−ｐ−ｑＮ（０≦ｐ＜１、０≦ｑ＜１、０≦ｐ＋ｑ＜１）で表される導電性の半導体を用いることができる。この場合、半絶縁性半導体層１３として、能動層、導電性半導体層１２よりもＡｌリッチでありバンドギャップの大きなＡｌｒＭｓＧａ１−ｒ−ｓＮ（ｐ＜ｒ＜１、ｘ＜ｒ、０≦ｓ＜１、０≦ｒ＋ｓ＜１）で表されるノンドープの半絶縁性半導体層を用いることができる。この場合、ｘ、ｙ、ｐ、ｑ、ｒ、ｓの値については、上記の効果を得るという観点だけでなく、良好な結晶性をもつ電子走行層１４を得るという観点からも、適宜設定される。
この場合、半絶縁性半導体層１３中の組成（ｒ、ｓ）を均一とする必要はない。その一例における半絶縁性半導体層１３中のｒ、ｓの組成分布を図３（ａ）（ｂ）にそれぞれ示す。この場合には、ｒ、ｓを厚さ方向において変化させ、導電性半導体層１２側ではｒ＝ｐ、ｓ＝ｑ、能動層側ではｒ＝ｘ、ｓ＝ｙとし、これらの中間においてｐ、ｘ＜ｒとなるような傾斜組成としている。こうした組成の半絶縁性半導体層１３を用いることにより、能動層（電子走行層１４）との界面における格子不整合を低減し、より良好な特性の能動層を得ることができる。
同様に、導電性半導体層１２の組成ｐ、ｑを厚さ方向で変化させ、半絶縁性半導体層１３側ではｐ＝ｓ、ｑ＝ｒとなるような設定とすることができる。この場合においても、半絶縁性半導体層１３と導電性半導体層１２との界面における格子不整合を低減することができる。この場合には、基板１１側では基板１１に対する格子不整合が小さいようにｐ、ｑを設定すればよく、特に基板１１がＧａＮ系半導体である場合には有効である。基板１１がＧａＮ系半導体でない場合でも、ｐ、ｑを最適化することによって基板１１との格子不整合を緩和できる場合には同様である。
また、上記の例ではＨＥＭＴ素子について説明したが、これ以外の半導体装置においても本願発明が適用できることは明らかである。導電性のＧａＮ系半導体層上にＧａＮ系の能動層を形成した構成をもつ半導体装置において、能動層へのドーパントの拡散を、半絶縁性半導体層を挿入することによって抑制することができる。
（第２の実施の形態）
第２の実施の形態のＨＥＭＴ素子においては、第１の実施の形態のＨＥＭＴ素子におけるｐ型ＧａＮ層（導電性半導体層）１２とノンドープＡｌＮ層（半絶縁性半導体層）１３とのなす構造を、別の構成とすることにより、同様の効果を奏する。
第２の実施の形態に係るＨＥＭＴ素子の断面構造の一部を図４に示す。ここで、電子供給層１５より上側は第１の実施の形態と同様であるため、省略している。このＨＥＭＴ素子２０においては、基板１１上に、ｐ型ＧａＮ層（導電性半導体層）２２、ノンドープＡｌＮ層（半絶縁性半導体層）２３とが交互に４層ずつ形成され、その上に電子走行層（能動層）１４が形成されている。ただし、基板１１側にｐ型ＧａＮ層２２が、電子走行層１４側にノンドープＡｌＮ層２３が、それぞれくるような順序とされる。
第１の実施の形態は、この構成におけるｐ型ＧａＮ層２２、ノンドープＡｌＮ層２３とを１層ずつ設けた場合に該当する。従って、第２の実施の形態に係る構成によっても、ｐ型ＧａＮ層（導電性半導体層）２２のもたらす効果である、リーク電流の抑制、電流コラプスの抑制等が得られることは明らかである。一方、ノンドープＡｌＮ層（半絶縁性半導体層）２３のもたらす効果である、ｐ型ＧａＮ層２２中のドーパントの能動層（電子走行層１４）側への拡散の抑制が得られることも明らかである。すなわち、第１の実施の形態と同様の効果が得られる。
一方、ｐ型ＧａＮ層２２とノンドープＡｌＮ層２３とでは、格子定数の不整合が存在する。これに対して、図４の構造においては、ｐ型ＧａＮ層２２とノンドープＡｌＮ層２３の各々を薄くして積層することにより、この不整合による結晶欠陥（転位等）や残留応力を緩和することができる。電子走行層１４はこの構造の上に形成されるため、第１の実施の形態と比べて、電子走行層１４をより良質とすることができる、
この際、第１の実施の形態と同様に、ｐ型ＧａＮ層２２中のドーパント濃度は、全てのｐ型ＧａＮ層２２において同一とする必要はない。図５に示されるように、基板１１側にあるｐ型ＧａＮ層２２のドーピング濃度を高く、能動層（電子走行層１４）側にあるｐ型ＧａＮ層２２のドーピング濃度を低くすることによって、ドーパントの能動層側への拡散が更に抑制できることは明らかである。この場合、各ｐ型ＧａＮ層２２を形成する際においては、ドーピング濃度を各々一定とすることができる。
また、各ｐ型ＧａＮ層２２、各ノンドープＡｌＮ層２３の厚さを一定とする必要はない。これらの層数及び厚さは、上記の効果を奏する限りにおいて適宜設定される。特に、層数についてはｐ型ＧａＮ層２２、ノンドープＡｌＮ層が各々が２層以上であればよい。
なお、第１の実施の形態と同様に、電子走行層１４（能動層）として、化学式ＡｌｘＭｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１、ここで、ＭはＩｎ、Ｂのうちの１種を少なくとも含む）を用いることができる。これに対応して、導電性半導体層２２として、ｐ型ＧａＮの代わりに、化学式ＡｌｐＭｑＧａ１−ｐ−ｑＮ（０≦ｐ＜１、０≦ｑ＜１、０≦ｐ＋ｑ＜１）で表される導電性の半導体を、半絶縁性半導体層２３として、ノンドープＡｌＮの代わりにＡｌｒＭｓＧａ１−ｒ−ｓＮ（ｐ＜ｒ＜１、ｘ＜ｒ、０≦ｓ＜１、０≦ｒ＋ｓ＜１）で表されるノンドープの半絶縁性半導体を用いることができる。ｐ、ｑ、ｒ、ｓの値を単一の導電性半導体層２２、半絶縁性半導体層２３内において均一とする必要はなく、端部において隣接する層に適合させるように設定することができることについても、第１の実施の形態と同様である。基板１１として導電性のｎ−ＧａＮ、半絶縁性ＧａＮ、ＳｉＣ、絶縁性のサファイア等を用いることができること、ＨＥＭＴ素子以外にこの構造を用いることができることも同様である。
１０、２０、９０ ＨＥＭＴ素子
１１、９１ 基板
１２、２２、９２ ｐ型ＧａＮ層（導電性半導体層）
１３、２３ ノンドープＡｌＮ層（半絶縁性半導体層）
１４、９３ 電子走行層（能動層）
１５ ９４ 電子供給層（能動層）
１６、９５ ソース電極
１７、９６ ドレイン電極
１８、９７ ゲート電極

Claims (11)

  1. 基板上に、化学式ＡｌｘＭｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１、ここで、ＭはＩｎ、Ｂのうちの１種を少なくとも含む）で表される組成をもつ能動層が形成された構成を具備し、前記基板と前記能動層との間に、化学式ＡｌｐＭｑＧａ１−ｐ−ｑＮ（０≦ｐ＜１、０≦ｑ＜１、０≦ｐ＋ｑ＜１）で表される組成をもつ導電性半導体層が形成された構成を具備する半導体装置であって、
    前記能動層と前記導電性半導体層との間に、化学式ＡｌｒＭｓＧａ１−ｒ−ｓＮ（ｐ＜ｒ＜１、ｘ＜ｒ、０≦ｓ＜１、０≦ｒ＋ｓ＜１）で表される組成をもつ半絶縁性半導体層が形成されたことを特徴とする半導体装置。
  2. 前記導電性半導体層における導電率は、前記基板側で高く、前記半絶縁性半導体層側で低く設定されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記半絶縁性半導体層の組成は厚さ方向において変動し、
    前記導電性半導体層側で、ｒ＝ｐ、ｓ＝ｑ、
    前記能動層側で、ｒ＝ｘ、ｓ＝ｙであり、
    前記導電性半導体層側と前記能動層側の中間において、ｐ＜ｒ、ｘ＜ｒとなる領域を具備することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記導電性半導体層の組成は厚さ方向において変動し、
    前記半絶縁性半導体層側で、ｐ＝ｒ、ｑ＝ｓであることを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
  5. 基板上に、化学式ＡｌｘＭｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１、ここで、ＭはＩｎ、Ｂのうちの１種を少なくとも含む）で表される組成をもつ能動層が形成された構成を具備する半導体装置であって、
    前記基板と前記能動層との間に、化学式ＡｌｐＭｑＧａ１−ｐ−ｑＮ（０≦ｐ＜１、０≦ｑ＜１、０≦ｐ＋ｑ＜１）で表される組成をもつ導電性半導体層と、
    化学式ＡｌｒＭｓＧａ１−ｒ−ｓＮ（ｐ＜ｒ＜１、ｘ＜ｒ、０≦ｓ＜１、０≦ｒ＋ｓ＜１）で表される組成をもつ半絶縁性半導体層とが、
    前記導電性半導体層が前記基板側に、前記半絶縁性半導体層が前記能動層側にそれぞれくるように、交互にそれぞれ２層以上が形成されたことを特徴とする半導体装置。
  6. 前記基板側に設けられた前記導電性半導体層の導電率は、前記能動層側に設けられた前記導電性半導体層の導電率よりも高いことを特徴とする請求項５に記載の半導体装置。
  7. 前記基板はｎ型導電性をもち、前記導電性半導体層はｐ型導電性をもつことを特徴とする請求項１から請求項６までのいずれか１項に記載の半導体装置。
  8. 前記基板は半絶縁性であることを特徴とする請求項１から請求項６までのいずれか１項に記載の半導体装置。
  9. 前記基板は窒化ガリウムであることを特徴とする請求項７または８に記載の半導体装置。
  10. 前記基板はサファイアであることを特徴とする請求項１から請求項６までのいずれか１項に記載の半導体装置。
  11. 請求項１から請求項１０までのいずれか１項に記載の半導体装置の製造方法であって、
    前記基板上に、前記導電性半導体層、前記半絶縁性半導体層、及び前記能動層を、同一の結晶成長装置内で順次形成することを特徴とする半導体装置の製造方法。
JP2009189153A 2009-08-18 2009-08-18 半導体装置及びその製造方法 Pending JP2011040676A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009189153A JP2011040676A (ja) 2009-08-18 2009-08-18 半導体装置及びその製造方法
US12/853,368 US8564021B2 (en) 2009-08-18 2010-08-10 Semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009189153A JP2011040676A (ja) 2009-08-18 2009-08-18 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2011040676A true JP2011040676A (ja) 2011-02-24

Family

ID=43604650

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009189153A Pending JP2011040676A (ja) 2009-08-18 2009-08-18 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US8564021B2 (ja)
JP (1) JP2011040676A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074045A (ja) * 2011-09-27 2013-04-22 Sumitomo Electric Ind Ltd 半導体装置
JP2013125913A (ja) * 2011-12-15 2013-06-24 Advanced Power Device Research Association 半導体装置
JP2019161013A (ja) * 2018-03-13 2019-09-19 株式会社デンソー 半導体装置
JP2021166232A (ja) * 2020-04-06 2021-10-14 株式会社東芝 半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103430294B (zh) * 2011-03-18 2016-11-09 富士通株式会社 化合物半导体装置及其制造方法
JP2012199398A (ja) * 2011-03-22 2012-10-18 Sumitomo Electric Ind Ltd 複合ＧａＮ基板およびその製造方法、ならびにＩＩＩ族窒化物半導体デバイスおよびその製造方法
US8872712B2 (en) * 2011-06-08 2014-10-28 Amazon Technologies, Inc. Multi-band antenna
US8710511B2 (en) 2011-07-29 2014-04-29 Northrop Grumman Systems Corporation AIN buffer N-polar GaN HEMT profile
CN105229778B (zh) * 2013-06-06 2018-12-11 日本碍子株式会社 13族氮化物复合基板、半导体元件及13族氮化物复合基板的制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004066393A1 (ja) * 2003-01-17 2004-08-05 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
JP2005235935A (ja) * 2004-02-18 2005-09-02 Furukawa Electric Co Ltd:The 高電子移動度トランジスタ
JP2006032749A (ja) * 2004-07-20 2006-02-02 Toyota Motor Corp 半導体装置とその製造方法
JP2006303475A (ja) * 2005-03-23 2006-11-02 Nichia Chem Ind Ltd 電界効果トランジスタ
JP2007180143A (ja) * 2005-12-27 2007-07-12 Toshiba Corp 窒化物半導体素子
JP2007221001A (ja) * 2006-02-17 2007-08-30 Furukawa Electric Co Ltd:The 半導体素子
JP2008072029A (ja) * 2006-09-15 2008-03-27 Sumitomo Chemical Co Ltd 半導体エピタキシャル結晶基板の製造方法
JP2008235613A (ja) * 2007-03-22 2008-10-02 Eudyna Devices Inc 半導体装置
JP2010251414A (ja) * 2009-04-13 2010-11-04 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3129298B2 (ja) 1998-11-11 2001-01-29 日本電気株式会社 電界効果トランジスタ及びその製造方法
JP4810072B2 (ja) * 2004-06-15 2011-11-09 株式会社東芝 窒素化合物含有半導体装置
JP4650224B2 (ja) * 2004-11-19 2011-03-16 日亜化学工業株式会社 電界効果トランジスタ
JP4705412B2 (ja) * 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
US7364988B2 (en) * 2005-06-08 2008-04-29 Cree, Inc. Method of manufacturing gallium nitride based high-electron mobility devices
JP5274245B2 (ja) * 2006-04-10 2013-08-28 富士通株式会社 化合物半導体構造とその製造方法
JP5400266B2 (ja) * 2006-04-17 2014-01-29 パナソニック株式会社 電界効果トランジスタ

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004066393A1 (ja) * 2003-01-17 2004-08-05 Sanken Electric Co., Ltd. 半導体装置及びその製造方法
JP2005235935A (ja) * 2004-02-18 2005-09-02 Furukawa Electric Co Ltd:The 高電子移動度トランジスタ
JP2006032749A (ja) * 2004-07-20 2006-02-02 Toyota Motor Corp 半導体装置とその製造方法
JP2006303475A (ja) * 2005-03-23 2006-11-02 Nichia Chem Ind Ltd 電界効果トランジスタ
JP2007180143A (ja) * 2005-12-27 2007-07-12 Toshiba Corp 窒化物半導体素子
JP2007221001A (ja) * 2006-02-17 2007-08-30 Furukawa Electric Co Ltd:The 半導体素子
JP2008072029A (ja) * 2006-09-15 2008-03-27 Sumitomo Chemical Co Ltd 半導体エピタキシャル結晶基板の製造方法
JP2008235613A (ja) * 2007-03-22 2008-10-02 Eudyna Devices Inc 半導体装置
JP2010251414A (ja) * 2009-04-13 2010-11-04 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074045A (ja) * 2011-09-27 2013-04-22 Sumitomo Electric Ind Ltd 半導体装置
JP2013125913A (ja) * 2011-12-15 2013-06-24 Advanced Power Device Research Association 半導体装置
JP2019161013A (ja) * 2018-03-13 2019-09-19 株式会社デンソー 半導体装置
WO2019176722A1 (ja) * 2018-03-13 2019-09-19 株式会社デンソー 半導体装置
JP2021166232A (ja) * 2020-04-06 2021-10-14 株式会社東芝 半導体装置
JP7261196B2 (ja) 2020-04-06 2023-04-19 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US20110042787A1 (en) 2011-02-24
US8564021B2 (en) 2013-10-22

Similar Documents

Publication Publication Date Title
JP6371986B2 (ja) 窒化物半導体構造物
JP5564842B2 (ja) 半導体装置
US9520489B2 (en) Semiconductor device
JP5942204B2 (ja) 半導体装置
JP6174874B2 (ja) 半導体装置
US8441035B2 (en) Field effect transistor and method of manufacturing the same
US8564021B2 (en) Semiconductor device and its manufacturing method
US9478632B2 (en) Method of manufacturing a semiconductor device
US8519439B2 (en) Nitride semiconductor element with N-face semiconductor crystal layer
JP2008034411A (ja) 窒化物半導体素子
JP2011071356A (ja) 半導体装置
JP2008130655A (ja) 半導体素子
JP2013115362A (ja) 窒化物半導体ダイオード
US9087890B2 (en) Semiconductor device
JP2012227456A (ja) 半導体装置
US20160211357A1 (en) Semiconductor device
JP2010258313A (ja) 電界効果トランジスタ及びその製造方法
US20150021665A1 (en) Transistor having back-barrier layer and method of making the same
US20150053991A1 (en) Transistor having an ohmic contact by gradient layer and method of making the same
JP7361723B2 (ja) 窒化物半導体装置
US20160211358A1 (en) Semiconductor device
US9627489B2 (en) Semiconductor device
Zhu et al. Comparing buffer leakage in PolarMOSH on SiC and free-standing GaN substrates
JP2009070935A (ja) 窒化物半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120807

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140407

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140422