JP2011035376A - 電界効果型トランジスタの製造方法及び電界効果型トランジスタ - Google Patents

電界効果型トランジスタの製造方法及び電界効果型トランジスタ Download PDF

Info

Publication number
JP2011035376A
JP2011035376A JP2010131676A JP2010131676A JP2011035376A JP 2011035376 A JP2011035376 A JP 2011035376A JP 2010131676 A JP2010131676 A JP 2010131676A JP 2010131676 A JP2010131676 A JP 2010131676A JP 2011035376 A JP2011035376 A JP 2011035376A
Authority
JP
Japan
Prior art keywords
active layer
field effect
effect transistor
manufacturing
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010131676A
Other languages
English (en)
Other versions
JP5640478B2 (ja
Inventor
Yukiko Abe
由希子 安部
Naoyuki Ueda
尚之 植田
Yuki Nakamura
有希 中村
Yuji Sone
雄司 曽根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2010131676A priority Critical patent/JP5640478B2/ja
Priority to EP10168749.9A priority patent/EP2273540B1/en
Priority to US12/831,454 priority patent/US8268666B2/en
Priority to KR1020100066251A priority patent/KR101145570B1/ko
Publication of JP2011035376A publication Critical patent/JP2011035376A/ja
Priority to US13/587,744 priority patent/US8492761B2/en
Application granted granted Critical
Publication of JP5640478B2 publication Critical patent/JP5640478B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Weting (AREA)

Abstract

【課題】ＭｇとＩｎを主成分とする酸化物半導体を活性層とする電界効果型トランジスタにおいて、エッチングによりパターニングする工程における活性層のダメージを抑制することが可能な電界効果型トランジスタの製造方法、及び該ダメージが軽減された電界効果型トランジスタを提供すること。
【解決手段】ゲート電極と、ソース電極及びドレイン電極と、チャネル領域を形成する活性層と、を備え、前記活性層がマグネシウム（Ｍｇ）とインジウム（Ｉｎ）を主成分とする酸化物半導体を含んで構成されている電界効果型トランジスタの製造方法であって、前記活性層となる酸化物膜を成膜する成膜工程と、前記酸化物膜を、エッチングを含む工程によりパターニングして、前記活性層を形成するパターニング工程と、前記パターニング工程よりも後に、前記活性層に対して熱処理を行う熱処理工程と、を有する。
【選択図】図３

Description

本発明は、酸化物半導体を含んで構成されている活性層を有する電界効果型トランジスタの製造方法、及び電界効果型トランジスタに関する。
電界効果型トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）は、ゲート電極に電圧をかけ、チャネルの電界により電子または正孔の流れに関門（ゲート）を設ける原理で、ソース電極とドレイン電極間の電流を制御するトランジスタである。ＦＥＴはその特性から、スイッチング素子や増幅素子として利用されている。そして、ＦＥＴは、ゲート電流が低いことに加え、構造が平面的であるため、バイポーラトランジスタと比較して作製や集積化が容易である。そのため、現在の電子機器で使用される集積回路では必要不可欠な素子となっている。ＦＥＴは、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）として、例えばアクティブマトリックス方式のディスプレイに応用されている。
近年、平面薄型ディスプレイ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）として、液晶ディスプレイ、有機ＥＬ（エレクトロルミネッセンス）ディスプレイ、電子ペーパー等が実用化されている。これらＦＰＤは、非晶質シリコンや多結晶シリコンを活性層に用いたＴＦＴを含む駆動回路により駆動されている。そして、ＦＰＤは、さらなる大型化、高精細化、高画質化、高速駆動性が求められており、それに伴って、キャリア移動度が高く、オン／オフ比が高く、特性の経時変化が小さく、素子間のばらつきが小さいＴＦＴが求められている。
しかしながら、非晶質シリコンや多結晶シリコンを活性層に用いたＴＦＴは、それぞれに一長一短があり、同時に全ての要求を満たすことは困難であった。又、軽量、フレキシブル性、高い耐衝撃性、低コストといった特徴を持つディスプレイの実現に向け、プラスチックフィルム等のフレキシブル基板を用いることが検討されている。この場合、製造時において、比較的高温でのプロセスが必要となるシリコンは、基板の耐熱性の点から用いることはできなかった。
そこで、これらの要求に応えるため、非晶質シリコンを超えるキャリア移動度が期待できる酸化物半導体を用いたＴＦＴの開発が活発に行われた（例えば、特許文献1、非特許文献１及び２参照）。特許文献1には、活性層にＺｎＯを用いたＴＦＴが開示されている。非特許文献１には、チャネルに単結晶のＩｎＧａＯ３（ＺｎＯ）５を用いたＴＦＴが開示されている。非特許文献２には、活性層に非晶質のＩｎ−Ｇａ−Ｚｎ系酸化物を用いたＴＦＴが開示されている。
しかしながら、ＺｎＯ及びＩｎ−Ｇａ−Ｚｎ系酸化物の結晶構造は、ウルツ型及びホモロガス型の六方晶系で異方性が強いため、薄膜の配向制御が必須で、大面積のディスプレイ等への応用が困難であるという問題があった。
又、非晶質のＩｎ−Ｇａ−Ｚｎ系酸化物は、高移動度にするためにＺｎ濃度を高めると容易に結晶化するという問題があった。
発明者等は、マグネシウム（Ｍｇ）とインジウム（Ｉｎ）を主成分とする酸化物半導体を活性層とする電界効果型トランジスタが、これらの問題を解決できることを見出した。ＭｇとＩｎを主成分とする酸化物半導体では、その結晶構造の特徴からキャリアの輸送特性が薄膜の配向性に依存しないため、配向制御の必要がなく、非晶質であっても結晶性であっても高い移動度と特性の均一性が実現できる。
更に、発明者等は、ＭｇとＩｎを主成分とする酸化物半導体を活性層とする電界効果型トランジスタを作製し評価した結果、活性層をエッチングによりパターニングする工程を経ることにより、活性層がダメージを受け、トランジスタのオフ状態の特性が劣化するという問題があることを見出した。
すなわち、活性層をエッチングによりパターニングする工程の前後でトランジスタ特性を比較すると、この工程後はオフ電流が増加したり、極端にデプレッションな特性になったり、複数のサンプル間でトランジスタ特性がばらついたりする等のトランジスタ特性の劣化が確認された。
オフ電流の増加は、リーク電流の発生やオン／オフ比の減少を招くため好ましくない。極端にデプレッションな特性は、トランジスタのオフ状態を作るために、より絶対値の大きなゲート電圧が必要となるため好ましくない。又、トランジスタ特性のばらつきはデバイス特性のばらつきにつながる。すなわち、ここで述べたようなトランジスタ特性の劣化は、このトランジスタをディスプレイの駆動回路に用いる場合に大きな問題となる。
上記の点に鑑みて、ＭｇとＩｎを主成分とする酸化物半導体を活性層とする電界効果型トランジスタにおいて、エッチングによりパターニングする工程における活性層のダメージを抑制することが可能な電界効果型トランジスタの製造方法、及び該ダメージが軽減された電界効果型トランジスタを提供することを課題とする。
本電界効果型トランジスタの製造方法は、ゲート電極と、ソース電極及びドレイン電極と、チャネル領域を形成する活性層と、を備え、前記活性層がマグネシウム（Ｍｇ）とインジウム（Ｉｎ）を主成分とする酸化物半導体を含んで構成されている電界効果型トランジスタの製造方法であって、前記活性層となる酸化物膜を成膜する成膜工程と、前記酸化物膜を、エッチングを含む工程によりパターニングして、前記活性層を形成するパターニング工程と、前記パターニング工程よりも後に、前記活性層に対して熱処理を行う熱処理工程と、を有することを要件とする。
本電界効果型トランジスタは、ゲート電極と、ゲート絶縁層と、ソース電極及びドレイン電極と、チャネル領域を形成する活性層と、を備え、前記活性層がマグネシウム（Ｍｇ）とインジウム（Ｉｎ）を主成分とする酸化物半導体を含んで構成されている電界効果型トランジスタであって、前記活性層と前記ゲート絶縁層との界面近傍において、前記活性層中に含まれる水素原子の濃度が１０２１／ｃｍ３以下であることを要件とする。
開示の技術によれば、ＭｇとＩｎを主成分とする酸化物半導体を活性層とする電界効果型トランジスタにおいて、エッチングによりパターニングする工程における活性層のダメージを抑制することが可能な電界効果型トランジスタの製造方法、及び該ダメージが軽減された電界効果型トランジスタを提供することができる。
本実施形態に係る電界効果型トランジスタの例を示す断面図である。 本実施形態に係る電界効果型トランジスタの他の例を示す断面図である。 本実施形態に係る電界効果型トランジスタの製造工程の例を示す図である。 実施例１に係る電界効果型トランジスタの作製方法を示すフローチャートである。 実施例１に係る電界効果型トランジスタの特性の例を示す図である。 比較例１に係る電界効果型トランジスタの特性の例を示す図である。 比較例２に係る電界効果型トランジスタの作製方法を示すフローチャートである。 比較例２に係る電界効果型トランジスタの特性の例を示す図である。 実施例２〜５に係る電界効果型トランジスタの作製方法を示すフローチャートである。 実施例２〜５に係る電界効果型トランジスタの特性の例を示す図である。 実施例２〜５に係る電界効果型トランジスタの立ち上がり電圧の熱処理温度依存性の例を示す図である。 実施例２〜５に係る電界効果型トランジスタの電界効果移動度の熱処理温度依存性の例を示す図である。 実施例６〜９及び比較例３、４において測定した活性層とゲート絶縁層の界面近傍における活性層中の水素原子濃度の例を示す図である。
以下、図面を参照して、実施の形態の説明を行う。
〈実施の形態〉
［本実施形態に係る電界効果型トランジスタの構造］
始めに、本実施形態に係る電界効果型トランジスタの概略の構造について説明する。図１は、本実施形態に係る電界効果型トランジスタの例を示す断面図である。図１を参照するに、電界効果型トランジスタ１０は、基板１１と、ゲート電極１２と、ゲート絶縁膜１３と、ソース電極１４と、ドレイン電極１５と、活性層１６とを有する。
電界効果型トランジスタ１０において、基板１１上にはゲート電極１２が形成されており、更にゲート電極１２を覆うようにゲート絶縁膜１３が形成されている。ゲート絶縁膜１３上にはソース電極１４とドレイン電極１５とがチャネル領域となる所定の間隔を隔てて形成されている。ゲート絶縁膜１３上にはソース電極１４及びドレイン電極１５の一部を覆うように、チャネル領域を形成する活性層１６が形成されている。活性層１６は、ゲート絶縁膜１３を介してゲート電極１２と対向している。
基板１１としては、例えばガラス製の基板、セラミックス製の基板、プラスティック製の基板、フィルム状の基板等を用いることができる。ゲート電極１２の材料としては、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、銀（Ａｇ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）などの単体の金属膜、これらの金属膜を複数積層した金属積層膜、前記金属を含む合金膜、Ｉｎ２Ｏ３、ＳｎＯ２、ＺｎＯ等の導電性酸化物膜、スズ（Ｓｎ）が添加されたＩｎ２Ｏ３（ＩＴＯ）、ガリウム（Ｇａ）が添加されたＺｎＯ、アルミニウム（Ａｌ）が添加されたＺｎＯ、アンチモン（Ｓｂ）が添加されたＳｎＯ２等の導電性酸化物膜、上記材料が微粒子として分散されている膜等を用いることができる。ゲート電極１２の厚さは、例えば１０ｎｍ〜２００ｎｍとすることができる。
ゲート絶縁膜１３の材料としては、例えばＳｉＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＨｆＯ２、Ｎｂ２Ｏ３、ＺｒＯ２などの絶縁性を有する酸化物や、有機絶縁材料、及びＳｉＮｘ等を用いることができる。ゲート絶縁膜１３の厚さは、例えば５０ｎｍ〜５００ｎｍとすることができる。
ソース電極１４及びドレイン電極１５の材料としては、例えばアルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、銀（Ａｇ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）などの単体の金属膜、これらの金属膜を複数積層した金属積層膜、前記金属を含む合金膜、Ｉｎ２Ｏ３、ＳｎＯ２、ＺｎＯ、スズ（Ｓｎ）が添加されたＩｎ２Ｏ３（ＩＴＯ）、ガリウム（Ｇａ）が添加されたＺｎＯ、アルミニウム（Ａｌ）が添加されたＺｎＯ、アンチモン（Ｓｂ）が添加されたＳｎＯ２等の導電性酸化物膜、上記材料が微粒子として分散されている膜等を用いることができる。ソース電極１４及びドレイン電極１５の厚さは、例えば１０ｎｍ〜２００ｎｍとすることができる。
活性層１６の材料としては、ＭｇとＩｎを主成分とする酸化物半導体を用いることができる。具体的には、例えばＩｎ２ＭｇＯ４の組成を有する多結晶膜を用いることができる。活性層１６の厚さは、例えば１０ｎｍ〜２００ｎｍとすることができる。
ただし、ＭｇとＩｎを主成分とする酸化物半導体は、Ｉｎ２ＭｇＯ４に限定されるものではなく、以下に示すようなものでも構わない。すなわち、活性層１６の材料としては、Ｉｎ２ＭｇＯ４においてインジウム（Ｉｎ）の一部がアルミニウム（Ａｌ）及びガリウム（Ｇａ）の少なくとも何れかに置換されたものを用いても良い。この場合、置換元素の種類及び置換量によって、バンドギャップ、伝導帯の底部のエネルギー、酸素原子の格子エネルギーを制御することができる。例えば、置換量を増大させると紫外の透明領域を拡大することができる。又、置換量を増大させると伝導帯のエネルギーレベルが高くなり、電子キャリアが生成しにくくなる。
又、活性層１６の材料としては、Ｉｎ２ＭｇＯ４においてマグネシウム（Ｍｇ）の一部がカルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）の少なくとも何れかに置換されたものを用いても良い。
又、活性層１６を構成する酸化物半導体は、非晶質であっても良いし、スピネル構造（いわゆる逆スピネル構造を含む）或いはオリビン構造を有していても良い。又、活性層１６を構成する酸化物半導体は、結晶質と非晶質とが混在しても良い。更に、活性層１６を構成する酸化物半導体は、スピネル構造を有する相とオリビン構造を有する相とが混在しても良い。
又、活性層１６を構成する酸化物半導体は、酸素の一部が窒素及びフッ素の少なくとも何れかに置換されても良い。この場合、酸化物半導体における酸素量をさらに精度良く制御することが可能となる。
図２は、本実施形態に係る電界効果型トランジスタの他の例を示す断面図である。図２において、図１と同一構成部分には同一符号を付し、その説明を省略する。図２に示す電界効果型トランジスタ２０は、所謂トップコンタクト・ボトムゲート型の電界効果型トランジスタである。このように、本実施形態に係る電界効果型トランジスタは、図１に示す所謂「ボトムコンタクト・ボトムゲート型」に限られるものではなく、図２に示す所謂「トップコンタクト・ボトムゲート型」や図示しない所謂「ボトムコンタクト・トップゲート型」、所謂「トップコンタクト・トップゲート型」であっても構わない。以上が、本実施形態に係る電界効果型トランジスタの概略の構造である。
［本実施形態に係る電界効果型トランジスタの製造方法］
続いて、図１に示す所謂「ボトムコンタクト・ボトムゲート型」の電界効果型トランジスタを例にして、本実施形態に係る電界効果型トランジスタの概略の製造方法について説明する。図３は、本実施形態に係る電界効果型トランジスタの製造工程の例を示す図である。図３において、図１と同一構成部分には同一符号を付し、その説明を省略する場合がある。以下、図３を参照しながら、電界効果型トランジスタ１０の製造方法について説明する。
始めに図３（ａ）に示す工程では、ガラス基板等からなる基板１１上に、蒸着等によりアルミニウム（Ａｌ）等からなる導電体膜を形成し、形成した導電体膜をエッチングによりパターニングすることによりゲート電極１２を形成する。
次いで図３（ｂ）に示す工程では、ゲート電極１２を覆うように、基板１１上にスパッタ等によりＳｉＯ２等からなるゲート絶縁膜１３を形成する。次いで図３（ｃ）に示す工程では、ゲート絶縁膜１３上にスパッタ等によりＩＴＯ等からなる導電体膜を形成し、形成した導電体膜をエッチングによりパターニングすることによりソース電極１４及びドレイン電極１５を形成する。
次いで図３（ｄ）に示す工程（成膜工程）では、ソース電極１４及びドレイン電極１５が形成するチャネル領域を覆うように、ゲート絶縁膜１３上にスパッタ等によりＭｇとＩｎを主成分とする酸化物膜１６ｘを成膜する。次いで図３（ｅ）に示す工程（パターニング工程）では、図３（ｄ）に示す工程（成膜工程）で形成した酸化物膜１６ｘをエッチングによりパターニングすることにより活性層１６を形成する。そして図３（ｅ）に示す工程（パターニング工程）より後に、図３（ｄ）に示す工程（成膜工程）において酸化物膜１６ｘを成膜した温度以上の温度（例えば３００℃）で、活性層１６に対して熱処理を行う（熱処理工程）。これにより、本実施形態に係る電界効果型トランジスタが製造される。以上が、本実施形態に係る電界効果型トランジスタの概略の製造方法である。
なお、発明者等は、種々の実験等を繰り返し行った結果、ＭｇとＩｎを主成分とする酸化物半導体を活性層とする電界効果型トランジスタにおいて、図３（ｅ）に示すパターニング工程の後に、図３（ｄ）に示す成膜工程において酸化物膜１６ｘを成膜した温度以上の温度で活性層１６に対して熱処理を行う熱処理工程を設けることにより、活性層１６のダメージを抑制することが可能となり、トランジスタのオフ状態の特性劣化を防止できることを見出した。ただし、熱処理工程においては、少なくとも活性層１６のチャネル領域を形成する部分に対して熱処理を行えば十分である。以下、実施例及び比較例を示しながら詳しく説明する。
〈実施例１〉
図４は、実施例１に係る電界効果型トランジスタの作製方法を示すフローチャートである。実施例１では、図４のステップ１１〜１８により図１の電界効果型トランジスタ１０を作製し特性を評価した。なお、実施例１に係る電界効果型トランジスタとは、図４のステップ１１〜１８により作製した電界効果型トランジスタ１０を指す。
図４を参照しながら、実施例１に係る電界効果型トランジスタの作製方法について説明する。始めにステップ１１では、ガラス製の基板１１上に、１００ｎｍの厚さになるようにアルミニウム（Ａｌ）を蒸着する（Ｓ１１）。次いでステップ１２では、ステップ１１で蒸着したアルミニウム（Ａｌ）をフォトリソグラフィとエッチングを行ってライン状にパターニングし、ゲート電極１２を形成する（Ｓ１２）。
次いでステップ１３では、スパッタにより、２００ｎｍの厚さになるようにＳｉＯ２を成膜し、ゲート絶縁膜１３を形成する（Ｓ１３）。次いでステップ１４では、スパッタにより、１００nmの厚さになるようにＩＴＯを成膜する（Ｓ１４）。次いでステップ１５では、ステップ１４でスパッタ成膜したＩＴＯ膜を、フォトリソグラフィとウェットエッチングにより、ソース電極１４及びドレイン電極１５に対応した形状にパターニングする（Ｓ１５）。
次いでステップ１６では、スパッタにより、活性層１６となるＭｇ−Ｉｎ系酸化物膜を形成する。ここではターゲットとして、Ｉｎ２ＭｇＯ４の組成を有する多結晶焼結体を用いた。スパッタ雰囲気はアルゴン（Ａｒ）と酸素（Ｏ２）の混合とし、酸素（Ｏ２）の比率を１．５％に調整した。そして、スパッタパワーを１５０Ｗ、スパッタ時間を２５分とし、厚さ１００ｎｍのＭｇ−Ｉｎ系酸化物膜を形成した（Ｓ１６）。なお、ステップ１６において、基板１１の温度制御は行わなかった。スパッタ中は基板１１の温度が自然に上昇するが、４０℃以下に保たれることがわかっている。すなわち、Ｍｇ−Ｉｎ系酸化物膜の成膜温度は、４０℃以下である。
次いでステップ１７では、ステップ１６でスパッタ成膜したＭｇ−Ｉｎ系酸化物膜を、フォトリソグラフィとウェットエッチングにより、活性層１６に対応した形状にパターニングする（Ｓ１７）。ウェットエッチングには、シュウ酸水溶液を主成分とするエッチング液を用いた。これにより、チャネル長５μm、チャネル幅４０μmのトランジスタが形成された。
次いでステップ１８では、ステップ１７で形成したトランジスタを、Ｍｇ−Ｉｎ系酸化物膜の成膜温度以上の温度（実施例１では４０℃以上の温度）で熱処理する。ただし、熱処理は、少なくとも活性層１６のチャネル領域を形成する部分に対して行えば十分である。実施例１では、オーブンにより３００℃１時間の加熱を行った。なお、加熱は大気雰囲気で行った（Ｓ１８）。
上述したステップ１１〜１８に示す作製方法で作製された実施例１に係る電界効果型トランジスタは、電子をキャリアとする典型的なｎ型トランジスタであった。図５は、実施例１に係る電界効果型トランジスタの特性の例を示す図である。図５には、実施例１に係る電界効果型トランジスタにおいて、ソース・ドレイン間電圧Ｖ（ＤＳ）を２０Ｖとした場合の、ゲート電圧Ｖ（Ｇ）とソース・ドレイン間電流Ｉ（ＤＳ）との関係が示されている。
図５の実線に示すように、ゲート電圧Ｖ（Ｇ）が−４Ｖ以下の場合（ゲート電極１２に−４Ｖ以下の電圧を加えた場合）に実施例１に係る電界効果型トランジスタはオフ状態となり、ゲート電圧Ｖ（Ｇ）＝−４Ｖでのオフ電流値は約０．１ｐＡである。ゲート電圧Ｖ（Ｇ）が−４Ｖを超えるとソース・ドレイン間電流Ｉ（ＤＳ）は増加に転じ、ゲート電圧Ｖ（Ｇ）＝２０Ｖでは３０μAに達する。飽和領域で算出した電界効果移動度は２．９ｃｍ２／Ｖｓであり、８桁を超える良好なオン／オフ比が実現できている。
又、同じプロセス（ステップ１１〜１８）で再度サンプルを作製し特性を評価したところ、図５の点線に示す結果が得られた。図５の実線と点線とはほぼ一致していることから、実施例１で作製したトランジスタの特性のばらつきは非常に小さいことが示された。
〈比較例１〉
比較例１では、図４のステップ１１〜１７により図１に示す電界効果型トランジスタ１０を作製し特性を評価した。以下、図４のステップ１１〜１７により作製した電界効果型トランジスタ１０を、比較例１に係る電界効果型トランジスタと称する。比較例１に係る電界効果型トランジスタは、図４のステップ１８に示す熱処理を行っていない点のみが実施例１に係る電界効果型トランジスタと異なる。
図６は、比較例１に係る電界効果型トランジスタの特性の例を示す図である。図６には比較例１に係る電界効果型トランジスタにおいて、ソース・ドレイン間電圧Ｖ（ＤＳ）を２０Ｖとした場合の、ゲート電圧Ｖ（Ｇ）とソース・ドレイン間電流Ｉ（ＤＳ）との関係が示されている。図６に示すように、ゲート電圧Ｖ（Ｇ）が−４０Ｖから４０Ｖの範囲では、トランジスタがスイッチングせず、オフ状態が実現できていない。
実施例１及び比較例１により、ＭｇとＩｎを主成分とする酸化物半導体を活性層とする電界効果型トランジスタにおいて、Ｍｇ−Ｉｎ系酸化物膜の成膜温度以上の温度で活性層に対して熱処理を行う熱処理工程を設けることにより、活性層のダメージを抑制することが可能となり、トランジスタのオフ状態の特性劣化を防止できることが示された。
〈比較例２〉
図７は、比較例２に係る電界効果型トランジスタの作製方法を示すフローチャートである。図７において、図４と同一構成部分には同一符号を付し、その説明を省略する場合がある。なお、図７のステップ２７（Ｓ２７）は図４のステップ１８（Ｓ１８）と同様であり、図７のステップ２８（Ｓ２８）は図４のステップ１７（Ｓ１７）と同様である。すなわち、図７は、図４においてステップ１７（Ｓ１７）とステップ１８（Ｓ１８）の順番を入れ替えたものである。
比較例２では、図７のステップ１１〜１６、２７、及び２８により図１の電界効果型トランジスタ１０を作製し特性を評価した。なお、比較例２に係る電界効果型トランジスタとは、図７のステップ１１〜１６、２７、及び２８により作製した電界効果型トランジスタ１０を指す。比較例２に係る電界効果型トランジスタは、Ｍｇ−Ｉｎ系酸化物膜を、フォトリソグラフィとウェットエッチングにより、活性層１６に対応した形状にパターニングする工程（ステップ２８）の前に熱処理（ステップ２７）を行っている点のみが実施例１に係る電界効果型トランジスタと異なる。
図８は、比較例２に係る電界効果型トランジスタの特性の例を示す図である。図８には比較例２に係る電界効果型トランジスタにおいて、ソース・ドレイン間電圧Ｖ（ＤＳ）を２０Ｖとした場合の、ゲート電圧Ｖ（Ｇ）とソース・ドレイン間電流Ｉ（ＤＳ）との関係が示されている。図８の実線と点線は、同じプロセス（図７のステップ１１〜１６、２７、及び２８）で２回サンプルを作製し特性を評価した結果である。
図８に示すように、飽和領域でのソース・ドレイン間電流Ｉ（ＤＳ）は比較的安定しているが、実施例１で良好なオフ状態が実現できていた領域（ゲート電圧Ｖ（Ｇ）＜−４Ｖ）において不安定な電流がソース・ドレイン間を流れていることがわかる。オフからオンへのスイッチングの挙動は見られるものの、ソース・ドレイン間電流Ｉ（ＤＳ）が増加に転じるゲート電圧は−２０Ｖ前後と絶対値が大きい。又、サンプル間での特性ばらつきが激しいことも示された。
又、エッチング前のサンプル（図７のステップ２７とステップ２８との間のサンプル）の特性を評価したところ、図８のようなオフの電圧領域での特異的な振る舞いは見られないことが確認された。このことから、図８のようなオフの電圧領域での特異的な振る舞いは、エッチング工程（図７のステップ２８）で活性層１６がダメージを受けたために発生したと考えられる。
実施例１及び比較例２により、ＭｇとＩｎを主成分とする酸化物半導体を活性層とする電界効果型トランジスタにおいて、Ｍｇ−Ｉｎ系酸化物膜をフォトリソグラフィとウェットエッチングによりパターニングして活性層１６を形成するパターニング工程（図４のステップ１７）の後に、Ｍｇ−Ｉｎ系酸化物膜の成膜温度以上の温度で活性層に対して熱処理を行う熱処理工程（図４のステップ１８）を設けることにより、活性層のダメージを抑制することが可能となり、トランジスタのオフ状態の特性劣化を防止できることが示された。すなわち、パターニング工程でエッチングにより活性層１６が受けたダメージを、熱処理工程により回復できることが示された。
〈実施例２〜５〉
図９は、実施例２〜５に係る電界効果型トランジスタの作製方法を示すフローチャートである。図９において、図４と同一構成部分には同一符号を付し、その説明を省略する場合がある。実施例２〜５では、図９のステップ１１〜１３及び３４〜３８により図２の電界効果型トランジスタ２０を作製し特性を評価した。なお、実施例２〜５に係る電界効果型トランジスタとは、図９のステップ１１〜１３及び３４〜３８により作製した電界効果型トランジスタ２０を指す。実施例２〜５は、ステップ３８（Ｓ３８）における熱処理の温度のみが異なる。
図９を参照しながら、実施例２〜５に係る電界効果型トランジスタの作製方法について説明する。始めに図４のステップ１１〜１３と同様のステップを実行する（Ｓ１１〜１３）。次いでステップ３４では、スパッタにより、活性層１６となるＭｇ−Ｉｎ系酸化物膜を形成する。ここではターゲットとして、Ｉｎ２ＭｇＯ４の組成を有する多結晶焼結体を用いた。スパッタ雰囲気はアルゴン（Ａｒ）と酸素（Ｏ２）の混合とし、酸素（Ｏ２）の比率を１．５％に調整した。そして、スパッタパワーを１５０Ｗ、スパッタ時間を２５分とし、厚さ１００ｎｍのＭｇ−Ｉｎ系酸化物膜を形成した（Ｓ３４）。なお、ステップ３４において、基板１１の温度制御は行わなかった。スパッタ中は基板１１の温度が自然に上昇するが、４０℃以下に保たれることがわかっている。すなわち、Ｍｇ−Ｉｎ系酸化物膜の成膜温度は、４０℃以下である。
次いでステップ３５では、ステップ３４でスパッタ成膜したＭｇ−Ｉｎ系酸化物膜を、フォトリソグラフィとウェットエッチングにより、活性層１６に対応した形状にパターニングする（Ｓ３５）。次いでステップ３６では、レジストの塗布、露光、及び現像を行い、ソース電極１４及びドレイン電極１５に対応した形状にパターニングされたレジスト層を形成し、その上にアルミニウム（Ａｌ）を１００nmの厚さになるよう蒸着する（Ｓ３６）。
次いでステップ３７では、ステップ３６で形成したレジスト層の除去によってリフトオフを行い、ステップ３６で蒸着したアルミニウム（Ａｌ）をソース電極１４及びドレイン電極１５に対応した形状とする（Ｓ３７）。これにより、チャネル長５０μm、チャネル幅２０００μmのトランジスタが形成された。
次いでステップ３８では、ステップ３７で形成したトランジスタを、Ｍｇ−Ｉｎ系酸化物膜の成膜温度以上の温度（実施例２〜５では４０℃以上の温度）で熱処理する。ただし、熱処理は、少なくとも活性層１６のチャネル領域を形成する部分に対して行えば十分である。具体的には、オーブンにより大気中で1時間の加熱を行ったが、表１に示すように実施例２〜５で異なる加熱温度（熱処理温度）とした（Ｓ３８）。なお、加熱温度の測定は、オーブンに搭載された熱電対により行った。
Figure 2011035376
 上述したステップ１１〜１３及び３４〜３８に示す作製方法で作製された実施例２〜５に係る電界効果型トランジスタは、電子をキャリアとする典型的なｎ型トランジスタであった。図１０は、実施例２〜５に係る電界効果型トランジスタの特性の例を示す図である。図１０には、実施例２〜５に係る電界効果型トランジスタにおいて、ソース・ドレイン間電圧Ｖ（ＤＳ）を２０Ｖとした場合の、ゲート電圧Ｖ（Ｇ）とソース・ドレイン間電流Ｉ（ＤＳ）との関係が示されている。
又、実施例２〜５に対し、立ち上がり電圧、電界効果移動度、オン／オフ比の値を表２に示した。ここで、立ち上がり電圧とはソース・ドレイン間電流Ｉ（ＤＳ）が増加に転じるゲート電圧Ｖ（Ｇ）の値であり、電界効果移動度は飽和領域において算出した値を示し、オン／オフ比はゲート電圧Ｖ（Ｇ）＝２０Ｖの時のソース・ドレイン間電流Ｉ（ＤＳ）の値とソース・ドレイン間電流Ｉ（ＤＳ）の最小値との比をとったものである。
又、図１１は、実施例２〜５に係る電界効果型トランジスタの立ち上がり電圧の熱処理温度依存性の例を示す図である。図１２は、実施例２〜５に係る電界効果型トランジスタの電界効果移動度の熱処理温度依存性の例を示す図である。
Figure 2011035376
 図１０〜１２及び表２に示すように、ステップ３８における加熱温度（熱処理温度）は、活性層１６となるＭｇ−Ｉｎ系酸化物膜の成膜温度以上であればある程度の効果はあるが、好ましくは２００℃以上、より好ましくは３００℃以上５００℃以下が良い。加熱温度（熱処理温度）が低いと、立ち上がり電圧がマイナスで絶対値が大きく、温度を上げていくと０Ｖに近づき、３００℃以上ではほぼ一定となる。又、電界効果移動度やオン／オフ比も温度を上げるのに伴って向上する。特にオン／オフ比は、熱処理温度を２７０℃（実施例４）から３００℃（実施例５）に上げることで桁違いに増加する。なお、熱処理効果の温度に対する依存性は、活性層の膜厚やゲート絶縁層の種類、或いは活性層がどのような積層状態にあるか等によって異なるため、熱処理温度は得たい特性に応じて適宜設定すればよい。
熱処理温度が２００℃以上であれば、利用可能なレベルのＴＦＴ特性が実現できる（実施例２）。又、熱処理温度を３００℃以上とすることで、どのような構成のトランジスタであっても充分な熱処理効果が得られ、移動度とオン／オフ比が充分高くソース・ドレイン間電流Ｉ（ＤＳ）が０Ｖ近辺で急峻に立ち上がるＴＦＴとしてより好ましい特性が得られる（実施例５）。一方で、５００℃より温度を上げると、活性層１６とソース電極１４及びドレイン電極１５との電気的な接触が悪くなりオン電流が減少し始めることがわかっており、加熱温度（熱処理温度）は５００℃以下が好ましい。
以上に示した実施の形態、実施例、及び比較例により、ＭｇとＩｎを主成分とする酸化物半導体を活性層とする電界効果型トランジスタにおいて、Ｍｇ−Ｉｎ系酸化物膜をフォトリソグラフィとウェットエッチングによりパターニングして活性層を形成するパターニング工程の後に、Ｍｇ−Ｉｎ系酸化物膜の成膜温度以上の温度で活性層に対して熱処理を行う熱処理工程を設けることにより、活性層のダメージを抑制することが可能となり、トランジスタのオフ状態の特性劣化を防止できることが示された。
又、特に、熱処理工程における熱処理温度を２００℃以上とすることにより、良好な特性のトランジスタが得られることが示された。
更に、熱処理工程における熱処理温度を３００℃以上５００℃以下とすることにより、極めて良好な特性のトランジスタを得ることができることが示された。
〈実施例６〜９〉
実施例２〜５に係る電界効果型トランジスタの活性層１６に対し、ＳＩＭＳ（secondary ion mass spectrometry）によって水素原子の濃度を測定した。測定は、活性層１６のアルミニウム（Ａｌ）からなるソース電極１４及びドレイン電極１５が積層されていない部位に対して行い、深さ方向の分析を行った。
〈比較例３〉
比較例１に係る電界効果型トランジスタの活性層１６に対し、ＳＩＭＳによって水素原子の濃度を測定した。測定は、活性層１６のアルミニウム（Ａｌ）からなるソース電極１４及びドレイン電極１５が積層されていない部位に対して行い、深さ方向の分析を行った。
〈比較例４〉
パターニング工程によるダメージを受けていない場合の活性層に関しての情報を得るため、実施例２のステップ３５及びステップ３７を行わない状態のサンプルを作製した。すなわち、この活性層はパターニング工程におけるダメージを受けておらず、且つ３００℃の熱処理が行われている。実施例６〜９と同様にＳＩＭＳによって活性層中の水素原子濃度を測定した。
図１３は、実施例６〜９及び比較例３、４において測定した活性層とゲート絶縁層の界面近傍における活性層中の水素原子濃度の例を示す図である。図１３に示すように、パターニング工程を経ていない比較例４の水素濃度が最も低く、パターニング工程において活性層中に水素が取り込まれてしまうことがわかる。パターニング後の熱処理を行っていない比較例３では水素濃度が最も高く、これと熱処理を施した実施例６〜９との比較から、熱処理には水素濃度を下げる効果があることが示された。
実施例６〜９から明らかなように、熱処理の温度が高温であるほど、水素濃度を下げる効果は高い。２００℃以上の熱処理を行うことにより、水素濃度は１０２１／ｃｍ３以下となり、このとき良好な特性のトランジスタが得られる。又、熱処理温度を３００℃以上とすることで、ダメージを受けていないサンプル（比較例４）に匹敵する１０２０／ｃｍ３以下まで水素濃度が下がり、極めて良好な特性のトランジスタが実現できる。
熱処理によってトランジスタ特性が向上するのは、活性層を形成するパターニング工程の後に、Ｍｇ−Ｉｎ系酸化物膜の成膜温度以上の温度で活性層に対して熱処理を行う熱処理工程を設けることにより、余分なキャリアの発生やキャリアのトラップの原因となる欠陥が修復されるためと考えられる。特に、ウェットエッチングによるパターニングの工程では活性層中に水素が取り込まれ、これがキャリアの発生につながりトランジスタ特性を劣化させるが、後工程の熱処理によって水素濃度を低減させれば、良好なトランジスタ特性が実現できる。
以上、好ましい実施の形態及び実施例について詳説したが、上述した実施の形態及び実施例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及び実施例に種々の変形及び置換を加えることができる。
１０、２０ 電界効果型トランジスタ
１１ 基板
１２ ゲート電極
１３ ゲート絶縁膜
１４ ソース電極
１５ ドレイン電極
１６ 活性層
１６ｘ 酸化物膜
米国特許第７０６７８４３号明細書
Ｋ．Ｎｏｍｕｒａ，他５名、「Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｆａｂｒｉｃａｔｅｄ ｉｎ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌｌｉｎｅ Ｔｒａｎｓｐａｒｅｎｔ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、ＶＯＬ３００、２３、ＭＡＹ、２００３、ｐ．１２６９−１２７２ Ｋ．Ｎｏｍｕｒａ，他５名、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、ＶＯＬ４３２、２５、ＮＯＶＥＭＢＥＲ、２００４、ｐ．４８８−４９２

Claims (12)

  1. ゲート電極と、ソース電極及びドレイン電極と、チャネル領域を形成する活性層と、を備え、前記活性層がマグネシウム（Ｍｇ）とインジウム（Ｉｎ）を主成分とする酸化物半導体を含んで構成されている電界効果型トランジスタの製造方法であって、
    前記活性層となる酸化物膜を成膜する成膜工程と、
    前記酸化物膜を、エッチングを含む工程によりパターニングして、前記活性層を形成するパターニング工程と、
    前記パターニング工程よりも後に、前記活性層に対して熱処理を行う熱処理工程と、を有する電界効果型トランジスタの製造方法。
  2. 前記熱処理工程において、前記活性層に対して熱処理を行う温度は、前記成膜工程において前記酸化物膜を成膜する温度以上である請求項１記載の電界効果型トランジスタの製造方法。
  3. 前記熱処理工程において、前記活性層に対して熱処理を行う温度は、２００℃以上である請求項１又は２記載の電界効果型トランジスタの製造方法。
  4. 前記熱処理工程において、前記活性層に対して熱処理を行う温度は、３００℃以上５００℃以下である請求項１乃至３の何れか一項記載の電界効果型トランジスタの製造方法。
  5. 前記酸化物膜は、Ｉｎ２ＭｇＯ４の組成を有する請求項１乃至４の何れか一項記載の電界効果型トランジスタの製造方法。
  6. 前記酸化物膜は、インジウム（Ｉｎ）の一部がアルミニウム（Ａｌ）及びガリウム（Ｇａ）の少なくとも何れかに置換されている請求項５記載の電界効果型トランジスタの製造方法。
  7. 前記酸化物膜は、マグネシウム（Ｍｇ）の一部がカルシウム（Ｃａ）、ストロンチウム（Ｓｒ）及びバリウム（Ｂａ）の少なくとも何れかに置換されている請求項５又は６記載の電界効果型トランジスタの製造方法。
  8. 前記酸化物膜は、少なくとも一部がスピネル構造或いはオリビン構造を有する請求項５乃至７の何れか一項記載の電界効果型トランジスタの製造方法。
  9. 前記酸化物膜は、少なくとも一部が非晶質である請求項５乃至８の何れか一項記載の電界効果型トランジスタの製造方法。
  10. 前記酸化物膜は、酸素の一部が窒素及びフッ素の少なくとも何れかに置換されている請求項５乃至９の何れか一項記載の電界効果型トランジスタの製造方法。
  11. ゲート電極と、ゲート絶縁層と、ソース電極及びドレイン電極と、チャネル領域を形成する活性層と、を備え、前記活性層がマグネシウム（Ｍｇ）とインジウム（Ｉｎ）を主成分とする酸化物半導体を含んで構成されている電界効果型トランジスタであって、
    前記活性層と前記ゲート絶縁層との界面近傍において、前記活性層中に含まれる水素原子の濃度が１０２１／ｃｍ３以下である電界効果型トランジスタ。
  12. 前記活性層と前記ゲート絶縁層との界面近傍において、前記活性層中に含まれる水素原子の濃度が１０２０／ｃｍ３以下である請求項１１記載の電界効果型トランジスタ。
JP2010131676A 2009-07-09 2010-06-09 電界効果型トランジスタの製造方法及び電界効果型トランジスタ Expired - Fee Related JP5640478B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2010131676A JP5640478B2 (ja) 2009-07-09 2010-06-09 電界効果型トランジスタの製造方法及び電界効果型トランジスタ
EP10168749.9A EP2273540B1 (en) 2009-07-09 2010-07-07 Method for fabricating field-effect transistor
US12/831,454 US8268666B2 (en) 2009-07-09 2010-07-07 Field-effect transistor and method for fabricating field-effect transistor
KR1020100066251A KR101145570B1 (ko) 2009-07-09 2010-07-09 전계 효과 트랜지스터 및 전계 효과 트랜지스터의 제조 방법
US13/587,744 US8492761B2 (en) 2009-07-09 2012-08-16 Field-effect transistor and method for fabricating field-effect transistor

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009163076 2009-07-09
JP2009163076 2009-07-09
JP2010131676A JP5640478B2 (ja) 2009-07-09 2010-06-09 電界効果型トランジスタの製造方法及び電界効果型トランジスタ

Publications (2)

Publication Number Publication Date
JP2011035376A true JP2011035376A (ja) 2011-02-17
JP5640478B2 JP5640478B2 (ja) 2014-12-17

Family

ID=42782158

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010131676A Expired - Fee Related JP5640478B2 (ja) 2009-07-09 2010-06-09 電界効果型トランジスタの製造方法及び電界効果型トランジスタ

Country Status (4)

Country Link
US (2) US8268666B2 (ja)
EP (1) EP2273540B1 (ja)
JP (1) JP5640478B2 (ja)
KR (1) KR101145570B1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012232889A (ja) * 2011-04-22 2012-11-29 Semiconductor Energy Lab Co Ltd 酸化物材料および半導体装置
WO2013005400A1 (ja) * 2011-07-06 2013-01-10 出光興産株式会社 スパッタリングターゲット
KR20140141617A (ko) * 2012-03-19 2014-12-10 가부시키가이샤 리코 전도성 박막, 전도성 박막 형성용 도포액, 전계 효과형 트랜지스터, 및 전계 효과형 트랜지스터의 제조 방법
US9105473B2 (en) 2010-02-16 2015-08-11 Ricoh Company, Ltd. Field effect transistor, display element, image display device, and system
US10020374B2 (en) 2009-12-25 2018-07-10 Ricoh Company, Ltd. Field-effect transistor, semiconductor memory display element, image display device, and system
US11502203B2 (en) 2017-03-21 2022-11-15 Ricoh Company, Ltd. Coating liquid for forming metal oxide film, oxide film, field-effect transistor, and method for producing the same

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5644071B2 (ja) * 2008-08-20 2014-12-24 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置及びシステム
JP5640478B2 (ja) 2009-07-09 2014-12-17 株式会社リコー 電界効果型トランジスタの製造方法及び電界効果型トランジスタ
KR20120026970A (ko) * 2010-09-10 2012-03-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 발광 장치
TWI570809B (zh) * 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8421071B2 (en) * 2011-01-13 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR101843871B1 (ko) * 2011-03-11 2018-04-02 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US9219159B2 (en) 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US8956944B2 (en) * 2011-03-25 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8878176B2 (en) * 2011-08-11 2014-11-04 The Hong Kong University Of Science And Technology Metal-oxide based thin-film transistors with fluorinated active layer
US9099560B2 (en) * 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102100290B1 (ko) * 2012-08-14 2020-05-27 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법과 상기 박막 트랜지스터를 포함하는 표시 장치
US9806200B2 (en) * 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP3125296B1 (en) 2015-07-30 2020-06-10 Ricoh Company, Ltd. Field-effect transistor, display element, image display device, and system
JP6828293B2 (ja) 2015-09-15 2021-02-10 株式会社リコー ｎ型酸化物半導体膜形成用塗布液、ｎ型酸化物半導体膜の製造方法、及び電界効果型トランジスタの製造方法
JP6907512B2 (ja) * 2015-12-15 2021-07-21 株式会社リコー 電界効果型トランジスタの製造方法
WO2018101278A1 (ja) 2016-11-30 2018-06-07 株式会社リコー 酸化物又は酸窒化物絶縁体膜形成用塗布液、酸化物又は酸窒化物絶縁体膜、電界効果型トランジスタ、及びそれらの製造方法
TWI714979B (zh) 2018-03-19 2021-01-01 日商理光股份有限公司 無機電致發光元件、顯示元件、影像顯示裝置及系統
JP7326795B2 (ja) 2019-03-20 2023-08-16 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05238807A (ja) * 1992-02-29 1993-09-17 Res Dev Corp Of Japan 透明電気伝導性酸化物
JP2000228516A (ja) * 1999-02-08 2000-08-15 Tdk Corp 半導体積層薄膜、電子デバイスおよびダイオード
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2009147069A (ja) * 2007-12-13 2009-07-02 Canon Inc 電界効果型トランジスタ
JP2010074148A (ja) * 2008-08-20 2010-04-02 Ricoh Co Ltd 電界効果型トランジスタ、表示素子、画像表示装置及びシステム
JP2012064687A (ja) * 2010-09-15 2012-03-29 Nagoya Univ 電界効果トランジスタ及び電界効果トランジスタの製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3618131B2 (ja) 1994-12-28 2005-02-09 独立行政法人科学技術振興機構 透明電導体の製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4656279B2 (ja) 2003-07-02 2011-03-23 ソニー株式会社 薄膜トランジスタの製造方法および表示装置の製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP5126730B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
GB2426010B (en) * 2005-05-14 2011-04-06 Jeffrey Boardman semiconductor materials and methods of producing them
EP1998374A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5386084B2 (ja) 2005-11-18 2014-01-15 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
KR20080103872A (ko) 2007-05-25 2008-11-28 엘지전자 주식회사 편광소자를 이용한 광픽업장치의 광감지량 조절구조 및광감지량 조절방법
SE531337C2 (sv) 2007-07-03 2009-02-24 Atlas Copco Constr Tools Ab Bränsledriven brytmaskin
WO2010047077A1 (ja) * 2008-10-23 2010-04-29 出光興産株式会社 薄膜トランジスタ及びその製造方法
JP5640478B2 (ja) 2009-07-09 2014-12-17 株式会社リコー 電界効果型トランジスタの製造方法及び電界効果型トランジスタ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05238807A (ja) * 1992-02-29 1993-09-17 Res Dev Corp Of Japan 透明電気伝導性酸化物
JP2000228516A (ja) * 1999-02-08 2000-08-15 Tdk Corp 半導体積層薄膜、電子デバイスおよびダイオード
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2009147069A (ja) * 2007-12-13 2009-07-02 Canon Inc 電界効果型トランジスタ
JP2010074148A (ja) * 2008-08-20 2010-04-02 Ricoh Co Ltd 電界効果型トランジスタ、表示素子、画像表示装置及びシステム
JP2012064687A (ja) * 2010-09-15 2012-03-29 Nagoya Univ 電界効果トランジスタ及び電界効果トランジスタの製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A. MOSES EZHIL RAJB ET AL.: "Studies on transparent spinel magnesium indium oxide thin films prepared by chemical spray pyrolysis", THIN SOLID FILMS, vol. Vol.517, pages 510-516, JPN6014041273, 28 November 2008 (2008-11-28), ISSN: 0002906764 *
板垣 奈穂 他: "Ｉｎ−Ｘ−０（Ｘ＝Ｂ，Ｍｇ，Ａｌ，Ｓｉ，Ｔｉ，Ｇａ，Ｇｅ，Ｍｏ，Ｓｎ）をチャネル層に用いたＴＦｒとそ", 第６９回応用物理学会学術講演会講演予稿集 ＶＯＬ．２, JPN6014041272, 10 September 2008 (2008-09-10), ISSN: 0002906763 *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11271085B2 (en) 2009-12-25 2022-03-08 Ricoh Company, Ltd. Field-effect transistor having amorphous composite metal oxide insulation film, semiconductor memory, display element, image display device, and system
US10020374B2 (en) 2009-12-25 2018-07-10 Ricoh Company, Ltd. Field-effect transistor, semiconductor memory display element, image display device, and system
US9105473B2 (en) 2010-02-16 2015-08-11 Ricoh Company, Ltd. Field effect transistor, display element, image display device, and system
US9331206B2 (en) 2011-04-22 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
JP2012232889A (ja) * 2011-04-22 2012-11-29 Semiconductor Energy Lab Co Ltd 酸化物材料および半導体装置
US9818820B2 (en) 2011-04-22 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
JPWO2013005400A1 (ja) * 2011-07-06 2015-02-23 出光興産株式会社 スパッタリングターゲット
US9039944B2 (en) 2011-07-06 2015-05-26 Idemitsu Kosan Co., Ltd. Sputtering target
WO2013005400A1 (ja) * 2011-07-06 2013-01-10 出光興産株式会社 スパッタリングターゲット
KR101705956B1 (ko) * 2012-03-19 2017-02-22 가부시키가이샤 리코 전도성 박막, 전도성 박막 형성용 도포액, 전계 효과형 트랜지스터, 및 전계 효과형 트랜지스터의 제조 방법
US9978877B2 (en) 2012-03-19 2018-05-22 Ricoh Company, Ltd. Electroconductive thin film, coating liquid for forming electroconductive thin film, field-effect transistor, and method for producing field-effect transistor
KR20140141617A (ko) * 2012-03-19 2014-12-10 가부시키가이샤 리코 전도성 박막, 전도성 박막 형성용 도포액, 전계 효과형 트랜지스터, 및 전계 효과형 트랜지스터의 제조 방법
US11502203B2 (en) 2017-03-21 2022-11-15 Ricoh Company, Ltd. Coating liquid for forming metal oxide film, oxide film, field-effect transistor, and method for producing the same

Also Published As

Publication number Publication date
EP2273540A3 (en) 2013-05-29
US20110006299A1 (en) 2011-01-13
EP2273540B1 (en) 2020-04-15
US8492761B2 (en) 2013-07-23
US20120305915A1 (en) 2012-12-06
JP5640478B2 (ja) 2014-12-17
KR20110005223A (ko) 2011-01-17
US8268666B2 (en) 2012-09-18
KR101145570B1 (ko) 2012-05-15
EP2273540A2 (en) 2011-01-12

Similar Documents

Publication Publication Date Title
JP5640478B2 (ja) 電界効果型トランジスタの製造方法及び電界効果型トランジスタ
JP5213458B2 (ja) アモルファス酸化物及び電界効果型トランジスタ
JP6043244B2 (ja) 薄膜トランジスタ
JP5852307B2 (ja) 薄膜トランジスタ及びその製造方法
JP5723262B2 (ja) 薄膜トランジスタおよびスパッタリングターゲット
US8431927B2 (en) Thin film transistor, method of manufacturing the same, and organic electroluminescent device including thin film transistor
JP5295170B2 (ja) アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法
JP6002088B2 (ja) 薄膜トランジスタ
JP5644071B2 (ja) 電界効果型トランジスタ、表示素子、画像表示装置及びシステム
JP5339792B2 (ja) 薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置
JP2012151469A (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2007201366A (ja) 電界効果型トランジスタ
JP6659255B2 (ja) 薄膜トランジスタ
JP6505804B2 (ja) 薄膜トランジスタ
JP2012028481A (ja) 電界効果型トランジスタ及びその製造方法
WO2016132681A1 (ja) 積層体及び積層体の製造方法
JP6036984B2 (ja) 酸窒化物半導体薄膜
JP2013207100A (ja) 薄膜トランジスタ
JP2011258804A (ja) 電界効果型トランジスタ及びその製造方法
JP6613314B2 (ja) 薄膜トランジスタ、酸化物半導体膜及びスパッタリングターゲット
JP5553868B2 (ja) 酸化物半導体を用いた表示装置及びその製造方法
KR102214812B1 (ko) 비정질 박막 트랜지스터 및 이의 제조 방법
JP7116553B2 (ja) 薄膜トランジスタおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130306

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140320

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140401

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140602

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140930

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141013

R151 Written notification of patent or utility model registration

Ref document number: 5640478

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees