JP7116553B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
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Description
および亜鉛を含む酸化物半導体(酸化インジウムガリウム亜鉛)(In-Ga-Zn-O)等の酸化物半導体をチャネル(活性層)に用いたものが注目されている。In-Ga-Zn-Oを用いたTFT(以下、IGZO-TFT)(下記非特許文献1を参照)は、アモルファスシリコンTFTに比べて10倍以上も高い移動度(~10 cm2/Vs)を示す。
本発明は上記事情に鑑みなされたものであり、主成分として酸窒化亜鉛を半導体層に用いた薄膜トランジスタにおいて、IGZO-TFTと同等程度以上の高い移動度を確保しつつ、電気的特性の安定性を向上させうる薄膜トランジスタおよびその製造方法を提供することを目的とするものである。
本発明の薄膜トランジスタは、
活性層としての半導体層として、少なくともZn、O、N、およびTaを含む半導体を材料として用い、
前記半導体層に含まれるTaの割合が0.3atomic%以上、かつ1.1atomic%以下であることを特徴するものである。
基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、半導体層、およびソース・ドレイン電極を形成し、
前記半導体層はスパッタリングを用いて、Zn、O、N、およびTaを含む半導体を材料とすることにより形成し、
前記スパッタリングは、Taのスパッタターゲットに第1の電力を印加するとともにZnのスパッタターゲットに第2の電力を印加し、
前記Taのスパッタターゲットに印加する該第1の電力は、前記半導体層に含まれるTaの該半導体層全体に対する割合が、0.3atomic%以上、かつ1.4atomic%以下となる値に調整することを特徴とするものである。
ここで、「第1の電力」および「第2の電力」とは、DCパワーあるいはRF電力等の電力の種類を称し、第1の電力および第2の電力が異種であっても同種であっても良い。例えば、第1の電力をDC電力、第2の電力をRF電力とすることができる。
Taの添加量が所定値を超えると移動度が減少するのは、半導体層の全体の原子数に対するTaの原子数の割合に応じてキャリアの散乱も増加し、所定値からは、キャリアの散乱による影響の方が大きくなってしまうことが考えられる。
したがって、本発明の薄膜トランジスタおよびその製造方法によれば、高い移動度を保持しつつ、経年的な電気的特性の安定化を図ることができる。
図1は本実施形態に係る薄膜トランジスタの構造を示すものである。
プラスチックフィルムとしては、たとえばPET、PEN、ポリイミド等を用いたものが挙げられる。
ゲート電極2としては、例えば、電気抵抗率の低いAlやCuの金属、耐熱性の高いMo、Cr、Ti等の高融点金属、さらには、これら金属の合金を用いることができる。なお、ゲート電極2は、フォトリソグラフィー法(紫外線露光による微細加工技術)等を用いて、必要な大きさ、形状に、パターニングされている。
また、ゲート絶縁膜3としては、シリコン酸化膜、シリコン窒化膜、さらにはシリコン酸窒化膜等が代表的に例示される。
その他に、Al2O3やY2O3等の酸化物や、これらを積層したものを用いることもできる。
0.3atomic% ≦ Ta/(Zn+O+N+Ta)≦ 1.4atomic%・・・(1)
また、上述したソース電極5およびドレイン電極6は、例えば、モリブデンやアルミニウムなどの金属により構成される。
本実施形態の製造方法においては、まず、ガラスや樹脂等からなる基板1を洗浄し、基板1の表面にバリア層や平坦化層(無機薄膜や有機薄膜)を形成し(図示せず)、その後、ゲート電極2を積層し、必要な形状にパターニングする。なお、微細形状をパターニングするには、フォトリソグラフィー法(紫外線露光による微細加工技術)を用いる。
まず、実施例に係るTFTは、ゲート電極を兼ねた高ドープシリコン基板上にSiO2熱酸化膜からなるゲート絶縁膜をシリコンの熱酸化により100nmの厚さに形成した。
そのゲート絶縁膜の上に、スパッタ装置により、ZnスパッタターゲットおよびTaスパッタターゲットを用い、共スパッタリングにより半導体層(活性層)を10nmの厚さに成膜した。
半導体層(活性層)の上に、ソース電極およびドレイン電極を積層し、さらにその上表面に保護膜を形成した。
DCパワーの値を変化させる毎にTFTの中間サンプルを作製した。
RBS分析(ラザフォード後方散乱分析法による分析)を行った結果、実施例1(DCパワーが10W)の中間サンプルは、半導体中のTaの組成比が0.2atomic%であり、実施例2(DCパワーが20W)の中間サンプルは、半導体中のTaの組成比が0.5atomic%であり、実施例3(DCパワーが30W)の中間サンプルは、半導体中のTaの組成比が0.8atomic%であり、実施例4(DCパワーが40W)の中間サンプルは、半導体中のTaの組成比が1.1atomic%であった。また、実施例2と実施例3の間のDCパワーに相当する、DCパワーが15Wのときの半導体中のTaの組成比についてもRBS分析を行って求めたところ、0.3atomic%であった。なお、実施例5(DCパワーが50W)の中間サンプルについてはRBS分析を行っていないが、図8に示すように、上記各実施例等についてのRBS分析による測定結果を用い、外挿法により半導体中のTaの組成比求めると、1.4atomic%となった。
これらの各サンプルにおける、TFTのゲート電圧-ドレイン電流特性の測定は、半導体パラメータアナライザを用い、TFTを作製した日、およびその日から1ヶ月後に相当する日において、互いに同様の測定を実施した。
・半導体膜のスパッタ製膜条件
成膜時のガス流量:Ar/O2/N2=5/0.5/10 sccm
成膜時の圧力:0.6 Pa
半導体層(活性層)の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット),
:DC10W(Taスパッタターゲット)
上記実施例1の条件で作製したTFTのゲート電圧-ドレイン電流特性を図2に示す。
Taスパッタターゲットの印加電力をDC20Wとしたこと以外は、実施例1の場合と同様
の条件で作製した。
上記実施例2の条件で作製したTFTのゲート電圧-ドレイン電流特性を図3に示す。
Taスパッタターゲットの印加電力をDC30Wとしたこと以外は、実施例1の場合と同様
の条件で作製した。
上記実施例3の条件で作製したTFTのゲート電圧-ドレイン電流特性を図4に示す。
Taスパッタターゲットの印加電力をDC40Wとしたこと以外は、実施例1の場合と同様
の条件で作製した。
上記実施例4の条件で作製したTFTのゲート電圧-ドレイン電流特性を図5に示す。
Taスパッタターゲットの印加電力をDC50Wとしたこと以外は、実施例1の場合と同様
の条件で作製した。
上記実施例5の条件で作製したTFTのゲート電圧-ドレイン電流特性を図6に示す。
Taスパッタターゲットに電力を印加しなかったこと以外は、実施例1の場合と同様の条件で作製した。
上記比較例の条件で作製したTFTのゲート電圧-ドレイン電流特性を図7に示す。
図7によれば、比較例のTFTのゲート電圧-ドレイン電流特性は、サンプル作製日にはドレイン電流が立ち上がるゲート電圧値は約-6V程度であるが、サンプル作製日から1ヶ月経過後には、ドレイン電流が立ち上がるゲート電圧値が約-9V程度まで低下し、経時変化が大きいことが明らかである。
ここで、しきい値電圧は、ドレイン電圧が1Vのときに、ドレイン電流が10-7 Aとな
るときのゲート電圧で定義し、しきい値電圧変化(ΔVth(V))は、TFTサンプルの作製日に測定したしきい値電圧と、TFTサンプルの作製日から1ヶ月経過後に測定したしきい値電圧の差の絶対値により定義した。
ことで、その値を小さくすることができ、DCパワーが20Wの場合に、しきい値電圧変化が最小となっている。
図9のグラフから、ΔVth≦1Vの条件を満足するのは、スパッタターゲットに印加するDCパワーが15W以上の場合である。
小さい値となる範囲は、DCパワーが15W以上で50W以下とした場合となる。
図8は、半導体層中のTa量の、Taスパッタターゲットに加えたDCパワーに対する依存性を示すグラフである。図8に示すグラフから、前述したように、外挿法により、DCパワーが50Wの場合には、半導体層中のTaは1.4atomic%であることが求められる。なお、前述したように、DCパワーが15Wの場合には、半導体層中のTaは0.3atomic%に相当する。
例えば、上記半導体層に含まれる元素としては、少なくとも、Zn、O、N、およびTaを含んでいればよく、その他の元素を微量含むことを排除するものではない。
また、上述した薄膜トランジスタを用いて表示駆動部を形成し、例えば、有機ELディスプレイ(OLED)やLCD等の種々の表示装置を形成することができる。
2 ゲート電極
3 ゲート絶縁膜
4 半導体層
5 ソース電極
6 ドレイン電極
Claims (3)
- 活性層としての半導体層として、少なくともZn、O、N、およびTaを含む半導体を材料として用い、
前記半導体層に含まれるTaの割合が0.3atomic%以上、かつ1.1atomic%以下であることを特徴とする薄膜トランジスタ。 - 基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、前記半導体層、およびソース・ドレイン電極を有する構成とされていることを特徴とする請求項1記載の薄膜トランジスタ。
- 基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、半導体層、およびソース・ドレイン電極を形成し、
前記半導体層はスパッタリングを用いて、Zn、O、N、およびTaを含む半導体を材料とすることにより形成し、
前記スパッタリングは、Taのスパッタターゲットに第1の電力を印加するとともにZnのスパッタターゲットに第2の電力を印加し、
前記Taのスパッタターゲットに印加する該第1の電力は、前記半導体層に含まれるTaの該半導体層全体に対する割合が、0.3atomic%以上、かつ1.4atomic%以下となる値に調整することを特徴とする薄膜トランジスタの製造方法。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2017208109A1 (en) | 2016-06-03 | 2017-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Sputtering target, oxide semiconductor, oxynitride semiconductor, and transistor |
US20170365451A1 (en) | 2016-06-17 | 2017-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Sputtering apparatus and method for forming semiconductor film using sputtering apparatus |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017204197A1 (ja) | 2016-05-26 | 2017-11-30 | 住友化学株式会社 | 金属酸窒化物半導体膜の製造方法および金属酸窒化物半導体膜 |
WO2017208109A1 (en) | 2016-06-03 | 2017-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Sputtering target, oxide semiconductor, oxynitride semiconductor, and transistor |
JP2017218675A (ja) | 2016-06-03 | 2017-12-14 | 株式会社半導体エネルギー研究所 | スパッタリングターゲット、酸化物半導体、酸窒化物半導体およびトランジスタ |
US20170365451A1 (en) | 2016-06-17 | 2017-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Sputtering apparatus and method for forming semiconductor film using sputtering apparatus |
JP2017226913A (ja) | 2016-06-17 | 2017-12-28 | 株式会社半導体エネルギー研究所 | スパッタリング装置、及び当該スパッタリング装置を用いた半導体膜の作製方法 |
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