JP2011002845A - 電気光学装置の駆動方法 - Google Patents
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Abstract
【課題】Vth補償と逆バイアスの印加とを一の動作プロセスで行うことにより、動作設計上のフレキシビリティの向上を図る。
【解決手段】駆動トランジスタT3のゲートと自己の一方の端子とを接続し、駆動トランジスタT3に非順バイアスを印加することにより、駆動トランジスタT3のゲートに接続されたノードN1の電圧を駆動トランジスタのVthに応じたオフセットレベルに設定する。つぎに、ノードN1と容量結合したデータ線Xにデータ電圧Vdataを供給することにより、ノードN1に接続されたキャパシタC1,C2に対して、オフセットレベルを基準としたデータの書き込みを行う。そして、駆動トランジスタT3に順バイアスを印加することにより、駆動電流Ioledを発生し、これにより、有機EL素子OLEDの輝度を設定する。
【選択図】図2
【解決手段】駆動トランジスタT3のゲートと自己の一方の端子とを接続し、駆動トランジスタT3に非順バイアスを印加することにより、駆動トランジスタT3のゲートに接続されたノードN1の電圧を駆動トランジスタのVthに応じたオフセットレベルに設定する。つぎに、ノードN1と容量結合したデータ線Xにデータ電圧Vdataを供給することにより、ノードN1に接続されたキャパシタC1,C2に対して、オフセットレベルを基準としたデータの書き込みを行う。そして、駆動トランジスタT3に順バイアスを印加することにより、駆動電流Ioledを発生し、これにより、有機EL素子OLEDの輝度を設定する。
【選択図】図2
Description
本発明は、電気光学素子等の被駆動素子の駆動に好適な電子回路の駆動方法、電子回路、電気光学装置、電子装置、電子装置の駆動方法及び電子機器に関する。
近年、有機EL(Electronic Luminescence)素子を用いたディスプレイが注目されている。有機EL素子は、自己を流れる駆動電流に応じて輝度が設定される電流駆動型素子の一つである。アクティブマトリクス駆動の場合、正確に輝度を得るためには画素回路を構成するトランジスタの特性バラツキ等を補償する必要がある。その特性バラツキの補償の方法として、電圧プログラム方式及び電流プログラム方式等の駆動方法が提案されている。
なお、Vth補償を行う先願としては、例えば、本出願人が既に出願した特願2002−255251号がある。
本発明の目的の一つは、トランジスタの特性バラツキを補償する新規な電子回路等を提供することである。
また、本発明の別の目的は、かかる電子回路等において、Vth補償と逆バイアスの印加とを一の動作プロセスで行うことにより、動作設計上のフレキシビリティの向上を図ることである。
かかる課題を解決するために、本発明の第1の電子回路の駆動方法は、第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタのゲートと前記第1の端子とを電気的に接続した状態で、前記第1の端子が前記駆動トランジスタのドレインとして機能するように、前記第1の端子と前記第2の端子との間に電位差を生じさせる第1のステップと、データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記第2の端子が前記駆動トランジスタのドレインとして機能するように被駆動素子に供給する第2のステップと、を含むことを特徴とする。
上記の電子回路の駆動方法において、前記第1の端子と前記第2の端子との相対的な電位関係はステップ等に応じて変動するが、これにより前記駆動トランジスタには順バイアスと逆バイアス(あるいは非順バイアス)とが印加され、前記駆動トランジスタの特性の変化や劣化の抑制することが可能となる。
ここで「ドレイン」とは、トランジスタの導電型と相対的な電位関係によって定義される。例えば、トランジスタがn型である場合、チャネル領域を挟んで配置された2つの端子のうち高電位側の端子は「ドレイン」であり、トランジスタがp型である場合、チャネル領域を挟んで配置された2つの端子のうち低電位側の端子が「ドレイン」と定義される。
上記の電子回路の駆動方法において、前記第1のステップを契機として、前記第1の端子と前記第2の端子との間に初期化電流を流し、前記駆動トランジスタのゲートの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定するようにしてもよい。
ここで「契機として」とは、前記第1のステップを初期動作として行うという意味であり、前記オフセットレベルの設定のプロセスは、前記第1のステップを行った後、あるいは前記第1のステップを行っている間に行ってもよい。
上記の電子回路の駆動方法において、前記電子回路は、第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成されるキャパシタを含み、前記ゲートは前記第1の電極に接続され、前記第1のステップを行った後、前記ゲートをフローティング状態として、前記データ信号を、前記キャパシタを介した容量結合によって前記ゲートに供給し、前記導通状態を設定するようにしてもよい。
上記の電子回路の駆動方法において、前記第2のステップを行う期間の少なくとも一部の期間において、前記第1の端子と前記駆動トランジスタの前記ゲートとの電気的接続を切ることが好ましい。
なお、ここで「電気的接続を切る」は前記第1の端子と前記ゲートとが導通状態でなくなることを意味しており、前記第1の端子と前記ゲートとの間にキャパシタ等は介在していてもよい。
上記の電子回路の駆動方法において、前記被駆動素子は、前記第1の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、前記第1のステップ及び前記第2のステップを行っている間は、少なくとも前記対向電極の電圧を、所定の電圧レベルに固定するようにしてもよい。
上記の電子回路の駆動方法において、前記第1のステップを行う少なくとも1部の期間において、前記第2の端子の電圧レベルを前記所定の電圧レベルよりも低く設定するようにしてもよい。これにより、例えば、前記駆動トランジスタ又は前記被駆動素子に非順バイアスを印加することが可能となる。
上記の電子回路の駆動方法において、さらに前記第1の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第3のステップを含み、前記第3のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定するようにしてもよい。これにより、例えば、前記被駆動素子に非順バイアスを印加することが可能となる。
本発明の第2の電子回路の駆動方法において、前記電子回路は、第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタと、第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を有し、自己のゲートと前記第3の端子とが接続された補償トランジスタと、を含み、前記第3の端子が前記補償トランジスタのドレインとして機能するよう、前記第3の端子と前記第4の端子との間に電位差を生じさせる第1のステップと、データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記被駆動素子に供給する第2のステップと、を含み、前記第2のステップを行っている期間の少なくとも1部の期間において、前記第4の端子の電圧レベルを、前記第1のステップを行っている期間の前記第4の端子の電圧レベルとは異なる電圧レベルに設定すること、を特徴とする。
上記の電子回路の駆動方法において、前記第1のステップを契機として、前記第3の端子と前記第4の端子との間に初期化電流を流し、前記駆動トランジスタのゲートを前記補償トランジスタのしきい値に応じたオフセットレベルに設定するようにしてもよい。
ここで「契機として」とは、前記第1のステップを初期動作として行うという意味であり、前記オフセットレベルの設定のプロセスは、前記第1のステップを行った後、あるいは前記第1のステップを行っている間に行ってもよい。
上記の電子回路の駆動方法において、前記第2のステップを行っている期間の少なくとも1部の期間において、前記第3の端子と前記第4の端子との電気的接続を実質的に切断することが好ましい。これにより、例えば、前記駆動トランジスタの前記ゲートをフローティングにすることが可能となり、前記ゲートのゲート電圧を前記データ信号に応じた電圧レベルに維持することが可能となる。
上記の電子回路の駆動方法において、前記第1のステップを行っている期間の少なくとも一部の期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより高く設定し、前記第2のステップを行っている期間の少なくとも1部の期間において、前記第2の端子の電圧レベルを前記第1の端子の電圧レベルより高く設定することが好ましい。
上記の電子回路の駆動方法において、前記被駆動素子は、前記第1の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、少なくとも、前記第1のステップ及び前記第2のステップを行っている期間は、前記対向電極の電圧レベルを、所定のレベルに固定するようにしてもよい。
上記の電子回路の駆動方法において、前記第1のステップを行う少なくとも1部期間において、前記第2の端子の電圧レベルを前記所定の電圧レベルよりも低く設定することが好ましい。
上記の電子回路の駆動方法において、さらに前記第1の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第3のステップを含み、前記第3のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定することが好ましい。
上記の電子回路に駆動方法において、前記第4の端子の電圧レベルを、前記第1のステップ及び前記第2のステップを通して、前記第2の端子と同一の電圧レベルに設定するようにしてもよい。
本発明の第1の電子回路は、被駆動素子を駆動するための電子回路であって、第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成される第1のキャパシタと、前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のトランジスタと、を含み、前記第1の電極は前記ゲートに接続され、前記第2の電極は前記第1の端子に接続されていることを特徴とする。
上記の電子回路において、さらに第3の電極と第4の電極とを備えるとともに、前記第3の電極と前記第4の電極との間に容量が形成される第2のキャパシタと、第3の端子の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を有する第2のトランジスタと、を含み、前記駆動トランジスタの前記ゲートは前記第3の電極に接続され、前記第4の電極には前記第3の端子に接続されていてもよい。
上記の電子回路において、前記第1の端子と前記駆動トランジスタの前記ゲートとが前記第1のトランジスタを介して電気的に接続された状態となる第1の期間の少なくとも一部の期間において、前記第1の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子うち少なくとも一方の電圧レベルが設定され、前記第1の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第2の期間の少なくとも一部の期間において、前記第2の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子のうち少なくとも一方の電圧レベルが設定されるようにしてもよい。
本発明の第2の電子回路は、被駆動素子を駆動するための電子回路であって、第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のトランジスタと、前記第1の端子と前記駆動トランジスタの前記ゲートとが前記第1のトランジスタを介して電気的に接続された状態となる第1の期間の少なくとも一部の期間において、前記第1の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子うち少なくとも一方の電圧レベルが設定され、前記第1の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第2の期間の少なくとも一部の期間において、前記第2の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子のうち少なくとも一方の電圧レベルが設定されることを特徴とする。
上記の電子回路において、前記第1の期間を契機として、前記駆動トランジスタの前記ゲートの電圧レベルは前記駆動トランジスタの閾値電圧に応じたオフセットレベルに設定され、前記第2の期間の少なくとも1部の期間において、前記駆動トランジスタの前記導通状態に応じた駆動電圧または駆動電流が前記被駆動素子に供給されるようにしてもよい。
ここで、前記オフセットレベルの設定のプロセスは、前記第1の期間の経過後、あるいは前記第1の期間中に行ってもよい。
本発明の第3の電子回路は、被駆動素子を駆動するための電子回路であって、第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を備え、前記第3の端子と自己のゲートとが接続された補償トランジスタと、を備え、前記第3の端子及び前記第4の端子のうちいずれか一方が前記駆動トランジスタの前記ゲートに接続され、前記第3の端子及び前記第4の端子の電圧は、それぞれ複数の電圧レベルに設定可能であることを特徴とする。
上記の電子回路において、第1の期間において、前記第3の端子が前記補償トランジスタのドレインとなるよう、前記第3の端子及び前記第4の端子の少なくともいずれか一方の電圧レベルが設定され、第2の期間において、前記第3の端子と前記第4の端子とが電気的に切断されるよう前記第3の端子及び前記第4の端子の少なくともいずれか一方の電圧レベルが設定され、前記第2の期間の少なくとも一部の期間において、データ信号が供給された際に設定された前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流が前記被駆動素子に供給され、前記第1の期間における前記第4の端子の電圧レベルと前記第2の期間における前記第4の端子の電圧レベルとは互いに異なるようにしてもよい。
上記の電子回路において、前記電子回路は、さらに第1の電極と、第2の電極と、を備え、前記第1の電極と前記第2の電極との間に容量が形成されたキャパシタを含み、前記第1の電極は前記駆動トランジスタの前記ゲートに接続され、前記第1の期間を契機として、前記補償トランジスタの前記第3の端子と前記第4の端子との間に初期化電流が流れることにより、前記駆動トランジスタの前記ゲートの電圧レベルが、前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定された後、前記データ信号に対応するデータ電圧が前記第2の電極に印加されることにより生じる前記キャパシタを介した容量結合により前記駆動トランジスタの前記ゲートが前記オフセットレベル及び前記データ電圧に対応する電圧レベルに設定され、前記導通状態が設定されることが好ましい。
上記の電子回路において、前記第4の端子及び前記第3の端子のうちいずれか一方の電圧レベルは、前記第1の期間及び前記第2の期間を通して、前記第2の端子と同一の電圧レベルに設定されることが好ましい。
本発明の電子装置は、複数の、上記の電子回路と、前記複数の電子回路の各々に対して設けられた前記被駆動素子とを備えている。
本発明の第1の電気光学装置は、複数のデータ線と、複数の走査線と、複数の第1の電源線と、前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、前記複数の画素回路の各々は、電気光学素子と、第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のスイッチングトランジスタと、を含み、前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて前記駆動トランジスタの導通状態が設定され、前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、前記第1の端子と前記駆動トランジスタのゲートとが前記第1のスイッチングトランジスタを介して電気的に接続された期間の少なくとも一部の期間において、前記第1の端子がドレインとして機能するよう、前記第1の端子及び前記第2の端子のうち少なくともいずれか一方の電圧レベルが設定され、前記駆動電圧又は前記駆動電流が前記電気光学素子に供給されている期間の少なくとも一部の期間においては、前記第2の端子がドレインとして機能するよう、前記第1の端子及び前記第2の端子のうち少なくともいずれか一方の電圧レベルが設定されることを特徴とする。
上記の電気光学装置において、前記複数の画素回路の各々は、さらに第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成される第1のキャパシタと、前記一つのデータ線と前記第2の電極との間の電気的接続を制御する第2のスイッチングトランジスタと、を含み、前記駆動トランジスタの前記ゲートは前記第1の電極に接続され、前記第1の端子が前記駆動トランジスタのドレインとして機能する期間の少なくとも一部の期間において、前記第1の端子と前記第2の端子との間に初期化電流が流れ、前記駆動トランジスタの前記ゲートは、前記駆動トランジスタしきい値に応じたオフセットレベルに設定され、前記オフセットレベルが設定された後、前記第2のスイッチングトランジスタを介して供給された前記データ信号の前記第1のキャパシタを介した容量結合によって、前記駆動トランジスタの前記ゲート電圧が前記オフセットレベル及び前記データ信号に応じた電圧レベルに設定ようにしてもよい。
上記の電気光学装置において、前記複数の画素回路の各々は、さらに第3の電極と第4の電極とを備えるとともに、前記第3の電極と前記第4の電極との間に容量が形成される第2のキャパシタと、を備え、前記第3の電極は前記駆動トランジスタの前記ゲートに接続され、前記第4の電極は前記第1の端子に接続されていてもよい。これにより、例えば、前記第2のキャパシタを介した容量結合により前記第1の端子の電圧レベルの変動に対して、前記駆動トランジスタの前記ゲートの電圧レベルを自動的に調整することができる。
上記の電気光学装置において、前記第2の端子は、前記複数の電源線の一つの電源線に接続され、前記一つの電源線は複数の電圧レベルに設定可能であることが好ましい。
本発明の第2の電気光学装置であって、複数のデータ線と、複数の走査線と、複数の電源線と、前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、前記複数の画素回路の各々は、電気光学素子と、第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を備え、前記第3の端子と自己のゲートとが接続された補償トランジスタと、を含み、前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて、前記駆動トランジスタの導通状態が設定され、前記第3の端子及び前記第4の端子のうちいずれか一方が、前記複数の電源線のうちの一つの電源線に接続され、前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、前記一つの電源線の電圧は複数の電圧レベルに設定できることを特徴とする。
上記の電気光学装置において、前記第3の端子が前記補償トランジスタのドレインとして機能としている期間の少なくとも一部の期間において、前記一つの電源線の電圧レベルが第1の電圧レベルに設定され、前記駆動電圧または前記駆動電流が前記電気光学素子に供給されている少なくとも一部の期間は、前記一つの電源線の電圧レベルは第2の電圧レベルに設定され、前記第1の電圧レベルと前記第2の電圧レベルとは互いに異なるようにしてもよい。
上記の電気光学装置において、前記第3の端子が前記補償トランジスタのドレインとして機能している期間の少なくとも一部の期間において、前記駆動トランジスタの前記ゲートの電圧レベルは前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定されるようにしてもよい。
上記の電気光学装置において、前記第4の端子は前記一つの電源線に接続され、前記第1の電圧レベルは前記第2の電圧レベルより低くしてもよい。
上記の電気光学装置において、前記第1の端子及び前記第2の端子のいずれか一方も前記一つの電源線に接続されていてもよい。
これにより、例えば、一画素回路当たりの配線数を減らすことができる。
上記の電気光学装置において、前記第1の端子及び前記第2の端子のいずれか一方は、前記複数の電源線のうち、前記一つの電源線とは異なる他の電源線に接続されていてもよい。
上記の電気光学装置において、前記複数の電源線は、前記複数のデータ線と交差する方向に延在していることが好ましい。
上記の電気光学装置において、前記複数の画素回路に含まれる、トランジスタの数は3つのみであることが好ましい。
これにより、開口率を向上させることができる。
本発明の電子機器は、上記の電気光学装置を実装したことを特徴とする。
本発明の電子装置の駆動方法は、駆動トランジスタのゲートと一方の端子とを接続し、前記駆動トランジスタに非順バイアスを印加することにより、前記駆動トランジスタのゲートに接続されたノードの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定する第1のステップと、前記ノードと容量結合したデータ線に可変電圧源からの電圧を供給することにより、前記ノードに接続されたキャパシタに対して、前記オフセットレベルを基準としたデータの書き込みを行う第2のステップと、前記駆動トランジスタに順バイアスを印加することにより、前記キャパシタに保持されたデータに応じた電流を発生し、当該電流を電流検出回路に供給する第3のステップとを有することを特徴とする。
本発明の第2の電子装置の駆動方法であって、第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタの特性バラツキを補償するステップを行っている期間の少なくとも一部の期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより高くし、前記被駆動素子に前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流を供給している少なくも一部期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより低くすることを特徴とする。
上記の電子装置の駆動方法において、前記第1の端子と前記駆動トランジスタのゲートとを電気的に接続した状態で前記補償ステップを行うことが好ましい。
本発明にかかる画素回路の駆動方法は、駆動トランジスタのゲートと自己の一方の端子とを接続し、駆動トランジスタに非順バイアスを印加することにより、駆動トランジスタのゲートに接続されたノードの電圧を駆動トランジスタのしきい値に応じたオフセットレベルに設定する第1のステップと、ノードと容量結合したデータ線に画素の階調を規定するデータ電圧を供給することにより、ノードに接続されたキャパシタに対して、オフセットレベルを基準としたデータの書き込みを行う第2のステップと、駆動トランジスタに順バイアスを印加することにより、キャパシタに保持されたデータに応じた駆動電流を発生し、この駆動電流を駆動トランジスタに接続された電気光学素子に供給することによって、電気光学素子の輝度を設定する第3のステップとを有する。
上記の画素回路の駆動方法において、駆動トランジスタの他方の端子は、電圧が可変に設定される電源線に接続されていてもよい。この場合、上記第1のステップは、電源線の電圧を第1の電圧に設定するステップを含み、上記第3のステップは、電源線の電圧を第1の電圧よりも高い第2の電圧に設定するステップを含むことが好ましい。また、上記第2のステップは、電源線の電圧を第1の電圧に設定するステップを含むことが望ましい。
上記の画素回路の駆動方法において、第1の電圧は、非順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも低く、第2の電圧は、順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも高いことが好ましい。また、電気光学素子の対向電極には、所定の電圧が固定的に印加されていることが望ましい。
上記の画素回路の駆動方法において、電源線の電圧を所定の電圧よりも低い第3の電圧に設定することにより、電気光学素子に非順バイアスを印加する第4のステップをさらに有していてもよい。また、駆動トランジスタと電気光学素子とを接続するノードに所定の電圧よりも低い第3の電圧を印加することにより、電気光学素子に非順バイアスを印加する第5のステップをさらに有していてもよい。
本発明の第2の画素回路の駆動方法は、自己のゲートと自己の一方の端子とが接続された補償トランジスタに所定のバイアスを印加して、順方向のダイオード接続を形成するとともに、この補償トランジスタとは異なる駆動トランジスタとに非順バイアスを印加することにより、補償トランジスタのゲートに接続されたノードの電圧を補償トランジスタのしきい値に応じたオフセットレベルに設定する第1のステップと、所定のバイアスとは逆方向のバイアスを補償トランジスタに印加した上で、ノードと容量結合したデータ線に画素の階調を規定するデータ電圧を供給することにより、ノードに接続されたキャパシタに対して、オフセット電圧を基準としたデータの書き込みを行う第2のステップと、駆動トランジスタに順バイアスを印加することにより、キャパシタに保持されたデータに応じた駆動電流を発生し、この駆動電流を駆動トランジスタの一方の端子に接続された電気光学素子に供給することによって、電気光学素子の輝度を設定する第3のステップとを有する。
ここで、上記の画素回路の駆動方法において、駆動トランジスタの他方の端子は、電圧が可変に設定される第1の電源線に接続されており、補償トランジスタの他方の端子は、電圧が可変に設定される第2の電源線に接続されていてもよい。この場合、上記第1のステップは、第1の電源線の電圧を第1の電圧に設定するステップと、第2の電源線の電圧を第2の電圧に設定するステップとを含み、上記第2のステップは、第2の電源線の電圧を第2の電圧よりも高い第3の電圧に設定するステップを含み、上記第3のステップは、第1の電源線の電圧を第1の電圧よりも高い第4の電圧に設定するステップを含むことが好ましい。また、上記第2のステップは、第1の電源線の電圧を第1の電圧に設定するステップを含み、第3のステップは、第2の電源線の電圧を第3の電圧に設定するステップを含むことが望ましい。
上記の画素回路の駆動方法において、第1の電圧は、非順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも低く、第2の電圧は、非順バイアスの印加時における補償トランジスタの一方の端子の電圧よりも低く、第3の電圧は、順バイアスの印加時における補償トランジスタの一方の端子の電圧よりも高く、第4の電圧は、順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも高いことが好ましい。また、電気光学素子の対向電極には、所定の電圧が固定的に印加されていることが望ましい。
上記の画素回路の駆動方法において、電源線の電圧を所定の電圧よりも低い第5の電圧に設定することにより、電気光学素子に非順バイアスを印加する第4のステップをさらに有していてもよい。
本発明の第1の画素回路は、自己を流れる駆動電流によって、輝度が設定される電気光学素子と、一方の端子が電圧が可変に設定される電源線に接続され、他方の端子が電気光学素子に接続されているとともに、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続された第1のキャパシタと一方の電極が駆動トランジスタのゲートに接続され、他方の電極が駆動トランジスタの他方の端子に接続された第2のキャパシタと、一方の端子が第1のキャパシタの他方の電極に接続され、他方の端子がデータ線に接続された第1のスイッチングトランジスタと、一方の端子が駆動トランジスタのゲートに接続され、他方の端子が駆動トランジスタの他方の端子に接続された第2のスイッチングトランジスタとを有する。
ここで、上記の画素回路において、第1のスイッチングトランジスタをオフさせ、第2のスイッチングトランジスタをオンさせる初期化期間において、電源線の電圧を第1の電圧に設定することにより、駆動トランジスタに非順バイアスを印加するとともに、駆動トランジスタのゲート電圧を駆動トランジスタのしきい値に応じたオフセットレベルに設定することが好ましい。また、初期化期間よりも後の期間であって、第1のスイッチングトランジスタをオンさせ、第2のスイッチングトランジスタをオフさせるデータ書込期間において、データ線に画素の階調を規定するデータ電圧を供給することにより、第1のキャパシタと第2のキャパシタとに対して、オフセットレベルを基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、第1のスイッチングトランジスタおよび第2のスイッチングトランジスタをオフさせる駆動期間において、電源線の電圧を第1の電圧よりも高い第2の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、第1のキャパシタおよび第2のキャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。
本発明の第2の画素回路は、自己を流れる駆動電流によって、輝度が設定される電気光学素子と、一方の端子が電圧が可変に設定される第1の電源線に接続され、他方の端子が電気光学素子に接続されているとともに、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続された第1のキャパシタと、一方の電極が駆動トランジスタのゲートに接続され、他方の電極が駆動トランジスタの他方の端子に接続された第2のキャパシタと、一方の端子が第1のキャパシタの他方の電極に接続され、他方の端子がデータ線に接続されたスイッチングトランジスタと、自己のゲートと自己の一方の端子と駆動トランジスタのゲートとに接続され、他方の端子が電圧が可変に制御される第2の電源線に接続された補償トランジスタとを有する。
ここで、上記の画素回路において、スイッチングトランジスタをオフさせる初期化期間において、第1の電源線の電圧を第1の電圧に設定することにより、駆動トランジスタに非順バイアスを印加し、第2の電源線の電圧を第2の電圧に設定することにより、補償トランジスタにおける順方向のダイオード接続を形成するとともに、駆動トランジスタのゲート電圧を補償トランジスタのしきい値に応じたオフセット電圧に設定することが好ましい。また、初期化期間よりも後の期間であって、スイッチングトランジスタをオンさせるデータ書込期間において、第2の電源線の電圧を第2の電圧よりも高い第3の電圧に設定することにより、補償トランジスタに印加されるバイアスを初期化期間とは逆方向にするとともに、データ線に画素の階調を規定するデータ電圧を供給することにより、第1のキャパシタと第2のキャパシタとに対して、オフセット電圧を基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、スイッチングトランジスタをオフさせる駆動期間において、第1の電源線の電圧を第1の電圧よりも高い第4の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、第1のキャパシタおよび第2のキャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。
本発明の第3の画素回路は、自己を流れる駆動電流によって輝度が設定された電気光学素子と、一方の端子が電圧が可変に設定される第1の電源線に接続され、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続された第1のキャパシタと、一方の電極が駆動トランジスタのゲートに接続され、他方の電極が駆動トランジスタの他方の端子に接続された第2のキャパシタと、一方の端子が第1のキャパシタの他方の電極に接続され、他方の端子がデータ線に接続された第1のスイッチングトランジスタと、一方の端子が駆動トランジスタのゲートに接続され、他方の端子が駆動トランジスタの他方の端子に接続された第2のスイッチングトランジスタと、一方の端子が駆動トランジスタの他方の端子に接続され、他方の端子が電圧が可変に設定される第2の電源線に接続された第3のスイッチングトランジスタと、一方の端子が駆動トランジスタの他方の端子に接続され、他方の端子が電気光学素子に接続された第4のスイッチングトランジスタとを有する。
ここで、上記の画素回路において、第1のスイッチングトランジスタをオフさせ、第2のスイッチングトランジスタをオンさせ、第3のスイッチングトランジスタを一部期間でオンさせ、第4のスイッチングトランジスタをオフさせる初期化期間において、第1の電源線の電圧を第1の電圧に設定し、第2の電源線の電圧を第2の電圧に設定することにより、駆動トランジスタに非順バイアスを印加するとともに、駆動トランジスタのゲート電圧を駆動トランジスタのしきい値に応じたオフセット電圧に設定することが好ましい。また、初期化期間よりも後の期間であって、第1のスイッチングトランジスタをオンさせ、第2のスイッチングトランジスタをオフさせ、第3のスイッチングトランジスタをオフさせ、第4のスイッチングトランジスタをオフさせるデータ書込期間において、データ線に画素の階調を規定するデータ電圧を供給することにより、第1のキャパシタと第2のキャパシタとに対して、オフセットレベルを基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、第1のスイッチングトランジスタをオフさせ、第2のスイッチングトランジスタをオフさせ、第3のスイッチングトランジスタをオフさせ、第4のスイッチングトランジスタをオンさせる駆動期間において、第1の電源線の電圧を第1の電圧よりも高い第3の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、第1のキャパシタおよび第2のキャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。そして、駆動期間よりも後の期間であって、第1のスイッチングトランジスタをオフさせ、第2のスイッチングトランジスタをオフさせ、第3のスイッチングトランジスタをオンさせ、第4のスイッチングトランジスタをオンさせる逆バイアス期間において、第2の電源線の電圧を第2の電圧よりも低い第4の電圧に設定することにより、電気光学素子に非順バイアスを印加することが好ましい。
本発明の第4の画素回路は、自己を流れる駆動電流によって、輝度が設定される電気光学素子と、一方の端子が電圧が可変に設定される電源線に接続され、他方の端子が電気光学素子に接続されているとともに、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続されたキャパシタと、一方の端子がキャパシタの他方の電極に接続され、他方の端子がデータ線に接続された第1のスイッチングトランジスタと、一方の端子が駆動トランジスタのゲートに接続され、他方の端子が駆動トランジスタの他方の端子に接続された第2のスイッチングトランジスタとを有する。
ここで、上記の画素回路によって、第1のスイッチングトランジスタをオフさせ、第2のスイッチングトランジスタをオンさせる初期化期間において、電源線の電圧を第1の電圧に設定することにより、駆動トランジスタに非順バイアスを印加するとともに、駆動トランジスタのゲート電圧を駆動トランジスタのしきい値に応じたオフセット電圧に設定することが好ましい。
また、初期化期間よりも後の期間であって、第1のスイッチングトランジスタをオンさせ、第2のスイッチングトランジスタをオフさせるデータ書込期間において、データ線に画素の階調を規定するデータ電圧を供給することにより、キャパシタに対して、オフセット電圧を基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、第1のスイッチングトランジスタおよび第2のスイッチングトランジスタをオフさせる駆動期間において、電源線の電圧を第1の電圧よりも高い第2の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、キャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。
上記の画素回路によって構成された電気光学装置を電子機器をしてもよい。
本発明の一つの効果として、トランジスタの特性補償のステップと非順バイアスの印加とを一の動作プロセスで行うことにより、動作設計上のフレキシビリティの向上を図ることができる。
(第1の実施形態)
図1は、本実施形態にかかる電気光学装置のブロック構成図である。表示部1は、例えばTFT(Thin Film Transistor)によって電気光学素子を駆動するアクティブマトリクス型の表示パネルである。この表示部1には、mドット×nライン分の画素群がマトリクス状(二次元平面的)に並んでいる。表示部1には、それぞれが水平方向に延在している走査線群Y1〜Ynと、それぞれが垂直方向に延在しているデータ線群X1〜Xmとが設けられており、これらの交差に対応して画素2(画素回路)が配置されている。電源線L1〜Lnは、走査線Y1〜Ynに対応して設けられており、データ線X1〜Xmと交差する方向、換言すれば、走査線Y1〜Ynの延在方向に延在している。電源線L1〜Lnのそれぞれには、1本の走査線Yの延在方向に対応する画素行(mドット分)が共通接続されている。なお、本実施形態では、1つの画素2を画像の最小表示単位としているが、カラーパネルのように、1つの画素2をRGBの3つのサブ画素で構成してもよい。
図1は、本実施形態にかかる電気光学装置のブロック構成図である。表示部1は、例えばTFT(Thin Film Transistor)によって電気光学素子を駆動するアクティブマトリクス型の表示パネルである。この表示部1には、mドット×nライン分の画素群がマトリクス状(二次元平面的)に並んでいる。表示部1には、それぞれが水平方向に延在している走査線群Y1〜Ynと、それぞれが垂直方向に延在しているデータ線群X1〜Xmとが設けられており、これらの交差に対応して画素2(画素回路)が配置されている。電源線L1〜Lnは、走査線Y1〜Ynに対応して設けられており、データ線X1〜Xmと交差する方向、換言すれば、走査線Y1〜Ynの延在方向に延在している。電源線L1〜Lnのそれぞれには、1本の走査線Yの延在方向に対応する画素行(mドット分)が共通接続されている。なお、本実施形態では、1つの画素2を画像の最小表示単位としているが、カラーパネルのように、1つの画素2をRGBの3つのサブ画素で構成してもよい。
なお、後述する各実施形態にかかる画素回路の構成との関係で、図1に示した1つの走査線Yが1本の走査線を示す場合(図6)と、複数の走査線のセットを示す場合(図2,9,11)とがある。同様に、図1に示した1つの電源線Lが1本の電源線を示す場合(図2,11)と、複数の電源線のセットを示す場合(図6,9)とがある。
制御回路5は、図示しない上位装置より入力される垂直同期信号Vs、水平同期信号Hs、ドットクロック信号DCLKおよび階調データD等に基づいて、走査線駆動回路3、データ線駆動回路4および電源線制御回路6を同期制御する。この同期制御の下、これらの回路3,4,6は、互いに協働して、表示部1の表示制御を行う。
走査線駆動回路3は、シフトレジスタ、出力回路等を主体に構成されており、走査線Y1〜Ynに走査信号SELを出力することによって、走査線Y1〜Ynの順次走査を行う。走査信号SELは、高電位レベル(以下「Hレベル」という)または低電位レベル(以下「Lレベル」という)の2値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線YはHレベル、これ以外の走査線YはLレベルにそれぞれ設定される。走査線駆動回路3は、1フレームの画像を表示する期間(1F)毎に、所定の選択順序で(一般的には最上から最下に向かって)、それぞれの走査線Yを順番に選択する順次走査を行う。また、データ線駆動回路4は、シフトレジスタ、ラインラッチ回路、出力回路等を主体に構成されている。
データ線駆動回路4は、1本の走査線Yを選択する期間に相当する1水平走査期間(1H)において、今回データを書き込む画素行に対するデータ電圧Vdataの一斉出力と、次の1Hで書き込みを行う画素行に関するデータの点順次的なラッチとを同時に行う。ある1Hにおいて、データ線Xの本数に相当するm個のデータが順次ラッチされる。そして、次の1Hにおいて、ラッチされたm個のデータ電圧Vdataが、対応するデータ線X1〜Xmに対して一斉に出力される。
一方、電源線制御回路6は、シフトレジスタ、出力回路等を主体に構成されており、走査線駆動回路3による走査と同期して、電源線L1〜Lnの電圧を画素行単位で可変に設定する。
図2は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。この画素回路に関して、図1に示した1つの走査線Yは、第1の走査信号SEL1が供給される第1の走査線Yaと、第2の走査信号SEL2が供給される第2の走査線Ybとを含んでいる。1つの画素回路は、被駆動素子の一形態である有機EL素子OLED、3つのトランジスタT1〜T3、およびデータを保持する2つのキャパシタC1,C2によって構成されている。なお、本実施形態では、アモルファスシリコンによってTFTが形成されているため、そのチャネル型はすべてn型になっているが、もちろん、アモルファスシリコン以外で構成されたトランジスタを用いてもよいし、チャネル型はこれに限定されるものではない(後述する各実施形態についても同様)。また、本明細書では、ソース、ドレインおよびゲートを備える三端子型素子であるトランジスタに関して、ソースまたはドレインの一方を「一方の端子」、他方を「他方の端子」とそれぞれ呼ぶ。
第1のスイッチングトランジスタT1は、第1の走査信号SEL1が供給される第1の走査線Yaにゲートが接続されており、この走査信号SEL1によって導通制御される。このトランジスタT1の一方の端子はデータ線Xに接続されており、その他方の端子は第1のキャパシタC1の一方の電極に接続されている。このキャパシタC1の他方の電極はノードN1に接続されている。このノードN1には、第1のキャパシタC1以外に、駆動トランジスタT3のゲート、第2のスイッチングトランジスタT2の一方の端子、および第2のキャパシタC2の一方の電極が共通接続されている。駆動トランジスタT3の一方の端子は電源線Lに接続されており、その他方の端子はノードN2に接続されている。このノードN2には、駆動トランジスタT3以外に、有機EL素子OLEDのアノード(陽極)、第2のスイッチングトランジスタT2の他方の端子および、第2のキャパシタC2の他方の電極が共通接続されている。有機EL素子OLEDのカソード(陰極)、すなわち対向電極には、電源電圧Vddよりも低い基準電圧Vss(例えば0V)が固定的に印加されている。第2のキャパシタC2は、駆動トランジスタT3のゲートとノードN2との間に設けられており、これによって、ボルテージフォロワ型の回路が構成される。第2のスイッチングトランジスタT2は、第2のキャパシタC2と並列に設けられている。このスイッチングトランジスタT2は、第2の走査信号SEL2が供給される第2の走査線Ybにゲートが接続されており、この走査信号SEL2によって導通制御される。
図3は、図2に示した画素回路の動作タイミングチャートである。上述した1Fに相当する期間t0〜t3における一連の動作プロセスは、最初の期間t0〜t1における初期化プロセス、これに続く期間t1〜t2におけるデータ書込プロセス、および最後の期間t2〜t3における駆動プロセスとに大別される。
まず、初期化期間t0〜t1では、駆動トランジスタT3に対する逆バイアスの印加とVth補償とが同時に行われる。具体的には、第1の走査信号SEL1がLレベルになって、第1のスイッチングトランジスタT1がオフし、第1のキャパシタC1とデータ線Xとが電気的に分離される。それに呼応して、第2の走査信号SEL2がHレベルになって、第2のスイッチングトランジスタT2がオンする。ここで、電源線LはVL=Vssに設定されており、ノードN2の電圧V2は、先の1Fの駆動プロセスによって、少なくともVss+Vthよりも高い電圧になっている(その具体値は先の1Fにおけるデータや駆動トランジスタT3の特性、有機EL素子OLED等に依存する)。このような電圧関係より、駆動トランジスタT3には、後述する駆動電流Ioledが流れる方向とは逆方向のバイアスが印加され、自己のゲートと自己のドレイン(ノードN2側の端子)とが順方向に接続されたダイオード接続となる。これにより、図4(a)に示すように、ノードN2の電圧V2(およびこれと直結したノードN1の電圧V1)が駆動トランジスタT3のVthに応じたオフセットレベル(Vss+Vth)になるまで、ノードN2から電源線Lに向かって、駆動期間t2〜t3に流れる駆動電流Ioledとは逆方向の電流Iが流れる。ノードN1に接続されたキャパシタC1,C2は、データの書き込みに先立ち、ノードN1の電圧V1がオフセットレベル(Vss+Vth)になるような電荷状態に設定される。このように、データの書き込みに先立ち、ノードN1の電圧をオフセットレベル(Vss+Vth)にオフセットさせておくことにより、駆動トランジスタT3のしきい値Vthを補償することが可能になる。
つぎに、データ書込期間t1〜t2では、初期化期間t0〜t1にて設定されたオフセットレベル(Vss+Vth)を基準に、キャパシタC1,C2に対するデータの書き込みが行われる。
具体的には、第2の走査信号SEL2がLレベルに立ち下がって、第2のスイッチングトランジスタT2がオフし、駆動トランジスタT3のダイオード接続が解除される。この走査信号SEL2の立ち下がりと「同期」して、第1の走査信号SEL1がHレベルに立ち上がって、第1のスイッチングトランジスタT1がオンする。これにより、データ線Xと第1のキャパシタC1とが電気的に接続される。本明細書では、「同期」という用語を、同一タイミングである場合のみならず、設計上のマージン等の理由で若干の時間的なオフセットを許容する意味で用いている。そして、タイミングt1から所定の時間が経過した時点で、データ線Xの電圧Vxが基準電圧Vssからデータ電圧Vdata(画素2の表示階調を規定する電圧レベルのデータ)に立ち上がる。図4(b)に示すように、データ線XおよびノードN1は、第1のキャパシタC1を介して容量結合している。そのため、このノードN1の電圧V1は、数式1に示すように、データ線Xの電圧変化量ΔVdata(=Vdata−Vss)に応じて、オフセット電圧(Vss+Vth)を基準としてα・デルタVdata分だけ上昇する。なお、同数式において、係数αは、第1のキャパシタC1の容量Caと第2のキャパシタC2の容量Cbとの容量比によって特定される係数である(α=Ca/(Ca+Cb))。
(数式1)
V1=Vss+Vth+α・ΔVdata
=Vss+Vth+α(Vdata−Vss)
V1=Vss+Vth+α・ΔVdata
=Vss+Vth+α(Vdata−Vss)
キャパシタC1,C2には、数式1より算出される電圧V1に相当する電荷がデータとして書き込まれる。ノードN1,N2は、第2のキャパシタC2を介して容量結合しているものの、このキャパシタC2の容量を有機EL素子OLEDの容量よりも十分小さく設定すれば、この期間t1〜t2において、ノードN2の電圧V2は、ノードN1の電圧変動のほぼ影響を受けることなく、ほぼVss+Vthに維持される。なお、この期間t1〜t2において、電源線LをVL=Vssにすることにより、駆動電流Ioledを流さず、有機EL素子OLEDの発光を規制することができる。
そして、駆動期間t2〜t3では、駆動トランジスタT3のチャネル電流に相当する駆動電流Ioledが有機EL素子OLEDに供給され、有機EL素子OLEDが発光する。具体的には、第1の走査信号SEL1が再びLレベルになり、第1のスイッチングトランジスタT1がオフする。これにより、データ電圧Vdataが供給されるデータ線Xと第1のキャパシタC1とが電気的に分離されるが、駆動トランジスタT3のゲートN1には、キャパシタC1,C2に保持されているデータに応じた電圧が印加され続ける。そして、第1の走査信号SEL1の立ち下がりと同期して、電源線LがVL=Vddになる。その結果、図4(c)に示すように、電源線Lから有機EL素子OLEDのカソード側に向かう方向に駆動電流Ioledの経路が形成される。この時、ノートN2と駆動トランジスタT3のチャネル領域を挟んで反対側の端子は駆動トランジスタT3のドレインとして機能することになる。
駆動トランジスタT3が飽和領域で動作することを前提として、有機EL素子OLEDを流れる駆動電流Ioled(駆動トランジスタT3のチャネル電流Ids)は、数式2に基づいて算出される。同数式において、Vgsは、駆動トランジスタT3のゲート−ソース間電圧である。また、利得係数βは、駆動トランジスタT3のキャリアの移動度μ、ゲート容量A、チャネル幅W、チャネル長Lより特定される係数である(β=μAW/L)。
(数式2)
Ioled=Ids
=β/2(Vgs−Vth)2
Ioled=Ids
=β/2(Vgs−Vth)2
ここで、駆動トランジスタT3のゲート電圧Vgとして数式1で算出されたV1を代入すると、数式2は数式3のように変形できる。
(数式3)
Ioled=β/2(Vg−Vs−Vth)2
=β/2{(Vss+Vth+α・ΔVdata)−Vs−Vth}2
=β/2(Vss+α・ΔVdata−Vs)2
Ioled=β/2(Vg−Vs−Vth)2
=β/2{(Vss+Vth+α・ΔVdata)−Vs−Vth}2
=β/2(Vss+α・ΔVdata−Vs)2
数式3において留意すべき点は、駆動トランジスタT3が発生する駆動電流Ioledは、Vthの相殺によって、駆動トランジスタT3のしきい値Vthに依存しない点である。したがって、キャパシタC1,C2に対するデータの書き込みをVthを基準に行えば、製造バラツキや経時変化等によってVthにバラツキが生じたととしても、その影響を受けることなく駆動電流Ioledを生成できる。
有機EL素子OLEDの発光輝度は、データ電圧Vdata(電圧変化量ΔVdata)に応じた駆動電流Ioledにより決定され、これによって、画素2の階調が設定される。なお、図4(c)に示した経路で駆動電流Ioledが流れると、駆動トランジスタT3のソース電圧V2は、有機EL素子OLEDの自己抵抗等に起因して、当初のVss+Vthよりも上昇する。しかしながら、駆動トランジスタT3のゲートN1とノードN2とは第2のキャパシタC2を介して容量結合しており、ソース電圧V2の上昇にともないゲート電圧V1も上昇するので、ある程度、ゲート−ソース間電圧Vgsに対するソース電圧V2の変動の影響を低減することができる。
このように、本実施形態では電源線Lの電圧VLを可変とし、初期化期間t0〜t1でVss、駆動期間t2〜t3でこれよりも高いVddにそれぞれ設定する。初期化期間t0〜t1における設定電圧Vssは、駆動トランジスタT3に逆バイアスを印加すべく、駆動トランジスタT3と有機EL素子OLEDとを接続するノードN2の電圧V2よりも低い電圧である必要がある。また、駆動期間t2〜t3における設定電圧Vddは、駆動トランジスタT3に順バイアスを印加して、駆動電流Ioledの経路形成を許容すべく、ノードN2の電圧V2よりも高い電圧である必要がある。初期化期間t0〜t1でVL=Vssにすることにより、駆動トランジスタT3に逆バイアスが印加され、このバイアス状態の下でVth補償が行われる。
Vth補償を行うことにより、駆動電流Ioledに対するVthのバラツキの影響を低減できる。また、逆バイアスの印加を行うことにより、駆動トランジスタT3におけるVthのシフト、すなわち、Vthが経時変化してしまう現象を有効に抑制することが可能になる。そして、Vth補償と逆バイアスの印加とを同一の動作プロセス(初期化期間t0〜t1)で行うことにより、動作設計上のフレキシビリティの向上を図ることが可能になる。
Vth補償を行うことにより、駆動電流Ioledに対するVthのバラツキの影響を低減できる。また、逆バイアスの印加を行うことにより、駆動トランジスタT3におけるVthのシフト、すなわち、Vthが経時変化してしまう現象を有効に抑制することが可能になる。そして、Vth補償と逆バイアスの印加とを同一の動作プロセス(初期化期間t0〜t1)で行うことにより、動作設計上のフレキシビリティの向上を図ることが可能になる。
なお、本実施形態では、初期化期間t0〜t1において、電源線Lの電圧VLを基準電圧Vssに落とすことにより、駆動トランジスタT3に逆バイアスを印加している。しかしながら、この期間t0〜t1における電圧VLをVssよりも低い電圧Vrvsに設定してもよい。この場合、電源線Lの電圧Vrvsが有機EL素子OLEDの対向電極側の電圧Vssよりも低くなるので、駆動トランジスタT3のみならず、有機EL素子OLEDにも逆バイアスを印加することができる。その結果、有機EL素子OLEDの長寿命化を図ることが可能になる。また、本実施形態の概念を拡張すれば、駆動トランジスタT3に順バイアスでない状態、すなわち非順バイアスを印加した上でVth補償を行うことにより、上述した効果を奏することが可能である。したがって、非順バイアスの一つである逆バイアスは最良の実施形態ではあるものの、本発明はこれに限定されるものではない。なお、これらの点は、後述する各実施形態についても同様である。
(第2の実施形態)
本実施形態は、図2に示した画素回路において、駆動トランジスタT3に逆バイアスをより積極的に印加する手法に関する。この画素回路の構成については、上述したとおりであるから、ここでの説明を省略する。
本実施形態は、図2に示した画素回路において、駆動トランジスタT3に逆バイアスをより積極的に印加する手法に関する。この画素回路の構成については、上述したとおりであるから、ここでの説明を省略する。
図5は、本実施形態にかかる動作タイミングチャートである。本実施形態では、駆動期間t2〜t3の後半に逆バイアス期間t2'〜t3を設け、この期間t2'〜t3で、電源線Lの電圧VLを基準電圧Vss(対向電極の電圧)よりも低いVrvsに設定する。これにより、有機EL素子OLEDの発光が停止し、有機EL素子OLEDおよび駆動トランジスタT3の双方に逆バイアスが印加される。
本実施形態によれば、上述した第1の実施形態と同様の効果を有するほか、逆イアス期間t2'〜t3において、より効果的に有機EL素子OLEDにも逆バイアスが印加されるので、有機EL素子OLEDの長寿命化を図ることが可能になる。
(第3の実施形態)
図6は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。この画素回路に関して、図1に示した1つの電源線Lは、第1の電源線Laと、第2の電源線Lbとを含んでいる。1つの画素回路は、有機EL素子OLED、3つのnチャネル型のトランジスタT1〜T3および、データを保持する2つのキャパシタC1,C2によって構成されている。なお、補償トランジスタT2のしきい値Vth2は、駆動トランジスタT3のしきい値Vth1とほぼ等しくなるように設定されている。同一プロセスにて製造され、表示部1上において極めて近接して配置されたトランジスタT2,T3に関しては、実際の製品においても、これらの電気的特性をほぼ同一に設定することが可能である。
図6は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。この画素回路に関して、図1に示した1つの電源線Lは、第1の電源線Laと、第2の電源線Lbとを含んでいる。1つの画素回路は、有機EL素子OLED、3つのnチャネル型のトランジスタT1〜T3および、データを保持する2つのキャパシタC1,C2によって構成されている。なお、補償トランジスタT2のしきい値Vth2は、駆動トランジスタT3のしきい値Vth1とほぼ等しくなるように設定されている。同一プロセスにて製造され、表示部1上において極めて近接して配置されたトランジスタT2,T3に関しては、実際の製品においても、これらの電気的特性をほぼ同一に設定することが可能である。
スイッチングトランジスタT1のゲートは、走査信号SELが供給される走査線Yに接続されている。このトランジスタT1の一方の端子は、データ線Xに接続されており、その他方の端子は、第1のキャパシタC1の一方の電極に接続されている。このキャパシタC1の他方の電極は、ノードN1に接続されている。このノードN1には、第1のキャパシタC1以外に、駆動トランジスタT3のゲートと、補償トランジスタT2の一方の端子(およびそのゲート)と、第2のキャパシタC2の一方の電極が共通接続されている。駆動トランジスタT3の一方の端子は第1の電源線Laに接続されており、その他方の端子はノードN2に接続されている。このノードN2には、駆動トランジスタT3以外に、有機EL素子OLEDのアノードおよび、第2のキャパシタC2の他方の電極が共通接続されている。有機EL素子OLEDのカソードには基準電圧Vssが固定的に印加されている。第2のキャパシタC2は、駆動トランジスタT3のゲートとノードN2との間に設けられており、これによって、ボルテージフォロワ型の回路が構成される。補償トランジスタT2の他方の端子は、第2の電源線Lbに接続されている。
図7は、図6に示した画素回路の動作タイミングチャートである。第1の実施形態と同様、1Fに相当する期間t0〜t3は、初期化期間t0〜t1、データ書込期間t1〜t2および駆動期間t2〜t3に大別される。
まず、初期化期間t0〜t1では、補償トランジスタT2および駆動トランジスタT3の双方に対する逆バイアスの印加とVth補償とが同時に行われる。具体的には、走査信号SELがLレベルになって、スイッチングトランジスタT1がオフし、第1のキャパシタC1とデータ線Xとが電気的に分離される。ここで、第2の電源線Lbの電圧VLbはVssに設定されており、先の1Fの駆動プロセスによって、ノードN1の電圧V1よりも低くなる。このような電位関係より、補償トランジスタT2のチャネル領域を挟んで配置された2つの端子のうち自己のゲートと接続された端子はドレインとして機能して、順方向にバイアス(駆動期間t2〜t3のバイアス関係を順バイアスとすると逆バイアス)されたダイオード接続となる。
これにより、図8(a)に示すように、ノードN1の電圧V1がオフセットレベル(Vss+Vth1)になるまで、ノードN1から第2の電源線Lbに向かって初期化電流となる電流I1が流れる。ノードN1に接続されたキャパシタC1,C2は、データの書き込みに先立ち、ノードN1の電圧V1がオフセットレベル(Vss+Vth)になるような電荷状態に設定される。
また、第1の電源線Laの電圧VLaもVssに設定され、先の1Fの駆動プロセスによって、ノードN2の電圧V2よりも低くなる。そのため、駆動トランジスタT3にも逆バイアスが印加され、ノードN2から第1の電源線Laに向って電流I2が流れる。電流I2は駆動トランジスタT3の特性の変化や劣化の抑制に寄与する。
データ書込期間t1〜t2では、初期化期間t0〜t1にて設定されたオフセットレベル(Vss+Vth1)を基準に、キャパシタC1,C2に対するデータの書き込みが行われる。具体的には、まず、第2の電源線Lbの電圧VLbがVssからVddに立ち上がり、電圧VLbがノードN1の電圧V1よりも高くなる。これにより、初期化期間t0〜t1とは逆方向のバイアス(駆動期間t2〜t3のバイアス関係を順方向とすると順バイアス)が補償トランジスタT2に印加されて、ノードN1と第2の電源線Lbとが電気的に分離される。この電圧VLbの立ち上がりと同期して、走査信号SELがHレベルに立ち上がって、スイッチングトランジスタT1がオンする。これにより、データ線Xと第1のキャパシタC1とが電気的に接続される。そして、タイミングt1から所定の時間が経過した時点で、データ線Xの電圧Vxが基準電圧Vssからデータ電圧Vdataに立ち上がる。図8(b)に示すように、データ線XおよびノードN1は、第1のキャパシタC1を介して容量結合している。そのため、このノードN1の電圧V1は、数式4に示すように、オフセットレベル(Vss+Vth1)を基準としてα・デルタVdata分だけ上昇する。キャパシタC1,C2は、数式4より算出される電圧V1になるような電荷状態に設定される。なお、この期間t1〜t2において、第1の電源線LaはVLa=Vssに設定されているため、駆動電流Ioledが流れず、有機EL素子OLEDは発光しない。
(数式4)
V1=Vss+Vth1+α・ΔVdata
=Vss+Vth1+α(Vdata−Vss)
V1=Vss+Vth1+α・ΔVdata
=Vss+Vth1+α(Vdata−Vss)
駆動期間t2〜t3では、駆動トランジスタT3のチャネル電流Idsに相当する駆動電流Ioledが有機EL素子OLEDを流れ、有機EL素子OLEDが発光する。具体的には、走査信号SELが再びLレベルになり、スイッチングトランジスタT1がオフする。これにより、データ電圧Vdataが供給されるデータ線Xと第1のキャパシタC1とが電気的に分離されるが、駆動トランジスタT3のゲートN1には、キャパシタC1,C2に保持されているデータに応じたゲート電圧Vgが印加され続ける。そして、走査信号SELの立ち下がりと同期して、第1の電源線LaがVLa=Vddになる。その結果、図8(c)に示すように、第1の電源線Laから有機EL素子OLEDのカソード側に向かう方向に駆動電流Ioledの経路が形成される。駆動トランジスタT3が飽和領域で動作することを前提として、有機EL素子OLEDを流れる駆動電流Ioledは、数式5に基づいて算出される。
(数式5)
Ioled=Ids
=β/2(Vgs−Vth2)2
Ioled=Ids
=β/2(Vgs−Vth2)2
ここで、駆動トランジスタT3のゲート電圧Vgとして数式1で算出されたV1を代入すると、数式5は数式6のように変形できる。
(数式6)
Ioled=β/2(Vg−Vs−Vth2)2
=β/2{(Vss+Vth1+α・ΔVdata)−Vs−Vth2}2
Ioled=β/2(Vg−Vs−Vth2)2
=β/2{(Vss+Vth1+α・ΔVdata)−Vs−Vth2}2
本実施形態では、補償トランジスタT2のしきい値Vth1と駆動トランジスタT3のしきい値Vth2とがほぼ等しく設定されている。したがって、同数式において、Vth1とVth2とが相殺されるので、結果的に、数式7のようにまとめることができる。同数式から分かるように、有機EL素子OLEDは、トランジスタT2,T3のしきい値Vth1,Vth2に依存しない駆動電流Ioledに基づいて発光し、これによって、画素2の階調が設定される。
(数式7)
Ioled=β/2(Vss+α・ΔVdata−Vs)2
Ioled=β/2(Vss+α・ΔVdata−Vs)2
このように、本実施形態によれば、Vth補償を行う際に、補償トランジスタT2および駆動トランジスタT3の双方に対する逆バイアスの印加を行う。これにより、第1の実施形態と同様の理由で、Vth補償とVthシフトの抑制とを同一の動作プロセス(初期化期間t0〜t1)において行うことができ、動作設計上のフレキシビリティの向上を図ることができる。
なお、本実施形態においても、第2の実施形態と同様の理由で、駆動期間t2〜t3の後半に逆バイアス期間t2'〜t3を設け、この期間t2'〜t3で、電源線La,Lbの電圧VLa,VLbを共にVrvsに設定してもよい。
また、駆動トランジスタT3及び補償トランジスタT2を本実施形態のように、それぞれ異なる第1の電源線La及び第2の電源線Lbに接続するのではなく、同一の電源線に接続してもよい。つまり、補償トランジスタT2の自己のチャネル領域を挟んで配置された2つの端子のうちいずれか一方の端子の電圧レベルを、駆動トランジスタT3の自己のチャネル領域を挟んで配置された2つの端子のうちいずれか一方の端子の電圧レベルと同一レベルとなるよう設定するようにしてもよい。これにより、1画素回路当たりの配線数を低減することができる。
(第4の実施形態)
図9は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。この画素回路に関して、図1に示した1つの走査線Yは、走査信号SEL1〜SEL4がそれぞれ供給される4つの走査線Ya〜Ydを含むとともに、図1に示した1つの電源線Lは、2つの電源線La,Lbを含んでいる。1つの画素回路は、有機EL素子OLED、5つのnチャネル型のトランジスタT1〜T5、およびデータを保持する2つのキャパシタC1,C2を有する。この画素回路は、図2に示した画素回路を基本とし、これに2つのトランジスタT4,T5を付加した構成になっている。
図9は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。この画素回路に関して、図1に示した1つの走査線Yは、走査信号SEL1〜SEL4がそれぞれ供給される4つの走査線Ya〜Ydを含むとともに、図1に示した1つの電源線Lは、2つの電源線La,Lbを含んでいる。1つの画素回路は、有機EL素子OLED、5つのnチャネル型のトランジスタT1〜T5、およびデータを保持する2つのキャパシタC1,C2を有する。この画素回路は、図2に示した画素回路を基本とし、これに2つのトランジスタT4,T5を付加した構成になっている。
具体的には、第1のスイッチングトランジスタT1のゲートは、第1の走査信号SEL1が供給される第1の走査線Yaに接続されている。このトランジスタT1の一方の端子はデータ線Xに接続されており、その他方の端子は第1のキャパシタC1の一方の電極に接続されている。このキャパシタC1の他方の電極はノードN1に接続されている。このノードN1には、第1のキャパシタC1以外に、駆動トランジスタT3のゲート、第2のスイッチングトランジスタT2の一方の端子および、第2のキャパシタC2の一方の電極が共通接続されている。駆動トランジスタT3の一方の端子は第1の電源線Laに接続されており、その他方の端子はノードN2に接続されている。このノードN2には、駆動トランジスタT3以外に、第2のスイッチングトランジスタT2の他方の端子、第2のキャパシタC2の他方の電極、第3のスイッチングトランジスタT4の一方の端子および、第4のスイッチングトランジスタT5を介して、有機EL素子OLEDのアノードが共通接続されている。有機EL素子OLEDのカソードには、基準電圧Vssが固定的に印加されている。第2のキャパシタC2は、駆動トランジスタT3のゲートとノードN2との間に設けられており、これによって、ボルテージフォロワ型の回路が構成される。第2のスイッチングトランジスタT2は、第2のキャパシタC2と並列に設けられており、そのゲートは第2の走査信号SEL2が供給される第2の走査線Ybに接続されている。第3のスイッチングトランジスタT4の他方の端子は、第2の電源線Lbに接続されており、そのゲートは、第3の走査信号SEL3が供給される第3の走査線Ycに接続されている。また、第4のスイッチングトランジスタT5のゲートは、第4の走査信号SEL4が供給される第4の走査線Ydに接続されている。
図10は、図9に示した画素回路の動作タイミングチャートである。本実施形態において、1Fに相当する期間t0〜t3には、初期化期間t0〜t1、データ書込期間t1〜t2および駆動期間t2〜t2'に加えて、有機EL素子OLEDに逆バイアスを印加する逆バイアス期間t2'〜t3が設定されている。
初期化期間t0〜t1では、駆動トランジスタT3に対する逆バイアスの印加とVth補償とが同時に行われる。具体的には、走査信号SEL1,SEL4がLレベルになって、スイッチングトランジスタT1,T5が共にオフする。これにより、第1のキャパシタC1とデータ線Xとが電気的に分離されるとともに、有機EL素子OLEDとノードN2とが電気的に分離される。また、第2の走査信号SEL2がHレベルになって、第2のスイッチングトランジスタT2がオンする。さらに、初期化期間t0〜t1の一部期間(前半)において、第3の走査信号SEL3がHレベルになって、第3のスイッチングトランジスタT4がオンする。ここで、第1の電源線LaはVLa=Vssに設定されており、第2の電源線Lbの電圧VLbはVLb=Vddに設定されている。このような電圧関係より、駆動トランジスタT3には、駆動電流Ioledが流れる方向とは逆方向のバイアスが印加され、自己のゲートと自己のドレイン(ノードN2側の端子)とが順方向に接続されたダイオード接続となる。その後、第3の走査信号SEL3がLレベルに立ち下がって、第3のスイッチングトランジスタT4がオフすると、ノードN2の電圧V2(およびこれと直結したノードN1の電圧V1)がオフセットレベル(Vss+Vth)に設定される。ノードN1に接続されたキャパシタC1,C2は、データの書き込みに先立ち、ノードN1の電圧V1がオフセットレベル(Vss+Vth)になるような電荷状態に設定される。
データ書込期間t1〜t2では、初期化期間t0〜t1にて設定されたオフセットレベル(Vss+Vth)を基準に、キャパシタC1,C2に対するデータの書き込みが行われる。具体的には、第2の走査信号SEL2がLレベルに立ち下がって、第2のスイッチングトランジスタT2がオフし、駆動トランジスタT3のダイオード接続が解除される。この走査信号SEL2の立ち下がりと同期して、第1の走査信号SEL1がHレベルに立ち上がって、第1のスイッチングトランジスタT1がオンする。これにより、データ線Xと第1のキャパシタC1とが電気的に接続される。そして、タイミングt1から所定の時間が経過した時点で、データ線Xの電圧Vxが基準電圧Vssからデータ電圧Vdataに立ち上がる。第1のキャパシタC1を介した容量結合により、ノードN1の電圧V1は、オフセットレベル(Vss+Vth)を基準としてα・ΔVdata分だけ上昇し、これに応じたデータがキャパシタC1,C2に書き込まれる。なお、この期間t1〜t2において、第4のスイッチングトランジスタT5がオフしているので、駆動電流Ioledが流れず、有機EL素子OLEDは発光しない。
駆動期間t2〜t2'では、第1の走査信号SEL1がLレベルに立ち下がって、第1のスイッチングトランジスタT1がオフする。そして、この立ち下がりと同期して、第4の走査信号SEL4がHレベルに立ち上がり、第4のスイッチングトランジスタT5がオンするとともに、第1の電源線LaもVLa=Vddになる。これにより、駆動電流Ioledが有機EL素子OLEDを流れて、有機EL素子OLEDが発光する。上述した理由で、駆動電流Ioledは、駆動トランジスタT3のしきい値Vthにほぼ依存しない。
逆バイアス期間t2'〜t3では、第3の走査信号SEL3がHレベルに立ち上がるとともに、第1の電源線Laの電圧VLaがVddからVssに立ち下がる。また、この期間t2'〜t3では、第2の電源線LbがVLb=Vrvsになっている。したがって、ノードN2に第2の電源線Lbの電圧Vrvsが直接印加され、V2=Vrvsになるので、有機EL素子OLEDに逆バイアスが印加される。
本実施形態によれば、上述した各実施形態と同様に、Vth補償とVthシフトの抑制とを同一の動作プロセス(初期化期間t0〜t1)において行うことができ、動作設計上のフレキシビリティの向上を図ることができる。また、逆バイアス期間t2'〜t3において、有機EL素子OLEDに逆バイアスを印加しているので、有機EL素子OLEDの長寿命化を図ることができる。
(第5の実施形態)
図11は、本実施形態にかかる電圧プログラム方式の画素回路図である。この画素回路は、上述した各実施形態とは異なり、ボルテージフォロワ型にはなっていない。1つの画素回路は、有機EL素子OLED、3つのnチャネル型のトランジスタT1〜T3、およびデータを保持する1つのキャパシタC1によって構成されている。
図11は、本実施形態にかかる電圧プログラム方式の画素回路図である。この画素回路は、上述した各実施形態とは異なり、ボルテージフォロワ型にはなっていない。1つの画素回路は、有機EL素子OLED、3つのnチャネル型のトランジスタT1〜T3、およびデータを保持する1つのキャパシタC1によって構成されている。
第1のスイッチングトランジスタT1のゲートは、第1の走査信号SEL1が供給される第1の走査線Yaに接続されている。このトランジスタT1の一方の端子はデータ線Xに接続されており、その他方の端子は第1のキャパシタC1の一方の電極に接続されている。このキャパシタC1の他方の電極はノードN1に接続されている。このノードN1には、第1のキャパシタC1以外に、駆動トランジスタT3のゲートおよび、第2のスイッチングトランジスタT2の一方の端子が共通接続されている。駆動トランジスタT3の一方の端子は電源線Lに接続されており、その他方の端子はノードN2に接続されている。このノードN2には、駆動トランジスタT3以外に、有機EL素子OLEDのアノード(陽極)および、第2のスイッチングトランジスタT2の他方の端子が共通接続されている。有機EL素子OLEDのカソード(陰極)には、電源電圧Vddよりも低い基準電圧Vss(例えば0V)が固定的に印加されている。第2のスイッチングトランジスタT2のゲートは第2の走査信号SEL2が供給される第2の走査線Ybに接続されている。
この画素回路の動作は、図3のタイミングチャートに示したとおりであり、第2のキャパシタC2が介在しない点を除けば、第1の実施形態と同様の動作になるので、ここでの説明を省略する。
本実施形態によれば、ボルテージフォロワ型でない電圧プログラム方式の画素回路においても、Vth補償とVthシフトの抑制とを同一の動作プロセス(初期化期間t0〜t1)において行うことができる。その結果、このような画素回路における動作設計上のフレキシビリティの向上を図ることができる。
上記の実施例において、駆動トランジスタのゲート電圧をオフセットレベルに設定する際には、駆動トランジスタのゲートに接続されたキャパシタの一方の電極に対向する他方のキャパシタの電極の電位を所定値に設定することが好ましい。これにより、容量カップリングにより前記駆動トランジスタのゲート電圧を正確に設定することができる。
例えば、図3に示したタイミングチャートのように、第2のスイッチングトランジスタT2と第1のスイッチングトランジスタT1とがともにオン状態となる期間を設け、さらにこの期間内の電圧Vxを、Vss等の所定値に設定することにより、ノードN1がオフセットレベルに設定される際にノードN1に接続されたキャパシタC1の電極とは反対側の電極の電位が正確に設定され、このため、データ電圧Vdataを供給して容量カップリングにより行う、ノードN1の電圧レベルの設定も正確に行うことができる。
同様に、図7に示したタイミングチャートのように、補償トランジスタT2のオン状態(電圧がVLbがVssに設定されている状態)となる期間の一部が、スイッチングトランジスタT1がオン状態となる期間の一部と重なるようにし、この、補償トランジスタT2及びスイッチングトランジスタT1がともにオン状態となっている期間に、キャパシタC1のノードN1と接続された電極とは反対側の電極の電位を所定電圧であるVssとすることにより、その後に行われるデータ電圧Vdataの供給による容量カップリングで、ノードN1の電圧レベルを正確に設定することができる。
上述した実施形態では、電気光学素子として有機EL素子OLEDを用いた例について説明した。しかしながら、本発明はこれに限定されるものではなく、駆動電流に応じて輝度が設定される電気光学素子(無機LED表示装置、フィールド・エミッション表示装置等)、或いは、駆動電流に応じた透過率・反射率を呈する電気光学装置(エレクトロクロミック表示装置、電気泳動表示装置等)に対しても広く適用可能である。
また、上述した実施形態にかかる電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。
さらに、本発明の特徴は、駆動トランジスタのVth補償とこれに対する逆バイアスの印加とを同一の動作プロセスで行う点にある。したがって、本発明の概念は、電気光学装置以外の電子回路、例えば、特開平8−305832号公報に開示された指紋センサ、或いは、本願出願人の先願である特願2003−107936号に開示されたバイオチップといった各種のセンシングを高感度に行うものに対しても広く適用可能である。電子回路の基本構成は、上述した各実施形態にかかる画素回路における電気光学素子(有機EL素子OLED)を電流検出回路に代えた点以外は同様である。この電子回路の動作としては、まず、駆動トランジスタのゲートと一方の端子とを接続し、駆動トランジスタに非順バイアスを印加する。これにより、駆動トランジスタのゲートに接続されたノードの電圧をオフセット電圧(Vss+Vth)に設定する。つぎに、ノードと容量結合したデータ線に可変電圧源からの電圧を供給することにより、ノードに接続されたキャパシタに対して、オフセットレベル(Vss+Vth)を基準としたデータの書き込みを行う。そして、駆動トランジスタに順バイアスを印加することにより、キャパシタに保持されたデータに応じた電流を発生し、これを電流検出回路に供給する。電流検出回路は、駆動トランジスタを流れる電流の電流量を計測する。
1 表示部、2 画素、3 走査線駆動回路、4 データ線駆動回路、5 制御回路、6 電源線制御回路、T1〜T5 トランジスタ、C1〜C2 キャパシタ、OLED 有機EL素子。
Claims (41)
- 電子回路の駆動方法であって、
第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタのゲートと前記第1の端子とを電気的に接続した状態で、前記第1の端子が前記駆動トランジスタのドレインとして機能するように、前記第1の端子と前記第2の端子との間に電位差を生じさせる第1のステップと、
データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記第2の端子が前記駆動トランジスタのドレインとして機能するように被駆動素子に供給する第2のステップと、を含むこと、
を特徴とする電子回路の駆動方法。 - 請求項1に記載の電子回路の駆動方法において、
前記第1のステップを契機として、前記第1の端子と前記第2の端子との間に初期化電流を流し、前記駆動トランジスタのゲートの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定すること、
を特徴とする電子回路の駆動方法。 - 請求項1または2に記載の電子回路の駆動方法において、
前記電子回路は、
第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成されるキャパシタを含み、
前記ゲートは前記第1の電極に接続され、
前記第1のステップを行った後、前記ゲートをフローティング状態として、前記データ信号を、前記キャパシタを介した容量結合によって前記ゲートに供給し、前記導通状態を設定すること、
を特徴とする電子回路の駆動方法。 - 請求項1乃至3のいずれかに記載の電子回路の駆動方法において、
前記第2のステップを行う期間の少なくとも一部の期間において、前記第1の端子と前記駆動トランジスタの前記ゲートとの電気的接続を切ること、
を特徴とする電子回路の駆動方法。 - 請求項2乃至4のいずれかに記載の電子回路の駆動方法において、
前記被駆動素子は、前記第1の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、
前記第1のステップ及び前記第2のステップを行っている間は、少なくとも前記対向電極の電圧を、所定の電圧レベルに固定すること、
を特徴とする電子回路の駆動方法。 - 請求項5に記載された電子回路の駆動方法において、
前記第1のステップを行う少なくとも1部の期間において、前記第2の端子の電圧レベルを前記所定の電圧レベルよりも低く設定すること、
を特徴とする電子回路の駆動方法。 - 請求項5に記載の電子回路の駆動方法において、
さらに前記第1の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第3のステップを含み、
前記第3のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定すること、
を特徴とする電子回路の駆動方法。 - 電子回路の駆動方法において、
前記電子回路は、
第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタと、
第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を有し、自己のゲートと前記第3の端子とが接続された補償トランジスタと、を含み、
前記第3の端子が前記補償トランジスタのドレインとして機能するよう、前記第3の端子と前記第4の端子との間に電位差を生じさせる第1のステップと、
データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記被駆動素子に供給する第2のステップと、を含み、
前記第2のステップを行っている期間の少なくとも1部の期間において、前記第4の端子の電圧レベルを前記第1のステップを行っている期間の前記第4の端子の電圧レベルとは異なる電圧レベルに設定すること、
を特徴とする電子回路の駆動方法。 - 請求項8に記載の電子回路の駆動方法において、
前記第1のステップを契機として、前記第3の端子と前記第4の端子との間に初期化電流を流し、前記駆動トランジスタのゲートを前記補償トランジスタのしきい値に応じたオフセットレベルに設定すること、
を特徴とする電子回路の駆動方法。 - 請求項8または9に記載の電子回路の駆動方法において、
前記第2のステップを行っている期間の少なくとも1部の期間において、前記第3の端子と前記第4の端子との電気的接続を実質的に切断すること、
を特徴とする電子回路の駆動方法。 - 請求項8乃至10のいずれかに記載の電子回路の駆動方法において、
前記第1のステップを行っている期間の少なくとも一部の期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより高く設定し、
前記第2のステップを行っている期間の少なくとも1部の期間において、前記第2の端子の電圧レベルを前記第1の端子の電圧レベルより高く設定すること、
を特徴とする電子回路の駆動方法。 - 請求項8乃至11のいずれかに記載の電子回路の駆動方法において、
前記被駆動素子は、前記第1の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、
少なくとも、前記第1のステップ及び前記第2のステップを行っている期間は、前記対向電極の電圧レベルを、所定のレベルに固定すること、
を特徴とする電子回路の駆動方法。 - 請求項12に記載された電子回路の駆動方法において、
前記第1のステップを行う少なくとも1部期間において、前記第2の端子の電圧レベルを前記所定の電圧レベルよりも低く設定すること、
を特徴とする電子回路の駆動方法。 - 請求項12または13に記載の電子回路の駆動方法において、
さらに前記第1の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第3のステップを含み、
前記第3のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定すること、
を特徴とする電子回路の駆動方法。 - 請求項8乃至14のいずれかに記載の電子回路に駆動方法において、
前記第4の端子の電圧レベルを、前記第1のステップ及び前記第2のステップを通して、前記第2の端子と同一の電圧レベルに設定すること、
を特徴とする電子回路の駆動方法。 - 被駆動素子を駆動するための電子回路であって、
第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、
第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成される第1のキャパシタと、
前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のトランジスタと、を含み、
前記第1の電極は前記ゲートに接続され、前記第2の電極は前記第1の端子に接続されていることを特徴とする電子回路。 - 請求項16に記載の電子回路において、
さらに第3の電極と第4の電極とを備えるとともに、前記第3の電極と前記第4の電極との間に容量が形成される第2のキャパシタと、
第3の端子の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を有する第2のトランジスタと、を含み、
前記駆動トランジスタの前記ゲートは前記第3の電極に接続され、
前記第4の電極には前記第3の端子に接続されたことを特徴とする電子回路。 - 請求項16または17に記載電子回路において、
前記第1の端子と前記駆動トランジスタの前記ゲートとが前記第1のトランジスタを介して電気的に接続された状態となる第1の期間の少なくとも一部の期間において、
前記第1の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子うち少なくとも一方の電圧レベルが設定され、
前記第1の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第2の期間の少なくとも一部の期間において、
前記第2の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子のうち少なくとも一方の電圧レベルが設定されること、
を特徴とする電子回路。 - 被駆動素子を駆動するための電子回路であって、
第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、
前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のトランジスタと、
前記第1の端子と前記駆動トランジスタの前記ゲートとが前記第1のトランジスタを介して電気的に接続された状態となる第1の期間の少なくとも一部の期間において、
前記第1の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子うち少なくとも一方の電圧レベルが設定され、
前記第1の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第2の期間の少なくとも一部の期間において、
前記第2の端子が、前記駆動トランジスタのドレインとして機能するように前記第1の端子および前記第2の端子のうち少なくとも一方の電圧レベルが設定されること、
を特徴とする電子回路。 - 請求項18または請求項19に記載の電子回路において、
前記第1の期間を契機として、前記駆動トランジスタの前記ゲートの電圧レベルは前記駆動トランジスタの閾値電圧に応じたオフセットレベルに設定され、
前記第2の期間の少なくとも1部の期間において、
前記駆動トランジスタの前記導通状態に応じた駆動電圧または駆動電流が前記被駆動素子に供給されること、
を特徴とする電子回路。 - 被駆動素子を駆動するための電子回路であって、
第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、
第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を備え、前記第3の端子と自己のゲートとが接続された補償トランジスタと、を備え、
前記第3の端子及び前記第4の端子のうちいずれか一方が前記駆動トランジスタの前記ゲートに接続され、
前記第3の端子及び前記第4の端子の電圧は、それぞれ複数の電圧レベルに設定可能であること、
を特徴とする電子回路。 - 請求項21に記載の電子回路において、
第1の期間において、前記第3の端子が前記補償トランジスタのドレインとして機能するよう、前記第3の端子及び前記第4の端子の少なくともいずれか一方の電圧レベルが設定され、
第2の期間において、前記第3の端子と前記第4の端子とが電気的に切断されるよう前記第3の端子及び前記第4の端子の少なくともいずれか一方の電圧レベルが設定され、
前記第2の期間の少なくとも一部の期間において、データ信号が供給された際に設定された前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流が前記被駆動素子に供給され、
前記第1の期間における前記第4の端子の電圧レベルと前記第2の期間における前記第4の端子の電圧レベルとは互いに異なること、
を特徴とする電子回路。 - 請求項22に記載の電子回路において、
前記電子回路は、さらに第1の電極と、第2の電極と、を備え、前記第1の電極と前記第2の電極との間に容量が形成されたキャパシタを含み、
前記第1の電極は前記駆動トランジスタの前記ゲートに接続され、
前記第1の期間を契機として、前記補償トランジスタの前記第3の端子と前記第4の端子との間に初期化電流が流れることにより、前記駆動トランジスタの前記ゲートの電圧レベルが、前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定された後、
前記データ信号に対応するデータ電圧が前記第2の電極に印加されることにより生じる前記キャパシタを介した容量結合により前記駆動トランジスタの前記ゲートが前記オフセットレベル及び前記データ電圧に対応する電圧レベルに設定され、前記導通状態が設定されること、
を特徴とする電子回路。 - 請求項19乃至23のいずれかに記載の電子回路において、
前記第4の端子及び前記第3の端子のうちいずれか一方の電圧レベルは、前記第1の期間及び前記第2の期間を通して、前記第2の端子と同一の電圧レベルに設定されること、
を特徴とする電子回路。 - 電子装置であって、
複数の、請求項16乃至24のいずれかに記載の電子回路と、
前記複数の電子回路の各々に対して設けられた前記被駆動素子と、
を備えた電子装置。 - 電気光学装置であって、
複数のデータ線と、
複数の走査線と、
複数の第1の電源線と、
前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、
前記複数の画素回路の各々は、
電気光学素子と、
第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、
前記第1の端子と前記駆動トランジスタのゲートとの間に配置され、前記第1の端子と前記ゲートとの間の電気的接続を制御する第1のスイッチングトランジスタと、を含み、
前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて前記駆動トランジスタの導通状態が設定され、
前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、
前記第1の端子と前記駆動トランジスタのゲートとが前記第1のスイッチングトランジスタを介して電気的に接続された期間の少なくとも一部の期間において、前記第1の端子がドレインとして機能するよう、前記第1の端子及び前記第2の端子のうち少なくともいずれか一方の電圧レベルが設定され、
前記駆動電圧又は前記駆動電流が前記電気光学素子に供給されている期間の少なくとも一部の期間においては、
前記第2の端子がドレインとして機能するよう、前記第1の端子及び前記第2の端子のうち少なくともいずれか一方の電圧レベルが設定されること、
を特徴とする電気光学装置。 - 請求項26に記載の電気光学装置において、
前記複数の画素回路の各々は、さらに第1の電極と第2の電極とを備えるとともに、前記第1の電極と前記第2の電極との間に容量が形成される第1のキャパシタと、
前記一つのデータ線と前記第2の電極との間の電気的接続を制御する第2のスイッチングトランジスタと、を含み、
前記駆動トランジスタの前記ゲートは前記第1の電極に接続され、
前記第1の端子が前記駆動トランジスタのドレインとして機能する期間の少なくとも一部の期間において、前記第1の端子と前記第2の端子との間に初期化電流が流れ、前記駆動トランジスタの前記ゲートは、前記駆動トランジスタしきい値に応じたオフセットレベルに設定され、
前記オフセットレベルが設定された後、前記第2のスイッチングトランジスタを介して供給された前記データ信号の前記第1のキャパシタを介した容量結合によって、前記駆動トランジスタの前記ゲート電圧が前記オフセットレベル及び前記データ信号に応じた電圧レベルに設定されること、
を特徴とする電気光学装置。 - 請求項26または27に記載の電気光学装置において、
前記複数の画素回路の各々は、
さらに第3の電極と第4の電極とを備えるとともに、前記第3の電極と前記第4の電極との間に容量が形成される第2のキャパシタと、を備え、
前記第3の電極は前記駆動トランジスタの前記ゲートに接続され、
前記第4の電極は前記第1の端子に接続されていること、
を特徴とする電気光学装置。 - 請求項26乃至28のいずれかに記載の電気光学装置において、
前記第2の端子は、前記複数の電源線の一つの電源線に接続され、
前記一つの電源線は複数の電圧レベルに設定可能であること、を特徴とする電気光学装置。 - 電気光学装置であって、
複数のデータ線と、
複数の走査線と、
複数の電源線と、
前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、
前記複数の画素回路の各々は、
電気光学素子と、
第1の端子と第2の端子とを備え、前記第1の端子と前記第2の端子との間にチャネル領域を有する駆動トランジスタと、
第3の端子と、第4の端子と、前記第3の端子と前記第4の端子との間に配置されたチャネル領域と、を備え、前記第3の端子と自己のゲートとが接続された補償トランジスタと、を含み、
前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて、前記駆動トランジスタの導通状態が設定され、
前記第3の端子及び前記第4の端子のうちいずれか一方が、前記複数の電源線のうちの一つの電源線に接続され、
前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、
前記一つの電源線の電圧は複数の電圧レベルに設定できること、
を特徴とする電気光学装置。 - 請求項30に記載の電気光学装置において、
前記第3の端子が前記補償トランジスタのドレインとして機能としている期間の少なくとも一部の期間において、前記一つの電源線の電圧レベルが第1の電圧レベルに設定され、
前記駆動電圧または前記駆動電流が前記電気光学素子に供給されている少なくとも一部の期間は、前記一つの電源線の電圧レベルは第2の電圧レベルに設定され、
前記第1の電圧レベルと前記第2の電圧レベルとは互いに異なること、
を特徴とする電気光学装置。 - 請求項30または31に記載の電気光学装置において、
前記第3の端子が前記補償トランジスタのドレインとして機能している期間の少なくとも一部の期間において、前記駆動トランジスタの前記ゲートの電圧レベルは前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定されること、
を特徴とする電気光学装置。 - 請求項32に記載の電気光学装置において、
前記第4の端子は前記一つの電源線に接続され、
前記第1の電圧レベルは前記第2の電圧レベルより低いこと、
を特徴とする電気光学装置。 - 請求項30乃至34のいずれかに記載の電気光学装置において、
前記第1の端子及び前記第2の端子のいずれか一方も前記一つの電源線に接続されていること、
を特徴とする電気光学装置。 - 請求項30乃至34のいずれかに記載の電気光学装置において、
前記第1の端子及び前記第2の端子のいずれか一方は、前記複数の電源線のうち、前記一つの電源線とは異なる他の電源線に接続されていること、
を特徴とする電気光学装置。 - 請求項26乃至35のいずれかに記載の電気光学装置において、
前記複数の電源線は、前記複数のデータ線と交差する方向に延在していること、
を特徴とする電気光学装置。 - 請求項36乃至36のいずれかに記載の電気光学装置において、
前記複数の画素回路に含まれる、トランジスタの数は3つのみであること、
を特徴とする電気光学装置。 - 請求項26乃至37のいずれかに記載の電気光学装置を実装したことを特徴とする電子機器。
- 電子装置の駆動方法であって、
駆動トランジスタのゲートと一方の端子とを電気的に接続し、前記駆動トランジスタに非順バイアスを印加することにより、前記駆動トランジスタのゲートに接続されたノードの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定する第1のステップと、
前記ノードと容量結合したデータ線に可変電圧源からの電圧を供給することにより、前記ノードに接続されたキャパシタに対して、前記オフセットレベルを基準としたデータの書き込みを行う第2のステップと、
前記駆動トランジスタに順バイアスを印加することにより、前記キャパシタに保持されたデータに応じた電流を発生し、当該電流を電流検出回路に供給する第3のステップとを有することを特徴とする電子装置の駆動方法。 - 電子装置の駆動方法であって、
第1の端子と、第2の端子と、前記第1の端子と前記第2の端子との間に配置されたチャネル領域と、を有する駆動トランジスタの特性バラツキを補償するステップを行っている期間の少なくとも一部の期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより高くし、
前記被駆動素子に前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流を供給している少なくも一部期間において、前記第1の端子の電圧レベルを前記第2の端子の電圧レベルより低くすること、
を特徴とする電子装置の駆動の駆動方法。 - 請求項40に記載の電子装置の駆動方法であって、
前記第1の端子と前記駆動トランジスタのゲートが接続された状態で前記補償ステップを行うこと、
を特徴とする電子装置の駆動方法。
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