KR102291363B1 - 유기발광표시패널, 유기발광표시장치 및 그 구동방법 - Google Patents

Abstract

본 실시예들은, 얼룩 개선을 통해 화상 품질을 향상시켜줄 수 있는 유기발광표시패널, 유기발광표시장치 및 그 구동방법에 관한 것이다.

Description

유기발광표시패널, 유기발광표시장치 및 그 구동방법{ORGANIC LIGHT EMITTING DISPLAY PANEL, ORGANIC LIGHT EMITTING DISPLAY DEVICE, AND THE METHOD FOR DRIVING THE ORGANIC LIGHT EMITTING DISPLAY DEVICE}

본 실시예들은 유기발광표시패널, 유기발광표시장치 및 그 구동방법에 관한 것이다.

최근, 표시장치로서 각광받고 있는 유기발광표시장치는 스스로 발광하는 유기발광다이오드(OLED: Organic Light Emitting Diode)를 이용함으로써 응답속도가 빠르고, 명암비(Contrast Ration), 발광효율, 휘도 및 시야각 등이 크다는 장점이 있다.

이러한 유기발광표시장치의 유기발광표시패널에는 배치되는 각 서브픽셀은, 기본적으로, 유기발광다이오드를 구동하는 구동 트랜지스터, 구동 트랜지스터의 게이트 노드에 데이터 전압을 전달해주는 스위칭 트랜지스터, 한 프레임 시간 동안 일정 전압을 유지해주는 역할을 하는 캐패시터를 포함하여 구성될 수 있다.

한편, 각 서브픽셀 내 구동 트랜지스터는 문턱전압, 이동도 등의 특성치를 갖는데, 이러한 특성치는 각 구동 트랜지스터마다 다를 수 있다.

또한, 구동 트랜지스터는 구동 시간이 길어짐에 따라 열화(Degradation) 되어 특성치가 변할 수 있는데, 이러한 열화 정도의 차이에 따라, 구동 트랜지스터 간의 특성치 편차가 발생할 수 있다.

이러한 각 구동 트랜지스터 간의 특성치 편차는 휘도 편차를 발생시켜 유기발광표시패널의 휘도 불균일을 야기한다.

이에, 구동 트랜지스터에 대한 특성치 편차를 보상해주는 기술이 개발되었다. 하지만, 구동 트랜지스터에 대한 특성치 편차 보상에도, 서브픽셀의 휘도가 원하는 수준보다 떨어져, 얼룩 현상 등의 화질 불량이 여전히 발생하고 있는 실정이다.

본 실시예들의 목적은, 얼룩 개선을 통해 화상 품질을 향상시켜줄 수 있는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공하는 데 있다.

본 실시예들의 다른 목적은, 구동 트랜지스터에 대한 특성치 보상에도 불구하고, 여전히 발생하고 있는 화질 불량 현상을 방지해주는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공하는 데 있다.

본 실시예들의 또 다른 목적은, 구동 트랜지스터의 소스 노드(또는 드레인 노드)에 대한 초기화 성능이 나쁜 경우에도, 초기화 성능 불량에 의한 화질 불량 현상을 방지해줄 수 있는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공하는 데 있다.

본 실시예들의 또 다른 목적은, 구동 트랜지스터 이외에 다른 트랜지스터의 특성 편차에 따른 화질 저하를 방지해줄 수 있는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공하는 데 있다.

본 실시예들의 또 다른 목적은, 구동 트랜지스터 이외에 다른 트랜지스터의 특성 편차를 보상해줄 수 있는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공하는 데 있다.

본 실시예들의 또 다른 목적은, 별도의 센싱 회로 없이, 구동 트랜지스터 이외에 다른 트랜지스터의 특성 편차를 보상해줄 수 있는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공하는 데 있다.

일 실시예는, 다수의 데이터 라인 및 다수의 게이트 라인이 배치되고, 다수의 서브픽셀이 배치된 유기발광표시패널과, 다수의 데이터 라인을 구동하는 데이터 구동부와, 다수의 게이트 라인을 구동하는 게이트 구동부와, 데이터 구동부 및 상기 게이트 구동부를 제어하는 타이밍 컨트롤러를 포함하는 유기발광표시장치를 제공할 수 있다.

이러한 유기발광표시장치에서, 다수의 서브픽셀 각각은, 유기발광다이오드와, 유기발광다이오드를 구동하는 구동 트랜지스터와, 구동 트랜지스터의 제1노드와 기준전압 라인 사이에 전기적으로 연결되는 센싱 트랜지스터와, 구동 트랜지스터의 제2노드와 데이터 라인 사이에 전기적으로 연결되는 스위칭 트랜지스터와, 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결되는 스토리지 캐패시터를 포함하여 구성될 수 있다.

이러한 유기발광표시장치에서, 다수의 서브픽셀 각각에 대한 센싱 구동 시, 구동 트랜지스터의 제1노드는, 서로 다른 전압 값을 갖는 제1초기화전압 및 제2초기화전압이 순차적으로 인가된 이후 플로팅 될 수 있다.

다른 실시예는, 서로 교차하는 방향으로 배치된 다수의 데이터 라인 및 다수의 게이트 라인과, 매트릭스 타입으로 배치된 다수의 서브픽셀을 포함하며, 다수의 서브픽셀 각각은, 유기발광다이오드와, 유기발광다이오드를 구동하는 구동 트랜지스터와, 구동 트랜지스터의 제1노드와 기준전압 라인 사이에 전기적으로 연결되는 센싱 트랜지스터와, 구동 트랜지스터의 제2노드와 데이터 라인 사이에 전기적으로 연결되는 스위칭 트랜지스터와, 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결되는 스토리지 캐패시터를 포함하여 구성되는 유기발광표시패널을 제공할 수 있다.

이러한 유기발광표시패널에서, 다수의 서브픽셀 각각에 대한 센싱 구동 시, 구동 트랜지스터의 제1노드는, 서로 다른 전압 값을 갖는 제1초기화전압 및 제2초기화전압이 순차적으로 인가된 이후 플로팅 될 수 있다.

또 다른 실시예는, 유기발광다이오드와, 유기발광다이오드를 구동하는 구동 트랜지스터와, 구동 트랜지스터의 제1노드와 기준전압 라인 사이에 전기적으로 연결되는 센싱 트랜지스터와, 구동 트랜지스터의 제2노드와 데이터 라인 사이에 전기적으로 연결되는 스위칭 트랜지스터와, 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결되는 스토리지 캐패시터를 포함하여 각각 구성되는 다수의 서브픽셀이 배치된 유기발광표시장치의 구동방법을 제공할 수 있다.

이러한 유기발광표시장치의 구동방법은, 구동 트랜지스터의 제1노드 및 제2노드에 제1초기화 전압 및 제1데이터전압을 각각 인가하는 단계와, 구동 트랜지스터의 제2노드에 인가되고 있는 제1데이터전압을 유지하고, 구동 트랜지스터의 제1노드에 제2초기화전압을 인가하는 단계와, 구동 트랜지스터의 제2노드에 제2데이터전압을 인가하고, 구동 트랜지스터의 제1노드를 플로팅 시켜, 구동 트랜지스터의 제1노드의 전압을 상승시키는 단계와, 구동 트랜지스터의 제1노드의 전압을 센싱하는 단계를 포함할 수 있다.

이상에서 설명한 바와 같은 본 실시예들에 의하면, 얼룩 개선을 통해 화상 품질을 향상시켜줄 수 있는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공할 수 있다.

본 실시예들에 의하면, 구동 트랜지스터에 대한 특성치 보상에도 불구하고, 여전히 발생하고 있는 화질 불량 현상을 방지해주는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공할 수 있다.

본 실시예들에 의하면, 구동 트랜지스터의 소스 노드(또는 드레인 노드)에 대한 초기화 성능이 나쁜 경우에도, 초기화 성능 불량에 의한 화질 불량 현상을 방지해줄 수 있는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공할 수 있다.

본 실시예들에 의하면, 구동 트랜지스터 이외에 다른 트랜지스터의 특성 편차에 따른 화질 저하를 방지해줄 수 있는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공할 수 있다.

본 실시예들에 의하면, 구동 트랜지스터 이외에 다른 트랜지스터의 특성 편차를 보상해줄 수 있는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공할 수 있다.

본 실시예들에 의하면, 별도의 센싱 회로 없이, 구동 트랜지스터 이외에 다른 트랜지스터의 특성 편차를 보상해줄 수 있는 유기발광표시패널, 유기발광표시장치 및 그 구동방법을 제공할 수 있다.

도 1은 본 실시예들에 따른 유기발광표시장치의 개략적인 시스템 구성도이다.
도 2는 본 실시예들에 따른 유기발광표시장치의 서브픽셀 회로의 예시도이다.
도 3은 본 실시예들에 따른 유기발광표시장치(100)에서, 보상 구조를 갖는 서브픽셀 회로의 예시도이다.
도 4는 본 실시예들에 따른 유기발광표시장치의 구동 트랜지스터에 대한 문턱전압 센싱 원리를 설명하기 위한 도면이다.
도 5는 본 실시예들에 따른 유기발광표시장치의 구동 트랜지스터에 대한 이동도 센싱 원리를 설명하기 위한 도면이다.
도 6은 본 실시예들에 따른 유기발광표시장치의 센싱 동작 시, 서브픽셀 회로 내 노드의 초기화 과정을 나타낸 도면이다.
도 7은 본 실시예들에 따른 유기발광표시장치(100)의 센싱 동작 시, 서브픽셀 회로 내 노드의 초기화 과정에 대한 서브픽셀 회로의 모델링 도면이다.
도 8은 유기발광표시장치(100)의 이동도 센싱 동작 시, 센싱 트랜지스터의 전기적인 특성이 나쁜 경우, 이를 보상하기 위한 이동도 센싱 특성을 나타낸 도면이다.
도 9는 본 실시예들에 따른 유기발광표시장치의 서브픽셀 회로와 센싱 구조에 대한 예시도이다.
도 10은 본 실시예들에 따른 유기발광표시장치의 센싱 동작 시, 구동 타이밍도이다.
도 11은 본 실시예들에 따른 유기발광표시장치의 센싱 동작 시, 제1초기화 단계를 나타낸 도면이다.
도 12는 본 실시예들에 따른 유기발광표시장치의 센싱 동작 시, 제2초기화 단계를 나타낸 도면이다.
도 13 및 도 14는 본 실시예들에 따른 유기발광표시장치의 센싱 동작 시, 프로그래밍 및 센싱 단계를 나타낸 도면이다.
도 15 및 도 16은 일반적인 센싱 동작과 본 실시예들에 따른 센싱 동작의 차이점을 설명하기 위한 도면이다.
도 17은 본 실시예들에 따른 유기발광표시장치의 서브픽셀 회로와 센싱 구조에 대한 다른 예시도이다.
도 18은 본 실시예들에 따른 유기발광표시장치의 구동방법에 대한 흐름도이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

도 1은 본 실시예들에 따른 유기발광표시장치(100)의 개략적인 시스템 구성도이다.

도 1을 참조하면, 본 실시예들에 따른 유기발광표시장치(100)는, 유기발광표시패널(110), 데이터 구동부(120), 게이트 구동부(130), 타이밍 컨트롤러(140) 등을 포함한다.

유기발광표시패널(110)에는, 제1방향으로 다수의 데이터 라인(DL: Data Line)이 배치되고, 제1방향과 교차하는 제2방향으로 다수의 게이트 라인(GL: Gate Line)이 배치된다.

또한, 유기발광표시패널(110)에는, 다수의 서브픽셀(SP: Sub Pixel)이 매트릭스 타입으로 배치된다.

데이터 구동부(120)는, 다수의 데이터 라인(DL)으로 데이터전압을 공급하여 다수의 데이터 라인(DL)을 구동한다.

게이트 구동부(130)는, 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 공급하여 다수의 게이트 라인(GL)을 순차적으로 구동한다.

타이밍 컨트롤러(140)는, 데이터 구동부(120) 및 게이트 구동부(130)로 제어신호를 공급하여, 데이터 구동부(120) 및 게이트 구동부(130)를 제어한다.

이러한 타이밍 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 호스트 시스템(160)에서 입력되는 영상데이터를 데이터 구동부(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.

게이트 구동부(130)는, 타이밍 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)으로 순차적으로 공급하여 다수의 게이트 라인(GL)을 순차적으로 구동한다.

게이트 구동부(130)는, 구동 방식에 따라서, 도 1에서와 같이, 유기발광표시패널(110)의 일 측에만 위치할 수도 있고, 경우에 따라서는, 양측에 위치할 수도 있다.

또한, 게이트 구동부(130)는, 하나 이상의 게이트 드라이버 집적회로(GDIC: Gate Driver Integrated Circuit, GDIC #1, ... , GDIC #N, N은 1 이상의 자연수)를 포함할 수 있다.

또한, 게이트 구동부(130)에 포함된 하나 이상의 게이트 드라이버 집적회로(GDIC #1, ..., GDIC #N)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 유기발광표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 유기발광표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 유기발광표시패널(110)에 집적화되어 배치될 수도 있다.

게이트 구동부(130)에 포함된 하나 이상의 게이트 드라이버 집적회로(GDIC #1, ..., GDIC #N) 각각은 쉬프트 레지스터, 레벨 쉬프터 등을 포함할 수 있다.

데이터 구동부(120)는, 특정 게이트 라인이 열리면, 타이밍 컨트롤러(140)로부터 수신한 영상 데이터(Data')를 아날로그 형태의 데이터전압으로 변환하여 데이터 라인들로 공급함으로써, 다수의 데이터 라인(DL)을 구동한다.

데이터 구동부(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit, SDIC #1, ... , SDIC #M, M은 1 이상의 자연수, 데이터 드라이버 집적회로(Data Driver IC)라고도 함)를 포함할 수 있다.

데이터 구동부(120)에 포함된 하나 이상의 소스 드라이버 집적회로(SDIC #1, ... , SDIC #M)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 유기발광표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 유기발광표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 유기발광표시패널(110)에 집적화되어 배치될 수도 있다.

데이터 구동부(120)에 포함된 하나 이상의 소스 드라이버 집적회로(SDIC #1, ... , SDIC #M) 각각은, 쉬프트 레지스터, 래치, 디지털 아날로그 컨버터(DAC: Digital Analog Converter), 출력 버터 등을 포함하고, 경우에 따라서, 서브픽셀 보상을 위해 아날로그 전압 값을 센싱하여 디지털 값으로 변환하고 센싱 데이터를 생성하여 출력하는 아날로그 디지털 컨버터(ADC: Analog Digital Converter)를 더 포함할 수 있다.

또한, 데이터 구동부(120)에 포함된 하나 이상의 소스 드라이버 집적회로(SDIC #1, ... , SDIC #M) 각각은, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다. 하나 이상의 소스 드라이버 집적회로(SDIC #1, ... , SDIC #M) 각각에서, 일 단은 적어도 하나의 소스 인쇄회로기판(Source Printed Circuit Board)에 본딩되고, 타 단은 유기발광표시패널(110)에 본딩된다.

한편, 타이밍 컨트롤러(140)는, 외부의 호스트 시스템(160)으로부터 입력 영상의 영상 데이터(Data)와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 수신한다.

타이밍 컨트롤러(140)는, 호스트 시스템(160)으로부터 입력된 영상 데이터(Data)를 데이터 구동부(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(Data')를 출력하는 것 이외에, 데이터 구동부(120) 및 게이트 구동부(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력받아, 각종 제어 신호들을 생성하여 데이터 구동부(120) 및 게이트 구동부(130)로 출력한다.

예를 들어, 타이밍 컨트롤러(140)는, 게이트 구동부(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다. 게이트 스타트 펄스(GSP)는 게이트 구동부(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로(GDIC #1, ..., GDIC #N)의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로(GDIC #1, ..., GDIC #N)에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로(GDIC #1, ..., GDIC #N)의 타이밍 정보를 지정하고 있다.

타이밍 컨트롤러(140)는, 데이터 구동부(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Souce Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)를 구성하는 하나 이상의 소스 드라이버 집적회로(SDIC #1, ... , SDIC #M)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로(SDIC #1, ... , SDIC #M) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.

도 1을 참조하면, 타이밍 컨트롤러(140)는, 소스 드라이버 집적회로(SDIC #1, ... , SDIC #M)가 본딩된 소스 인쇄회로기판과 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄 회로(FPC: Flexible Printed Circuit)를 통해 연결된 컨트롤 인쇄회로기판(Control Printed Circuit Board)에 배치될 수 있다.

이러한 컨트롤 인쇄회로기판에는, 유기발광표시패널(110), 데이터 구동부(120) 및 게이트 구동부(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러(150)가 더 배치될 수 있다. 이러한 전원 컨트롤러는 전원 관리 집적회로(PMIC: Power Management IC)라고도 한다.

도 1에 간략하게 도시된 유기발광표시패널(110)에 배치된 각 서브픽셀(SP)에는, 트랜지스터, 캐패시터 등의 회로 소자가 형성되어 있다. 예를 들어, 유기발광표시패널(110) 상의 각 서브픽셀에는 유기발광다이오드(OLED: Organic Light Emitting Diode), 둘 이상의 트랜지스터(Transistor) 및 하나 이상의 캐패시터(Capacitor) 등으로 이루어진 회로가 형성되어 있다.

아래에서는, 도 2 및 도 3을 참조하여, 서브픽셀 회로를 예시적으로 설명한다.

도 2는 본 실시예들에 따른 유기발광표시장치(100)의 서브픽셀 회로의 예시도이다.

도 2를 참조하면, 본 실시예들에 따른 유기발광표시장치(100)에서, 각 서브픽셀은, 유기발광다이오드(OLED)와, 구동회로로 구성된다.

도 2를 참조하면, 구동회로는, 기본적으로, 2개의 트랜지스터(구동 트랜지스터(DRT: Driving Transistor), 스위칭 트랜지스터(SWT: Switching Transistor))와 1개의 캐패시터(스토리지 캐패시터(Cstg: Storage Capacitor))로 구성될 수 있다.

도 2를 참조하면, 유기발광다이오드(OLED)는 제1전극(예: 애노드 전극 또는 캐소드 전극), 유기층 및 제2전극(예: 캐소드 전극 또는 애노드 전극)으로 이루어진다.

일 예로, 유기발광다이오드(OLED)에서, 제1전극에는 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드가 전기적으로 연결되고, 제2전극에는 기저전압(EVSS)이 인가될 수 있다.

도 2를 참조하면, 구동 트랜지스터(DRT)는, 유기발광다이오드(OLED)로 구동 전류를 공급해주어, 유기발광다이오드(OLED)를 구동하는 트랜지스터이다.

이러한 구동 트랜지스터(DRT)는, 소스 노드 또는 드레인 노드에 해당하는 제1노드(N1 노드), 게이트 노드에 해당하는 제2노드(N2 노드)와, 드레인 노드 또는 소스 노드에 해당하는 제3노드(N3 노드)를 갖는다.

일 예로, 이러한 구동 트랜지스터(DRT)에서, N1 노드는 유기발광다이오드(OLED)의 제1전극 또는 제2전극과 전기적으로 연결될 수 있고, N3 노드는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다.

도 2를 참조하면, 스위칭 트랜지스터(SWT)는, 구동 트랜지스터(DRT)의 게이트 노드에 해당하는 N2 노드로 데이터전압(Vdata)을 전달해주는 트랜지스터이다.

이러한 스위칭 트랜지스터(SWT)는, 게이트 노드에 인가되는 스캔 신호(SCAN)에 의해 제어되고, 구동 트랜지스터(DRT)의 N2 노드와 데이터 라인(DL) 사이에 전기적으로 연결된다.

도 2를 참조하면, 구동 트랜지스터(DRT)의 N1 노드와 N2 노드 사이에 스토리지 캐패시터(Cstg)가 전기적으로 연결될 수 있다.

이러한 스토리지 캐패시터(Cstg)는, 한 프레임 시간 동안 일정 전압을 유지해주는 역할을 한다.

도 2에 예시된 서브픽셀의 구조는, 2개의 트랜지스터(DRT, SWT)와 1개의 캐패시터(Cstg), 1개의 유기발광다이오드(OELD)로 구성되는 가장 기본적인 2T1C 구조이다.

한편, 서브픽셀 구조는, 화질을 개선하기 위한 다양한 설계 목적에 따라 다양하게 변형될 수 있다.

예를 들어, 서브픽셀은, 구동 트랜지스터(DRT)의 문턱전압(Vth) 및 이동도(Mobility) 등의 고유 특성치를 보상하기 위한 보상 구조를 가질 수 있다. 보상 구조는 매우 다양한 종류가 있을 수 있으며, 구동 트랜지스터(DRT)의 종류, 유기발광표시패널(110)의 크기 및 해상도 등을 고려하여 결정될 수 있다.

도 3은 본 실시예들에 따른 유기발광표시장치(100)에서, 보상 구조를 갖는 서브픽셀 회로의 예시도이다.

도 3을 참조하면, 본 실시예들에 따른 유기발광표시장치(100)에서, 각 서브픽셀은, 유기발광다이오드(OLED)와, 구동회로로 구성된다.

도 3을 참조하면, 보상 구조를 갖는 서브픽셀 내 구동회로는, 일 예로, 3개의 트랜지스터(구동 트랜지스터(DRT: Driving Transistor), 스위칭 트랜지스터(SWT: Switching Transistor), 센싱 트랜지스터(SENT: Sensing Transistor)와 1개의 캐패시터(스토리지 캐패시터(Cstg: Storage Capacitor))로 구성될 수 있다.

이와 같이, 3개의 트랜지스터(DRT, SWT, SENT)와 1개의 캐패시터(Cstg)를 포함하여 구성된 서브픽셀을 "3T1C 구조"를 갖는다고 한다.

도 3을 참조하면, 유기발광다이오드(OLED)는 제1전극(예: 애노드 전극 또는 캐소드 전극), 유기층 및 제2전극(예: 캐소드 전극 또는 애노드 전극)으로 이루어진다.

일 예로, 유기발광다이오드(OLED)에서, 제1전극에는 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드가 연결되고, 제2전극에는 기저전압(EVSS)이 인가될 수 있다.

도 3을 참조하면, 구동 트랜지스터(DRT)는, 유기발광다이오드(OLED)로 구동 전류를 공급해주어, 유기발광다이오드(OLED)를 구동하는 트랜지스터이다.

이러한 구동 트랜지스터(DRT)는, 소스 노드 또는 드레인 노드에 해당하는 제1노드(N1 노드), 게이트 노드에 해당하는 제2노드(N2 노드)와, 드레인 노드 또는 소스 노드에 해당하는 제3노드(N3 노드)를 갖는다. 아래에서는, 설명의 편의를 위해, N1 노드를 소스 노드로, N2 노드를 게이트 노드로, N3 노드를 드레인 노드로 명명하기도 한다.

일 예로, 이러한 구동 트랜지스터(DRT)에서, N1 노드는 유기발광다이오드(OLED)의 제1전극 또는 제2전극과 전기적으로 연결될 수 있고, N3 노드는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다.

도 3을 참조하면, 스위칭 트랜지스터(SWT)는, 구동 트랜지스터(DRT)의 게이트 노드에 해당하는 N2 노드로 데이터전압(Vdata)을 전달해주는 트랜지스터이다.

이러한 스위칭 트랜지스터(SWT)는, 게이트 노드에 인가되는 스캔 신호(SCAN)에 의해 제어되고, 구동 트랜지스터(DRT)의 N2 노드와 데이터 라인(DL) 사이에 전기적으로 연결된다.

도 3을 참조하면, 구동 트랜지스터(DRT)의 N1 노드와 N2 노드 사이에 스토리지 캐패시터(Cstg)가 전기적으로 연결될 수 있다.

이러한 스토리지 캐패시터(Cstg)는, 한 프레임 시간 동안 일정 전압을 유지해주는 역할을 한다.

한편, 도 3을 참조하면, 도 2의 기본적인 서브픽셀 구조에 비해 새롭게 추가된 센싱 트랜지스터(SENT)는, 게이트 노드에 인가되는 스캔 신호의 일종인 센스 신호(SENSE)에 의해 제어되고, 기준전압 라인(RVL: Reference Voltage Line)과 구동 트랜지스터(DRT)의 N1 노드 사이에 전기적으로 연결될 수 있다.

이러한 센싱 트랜지스터(SENT)는, 턴 온 되어, 기준전압 라인(RVL: Reference Voltage Line)을 통해 공급된 기준전압(Vref)을 구동 트랜지스터(DRT)의 N1 노드(예: 소스 노드 또는 드레인 노드)에 인가해줄 수 있다.

또한, 센싱 트랜지스터(SENT)는, 구동 트랜지스터(DRT)의 N1 노드의 전압을 기준전압 라인(RVL)과 전기적으로 연결된 아날로그 디지털 컨버터(ADC)에 의해 센싱되도록 해주는 역할을 한다. 이러한 센싱 트랜지스터(SETN)의 역할은, 구동 트랜지스터(DRT)의 고유 특성치(문턱전압, 이동도)에 대한 보상 기능과 관련된 것이다.

이와 관련하여, 각 서브픽셀 내 구동 트랜지스터(DRT) 간의 고유 특성치(문턱전압, 이동도)에 대한 편차가 발생하면, 각 서브픽셀 간의 휘도 편차가 발생하여 화질을 떨어뜨릴 수 있다.

따라서, 각 서브픽셀 내 구동 트랜지스터(DRT)의 고유 특성치(문턱전압, 이동도)를 센싱하여, 구동 트랜지스터(DRT) 간의 고유 특성치(문턱전압, 이동도)를 보상해줌으로써, 휘도 균일도를 높여줄 수 있다.

아래에서는, 구동 트랜지스터(DRT) 간의 문턱전압 편차를 보상하기 위하여, 구동 트랜지스터(DRT)의 문턱전압(Threshold Voltage, Vth)을 센싱하는 원리를 도 4를 참조하여 간략하게 설명한다. 이어서, 구동 트랜지스터(DRT) 간의 이동도 편차를 보상하기 위하여, 구동 트랜지스터(DRT)의 이동도(Mobilit, α)를 센싱하는 원리를 도 5를 참조하여 간략하게 설명한다.

도 4는 본 실시예들에 따른 유기발광표시장치(100)의 구동 트랜지스터(DRT)에 대한 문턱전압 센싱 원리를 설명하기 위한 도면이다. 단, 구동 트랜지스터(DRT)의 N1 노드는 소스 노드인 것으로 가정한다.

도 4를 참조하여, 문턱전압 센싱 원리를 간단하게 설명하면, 구동 트랜지스터(DRT)의 소스 노드(N1 노드)의 전압(Vs)이 게이트 노드(N2 노드)의 전압(Vg)을 팔로잉(Following) 하는 소스 팔로잉(Source Following) 동작을 하도록 만들어 주고, 구동 트랜지스터(DRT)의 소스 노드(N1 노드)의 전압(Vs)이 포화한 이후, 구동 트랜지스터(DRT)의 소스 노드(N1 노드)의 전압(Vs)을 센싱 전압(Vsense)으로서 센싱한다. 이때 센싱된 센싱 전압(Vsense)을 토대로 구동 트랜지스터(DRT)의 문턱전압 변동을 파악할 수 있다.

이러한 구동 트랜지스터(DRT)의 문턱전압 센싱은, 구동 트랜지스터(DRT)가 턴-오프(Turn-Off) 될 때까지 기다려야 하므로 센싱 속도가 느리다는 특징이 있다. 따라서, 문턱전압 센싱 모드를 슬로우 모드(S-Mode)라고도 한다.

구동 트랜지스터(DRT)의 게이트 노드(N2 노드)에 인가된 전압(Vg)은 해당 소스 드라이버 집적회로(SDIC)에서 공급된 데이터전압(Vdata)이다.

도 5는 본 실시예들에 따른 유기발광표시장치(100)의 구동 트랜지스터(DRT)에 대한 이동도 센싱 원리를 설명하기 위한 도면이다.

도 5를 참조하여, 구동 트랜지스터(DRT)에 대한 이동도 센싱 원리를 간단하게 설명하면, 구동 트랜지스터(DRT)의 문턱전압(Vth)를 제외한 전류능력 특성을 규정하기 위해서, 구동 트랜지스터(DRT)의 게이트 노드(N2 노드)에 일정 전압에 △Vsense(=△Vth)를 더하여 인가해준다.

이렇게 해서 일정 시간 동안 충전된 전압의 양을 통해서, 구동 트랜지스터(DRT)의 전류능력(즉, 이동도)을 상대적으로 파악할 수 있고, 이를 통해 보상을 위한 보정 게인(Gain)을 구해낸다.

이러한 이동도 센싱은 구동 트랜지스터(DRT)가 기본적으로 턴-온(Turn-On) 되어 있으므로, 센싱 속도가 빠르다는 특징이 있다. 따라서, 이동도 센싱 모드를 패스트 모드(F-Mode)라고도 한다.

전술한 이동도 센싱을 통한 이동도 보상은, 화면 구동 시 일정 시간을 할애하여 진행될 수 있다. 이렇게 함으로써 실시간으로 변동되는 구동 트랜지스터(DRT)의 파라미터를 센싱하고 보상할 수 있다.

도 6은 본 실시예들에 따른 유기발광표시장치(100)의 센싱 동작 시, 서브픽셀 회로 내 노드의 초기화 과정을 나타낸 도면이다. 도 7은 본 실시예들에 따른 유기발광표시장치(100)의 센싱 동작 시, 서브픽셀 회로 내 노드의 초기화 과정에 대한 서브픽셀 회로의 모델링 도면이다. 단, 구동 트랜지스터(DRT)의 N1 노드 및 N2 노드 각각은 소스 노드 및 게이트 노드인 것으로 가정한다.

도 6을 참조하면, 유기발광표시장치(100)의 센싱 동작은, 구동 트랜지스터(DRT)의 소스 노드(N1 노드)와 게이트 노드(N2 노드)를 초기화하는 초기화 과정을 필요로 한다.

서브픽셀 회로는 각 노드(N1 노드, N2 노드)의 초기화 성능에 따라서 화소 전류 특성이 바뀌므로, 초기화 성능에 대한 개선이 필요하다.

특히, 센싱 트랜지스터(SENT)는, 초기화 성능에 영향을 주는 주요 인자 중 하나이다.

도 6을 참조하면, 도 3에 예시된 3T1C 구조의 서브픽셀 회로에서는, 일 예로, 구동 트랜지스터(DRT)의 소스 노드(N1 노드)의 초기화전압(초기화 전원)으로서 기준전압(Vref)을 사용할 수 있다.

이러한 초기화전압은 구동 트랜지스터(DRT)의 게이트 노드(N2 노드)와 소스 노드(N1 노드)의 전위차(Vgs)를 결정하는데 중요한 기준이 되는 전원이다. 즉, 초기화전압은 서브픽셀 회로의 전류 값을 결정하는데 중요한 기준이 되는 전원이 된다.

도 6을 참조하면, 초기화전압을 서브픽셀 회로 내 입력하는 기능을 센싱 트랜지스터(SENT)가 담당한다.

따라서, 센싱 트랜지스터(SETN)의 특성 편차가 발생할 경우, 구동 트랜지스터(DRT)의 소스 노드(N1 노드)를 초기화전압(예: Vref)으로 초기화할 때, 구동 트랜지스터(DRT)의 소스 노드(N1 노드)가 실제로 초기화된 전압에 편차가 유발될 수 있다.

도 6을 참조하면, 초기화 과정에서, 구동전압(EVDD) 및 기준전압(Vref)의 전위차에 의해, 구동 트랜지스터(DRT) 및 센싱 트랜지스터(SENT)를 통해 전류가 흐를 수 있다.

실제로, 구동 트랜지스터(DRT) 및 센싱 트랜지스터(SENT) 각각은 저항 성분을 가질 수 있다.

따라서, 초기화 과정에서 서브픽셀을 모델링 하면, 도 7에 도시된 바와 같이, 구동 트랜지스터(DRT) 및 센싱 트랜지스터(SENT) 각각은 직렬로 연결된 저항으로 모델링 될 수 있다.

도 7을 참조하면, 센싱 트랜지스터(SENT)의 전기적인 특성이 나빠지는 경우, 즉, 센싱 트랜지스터(SENT)의 문턱전압이 높거나 센싱 트랜지스터(SENT)의 이동도가 낮은 경우, 센싱 트랜지스터(SENT)의 저항 값이 높아지고, 이로 인해, 초기화 과정에서, 구동 트랜지스터(DRT)의 소스 노드(N1 노드)를 기준전압(Vref)으로 초기화하지만, 구동 트랜지스터(DRT)의 소스 노드(N1 노드)의 전압(Vs)이 기준전압(Vref)보다 높아지게 된다.

따라서, 구동 트랜지스터(DRT)의 게이트 노드(N2 노드) 및 소스 노드(N1 노드) 간의 전위차(Vgs)가 작아짐으로써, 구동 트랜지스터(DRT)를 통해 유기발광다이오드(OLED)로 흐르는 전류가 감소한다. 이러한 전류 감소는 해당 서브픽셀의 휘도를 떨어뜨릴 수 있다.

이러한 현상은, 해당 서브픽셀의 휘도 저하뿐만 아니라, 각 서브픽셀에서의 전류 편차를 유발시켜 얼룩 현상 등의 화질 불량을 초래할 수 있다.

아래에서는, 전술한 바와 같이, 센싱 트랜지스터(DRT)의 전기적인 특성이 나쁜 경우에 발생하는 휘도 저하 및 화질 불량 현상을 방지하기 위한 구동방법을 더욱 상세하게 설명한다.

도 8은 유기발광표시장치(100)의 이동도 센싱 동작 시, 센싱 트랜지스터(SENT)의 전기적인 특성이 나쁜 경우, 이를 보상하기 위한 이동도 센싱 특성을 나타낸 도면이다.

도 8을 참조하면, 본 실시예들에 따른 유기발광표시장치(100)는, 센싱 트랜지스터(SENT)의 전기적 특성이 나쁠 경우, 즉, 센싱 트랜지스터(SENT)의 문턱전압이 높거나 이동도가 낮을 경우, 구동 트랜지스터(DRT)의 이동도 센싱 시, 센싱 트랜지스터(SENT)의 전기적 특성(전류 능력)이 나쁜 것을 고려하여, 구동 트랜지스터(DRT)의 이동도(전류 능력, α)가 정상 이동도에 비해 낮은 값으로 센싱되도록 하는 구동방법을 제공한다.

이와 같이, 센싱 트랜지스터(SENT)의 특성치가 고려되도록 구동 트랜지스터(DRT)의 이동도를 센싱하게 되면, 이동도에 대한 센싱 값이 낮아지게 된다. 이로 인해, 결과적으로, 보상값이 높아지게 된다.

다시 밀해, 구동 트랜지스터(DRT)의 이동도 센싱을 위한 초기화 과정에서, 센싱 트랜지스터(SENT)의 특성 편차(전류 능력 편차 등)를 센싱 하도록 하여, 그 결과가 구동 트랜지스터(DRT)의 소스 노드(N1 노드)의 전압(Vs)에 반영되도록 하고, 이동도 센싱 시, 구동 트랜지스터(DRT)의 게이트 노드(N2 노드) 및 소스 노드(N1 노드) 간의 전위차(Vgs)를 "의도적으로" 낮게 해준다.

이로 인해, 기준전압 라인(RVL)의 충전 전류가 작아지고, 그만큼 센싱값이 작아지게 된다.

이와 같이, 센싱값이 작아짐으로써, 보상값이 높아지게 되면, 초기화 성능이 낮아져, 즉, 구동 트랜지스터(DRT)의 소스 노드(N1 노드)를 기준전압(Vref)으로 초기화하더라도, 실제로는, 구동 트랜지스터(DRT)의 소스 노드(N1 노드)가 기준전압(Vref)보다 낮은 전압으로 초기화되어, 구동 트랜지스터(DRT)의 게이트 노드(N2 노드) 및 소스 노드(N1 노드) 간의 전위차(Vgs)가 작아지더라도, 보상이 되기 때문에 전류 능력이 유지될 수 있다.

이상에서 설명한 센싱 트랜지스터(SENT)의 전기적인 특성이 나쁜 경우, 이를 보상하기 위한 구동 방법에 대하여, 도 9 내지 도 17을 참조하여 더욱 상세하게 설명한다.

도 9는 본 실시예들에 따른 유기발광표시장치(100)의 서브픽셀 회로와 센싱 구조를 나타낸 도면이다.

전술한 센싱 트랜지스터(SENT)의 특성 보상을 위한 구동 방법을 제공하기 위하여, 각 서브픽셀은, 도 9와 같은 구조를 갖는다.

도 9에 도시된 서브픽셀 회로는, 도 3의 서브픽셀 회로와 동일한다.

다만, 스위칭 트랜지스터(SWT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드는 동일한 게이트 라인(GL)에 전기적으로 연결된다.

다시 말해, 스위칭 트랜지스터(SWT)의 게이트 노드 및 센싱 트랜지스터(SENT)의 게이트 노드에는, 동일한 게이트 라인(GL)을 통해, 스캔 신호(SCAN)를 공통으로 인가받는다.

전술한 바와 같이, 스위칭 트랜지스터(SWT)의 게이트 노드 및 센싱 트랜지스터(SENT)의 게이트 노드가 하나의 동일 게이트 라인(GL)에 연결되어 스캔 신호(SCAN)를 공통으로 인가받음으로써, 서브픽셀 행에 대응되는 게이트 라인이 하나만 배치되어도 되기 때문에, 유기발광표시패널(110)에 배치되는 게이트 라인의 개수가 감소하여 개구율을 높일 수 있는 이점이 있다.

도 9를 참조하면, 유기발광표시장치(100)는, 기준전압 라인(RVL)의 전압을 센싱하고, 센싱된 전압(Vsense)을 디지털 값으로 변환하여 센싱 데이터를 생성하고, 생성된 센싱 데이터를 타이밍 컨트롤러(140)로 전송하는 아날로그 디지털 컨버터(ADC)를 더 포함할 수 있다.

이러한 아날로그 디지털 컨버터(ADC)를 이용하면, 타이밍 컨트롤러(140)가 디지털 기반에서 보상값을 연산하고 데이터 보상을 할 수 있도록 해줄 수 있다.

이러한 아날로그 디지털 컨버터(ADC)는, 영상 데이터를 데이터전압(Vdata)으로 변환하는 디지털 아날로그 컨버터(DAC)와 함께, 각 소스 드라이버 집적회로(SDIC)에 포함될 수 있다.

도 9를 참조하면, 유기발광표시장치(100)는, 센싱 트랜지스터(SENT)의 특성 보상을 위한 구동 방법을 효과적으로 제공하기 위하여, 제1스위치(RPRE), 제2스위치(SPRE) 및 제3스위치(SAM) 등의 스위치 구성을 포함할 수 있다.

제1스위치(RPRE)는, 제1스위칭 신호에 따라, 기준전압 라인(RVL) 및 제1초기화전압(Vprer)의 공급 노드(Nprer) 간을 연결해줄 수 있다.

제2스위치(SPRE)는, 제2스위칭 신호에 따라, 기준전압 라인(RVL) 및 제2초기화전압(Vpres)의 공급 노드(Npres) 간을 연결해줄 수 있다.

제3스위치(SAM)는, 샘플링 신호에 따라, 기준전압 라인(RVL) 및 아날로그 디지털 컨버터(ADC) 간을 연결해줄 수 있다.

전술한 스위치 구성들(RPRE, SPRE, SAM)을 통해, 유기발광표시장치(100)는, 주요 노드(N1 노드, N2 노드)로의 전압 인가 상태를 센싱 트랜지스터(SENT)의 특성 보상을 위한 구동에 필요한 상태로 만들어줄 수 있고, 이를 통해, 효율적인 구동을 가능하게 할 수 있다.

한편, 도 9를 참조하면, 각 전압 라인(DL, RVL)에는 라인 캐패시터(C1, C2, C3)가 형성될 수 있다. 특히, 기준전압 라인(RVL)에 형성된 라인 캐패시터 C1은, 구동 트랜지스터(DRT)의 N1 노드를 초기화할 때, 전압 충전이 이루어지는 캐패시터로서, 구동 트랜지스터(DRT)의 특성치(문턱전압, 이동도)를 센싱할 때 관여하는 캐패시터일 수 있다.

도 10은 본 실시예들에 따른 유기발광표시장치(100)의 센싱 동작 시, 구동 타이밍도이다. 도 11은 제1초기화 단계(S10)를 나타내고, 도 12는 제2초기화 단계(S20)를 나타내며, 도 13 및 도 14는 프로그래밍 및 센싱 단계(S30)를 나타낸다. 단, 구동 트랜지스터(DRT)의 N1 노드는 소스 노드인 것으로 가정한다.

도 10을 참조하면, 본 실시예들에 따른 유기발광표시장치(100)의 센싱 구동은, 제1초기화 단계(S10), 제2초기화 단계(S20), 프로그래밍 및 센싱 단계(S30), 및 회복 단계(S40)로 진행될 수 있다.

제1초기화 단계(S10) 및 제2초기화 단계(S20)는, 구동 트랜지스터(DRT)의 N1 노드 및 N2 노드를 초기화하는 단계이다.

통상적으로, 구동 트랜지스터(DRT)의 N1 노드는 하나의 기준전압(Vref)으로 초기화되나, 본 실시예들에서, 구동 트랜지스터(DRT)의 N1 노드은 2번의 초기화 단계(S10, S20)를 거치면서 2가지의 기준전압(Vprer, Vpres)로 초기화된다는 점에서 특이점이 있다.

프로그래밍 및 센싱 단계(S30)는, 구동 트랜지스터(DRT)의 N2 노드에 원하는 데이터전압을 인가하고, 구동 트랜지스터(DRT)의 N1 노드를 플로팅 시켜, 구동 트랜지스터(DRT)의 N1 노드의 전압이 상승하게 하고, 도중에, 구동 트랜지스터(DRT)의 N1 노드의 전압을 샘플링하여 센싱하는 단계이다.

아래에서는, 제1초기화 단계(S10), 제2초기화 단계(S20), 프로그래밍 및 센싱 단계(S30)를 더욱 상세하게 설명한다.

먼저, 제1초기화 단계(S10)를 더욱 상세하게 설명한다.

도 10 및 도 11을 참조하면, 제1초기화 단계(S10)는, 기준전압 라인(RVL)을 기준전압(Vref)의 일종인 제1초기화전압(Vprer)으로 초기화하여, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)를 초기화하는 단계이다.

이러한 제1초기화 단계(S10)에서, 제1스위치(SPRE)는 오프(Off)이고, 제2스위치(RPRE)는 온(On) 이다.

또한, 제1초기화 단계(S10)에서, 구동 트랜지스터(DRT)의 N2 노드(게이트 노드)에 인가되는 데이터전압(Vdata)은 구동 트랜지스터(DRT)를 통해 전류가 흐르지 않도록 하는 제1데이터전압(Vdata1)이다. 즉, 제1초기화 단계(S10)에서, 구동 트랜지스터(DRT)의 N2 노드(게이트 노드)는, 구동 트랜지스터(DRT)를 통해 전류가 흐르지 않도록 하는 제1데이터전압(Vdata1)으로 초기화된다.

제1초기화 단계(S10)에서 제1데이터전압(Vdata1)은, 일 예로, 블랙 데이터전압(BLK)일 수 있다.

다음으로, 제2초기화 단계(S20)를 더욱 상세하게 설명한다.

도 10 및 도 12를 참조하면, 제2초기화 단계(S20)는, 기준전압 라인(RVL)을 기준전압(Vref)의 다른 한 종류인 제2초기화전압(Vpres)으로 초기화하여, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)를 초기화하는 단계이다.

이러한 제2초기화 단계(S20)에서, 기준전압 라인(RVL)을 기준전압(Vref)의 다른 한 종류인 제2초기화전압(Vpres)으로 초기화할 때, 센싱 트랜지스터(SENT)의 특성 편차가 제2초기화전압(Vpres)으로 반영된다.

이러한 제2초기화 단계(S20)에서, 제2스위치(SPRE)는 온이고, 제1스위치(PPRE)는 오프이다.

또한, 제2초기화 단계(S20)에서, 구동 트랜지스터(DRT)의 N2 노드(게이트 노드)에 인가되는 데이터전압(Vdata)은 구동 트랜지스터(DRT)를 통해 전류가 흐르지 않도록 하는 제1데이터전압(Vdata1)일 수 있다.

제2초기화 단계(S20)에서 제1데이터전압(Vdata1)은, 일 예로, 블랙 데이터전압(BLK)일 수 있다.

전술한 제1초기화 단계(S10) 및 제2초기화 단계(S20)의 의의를 살펴본다.

도 10 및 도 11을 참조하면, 제1초기화 단계(S10)에서는, 이전 상태와 관계없이, 구동 트랜지스터(DRT)의 N1 노드에 대한 초기화를 효과적으로 시킬 수 있게 된다.

단일 단계로 이루어진 통상적인 초기화 방식은 초기화 시, 구동 트랜지스터(DRT)에 전류가 흐르기 때문에, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)가 고정된 값으로 초기화되지 못하고 약간의 편차를 가질 수 있다.

하지만, 제1초기화 단계(S10)에서는, 데이터전압(Vdata)을 블랙 데이터전압(BLK)에 해당하는 제1데이터전압(Vdata1)으로 입력하기 때문에, 구동 트랜지스터(DRT)의 초기화 시, 구동 트랜지스터(DRT)를 통해 전류가 흐르지 않는다. 따라서, 센싱 트랜지스터(SENT)의 특성 편차가 존재하더라도, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)에 대한 초기화가 제대로 이루어질 수 있다.

도 10 및 도 12를 참조하면, 제2초기화 단계(S20)에서는, 센싱 트랜지스터(SENT)의 전기적 특성(전류 능력)이 나쁜 경우, 즉, 센싱 트랜지스터(SENT)의 저항이 큰 경우, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)가 초기화되는 전압이 높아지므로, 구동 트랜지스터(DRT)의 N1 노드와 N2 노드의 전위차(Vgs)가 낮아진다.

따라서, 라인 캐패시터(C1)는 낮은 전류로 충전하게 되며, 아날로그 디지털 컨버터(ADC)의 샘플링 시, 낮은 전압이 센싱되도록 하여, 보상값을 증대시키도록 유도해줄 수 있다.

또 다음으로, 프로그래밍 및 센싱 단계(S30)를 더욱 상세하게 설명한다.

도 10 및 도 13을 참조하면, 프로그래밍 및 센싱 단계(S30)에서는, 제1스위치(RPRE) 및 제2스위치(SPRE)가 모두 오프되어, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)가 플로팅 된다.

이러한 프로그래밍 및 센싱 단계(S30)에서, 구동 트랜지스터(DRT)의 N2 노드로 인가되는 데이터전압(Vdata)은, 제1데이터전압(Vdata1)보다 높은 전압 값을 갖는 제2데이터전압(Vdata2)일 수 있다.

이러한 프로그래밍 및 센싱 단계(S30)에서, 제2데이터전압(Vdata2)은, 센싱과 실제로 관련된 데이터전압으로서, 일정 전압(DATA)에 문턱전압(Vth)을 더한 전압 값(DATA+Vth)이다.

도 10 및 도 13을 참조하면, 프로그래밍 및 센싱 단계(S30)에서, 구동 트랜지스터(DRT)는 턴 온 되어 전류를 도통시킨다.

이때, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)는, 플로팅 되어 있기 때문에, 전압 상승이 일어난다. 여기서, 전압 변화량은, 구동 트랜지스터(DRT)를 통해 흐르는 전류(Ids)에 비례한다.

도 10 및 도 14를 참조하면, 프로그래밍 및 센싱 단계(S30)에서는, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)의 전압 상승이 이루어지는 도중에, 제3스위치(SAM)를 온 시켜준다.

이에 따라, 아날로그 디지털 컨버터(ADC)는, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)의 전압(Vs)을 센싱한다.

이상에서 설명한 바와 같이, 다수의 서브픽셀(SP) 각각에 대한 센싱 구동(이동도 센싱 구동일 수 있으며, 경우에 따라서는, 문턱전압 센싱 구동일 수도 있음) 시, 제1초기화 단계(S10) 및 제2초기화 단계(S20)를 통해, 구동 트랜지스터(DRT)의 N1 노드(예: 소스 노드)는, 서로 다른 전압 값을 갖는 제1초기화전압(Vprer) 및 제2초기화전압(Vpres)이 순차적으로 인가된다. 이후, 구동 트랜지스터(DRT)의 N1 노드(예: 소스 노드)는 플로팅 됨으로써, 프래그리밍 및 센싱 단계(S30)가 진행된다.

전술한 바와 같이, 제2초기화단계(S20)에서 구동 트랜지스터(DRT)의 N1 노드를 초기화하는 제2초기화전압(Vpres)은, 제1초기화단계(S10)에서 구동 트랜지스터(DRT)의 N1 노드를 초기화하는 제1초기화전압(Vprer)보다 낮은 전압 값을 가질 수 있다.

전술한 바와 같이, 두 차례의 초기화 단계(S10, S20)를 통해, 구동 트랜지스터(DRT)의 N1 노드에 제1초기화전압(Vprer)을 인가하고, 이후, 제1초기화전압(Vprer)보다 낮은 제2초기화전압(Vpres)을 인가하여, 구동 트랜지스터(DRT)의 N1 노드를 두 차례 초기화함으로써, 이전 데이터 영향을 없애주고, 오로지, 센싱 트랜지스터(SENT)의 영향만이 존재한 상태에서, 초기화가 이루어질 수 있도록 해줄 수 있다.

한편, 다수의 서브픽셀(SP) 각각에 대한 센싱 구동 시, 두 차례의 초기화 단계(S10, S20)에서, 구동 트랜지스터(DRT)의 N1 노드에 제1초기화전압(Vprer) 및 제2초기화전압(Vpres)이 순차적으로 인가되는 동안, 구동 트랜지스터(DRT)는 전류를 미 도통한다.

이에 비해, 프래그리밍 및 센싱 단계(S30)에서, 구동 트랜지스터(DRT)의 N1 노드가 플로팅 된 동안, 구동 트랜지스터(DRT)는, 전류를 도통할 수 있다.

전술한 바와 같이, 구동 트랜지스터(DRT)의 초기화 시, 구동 트랜지스터(DRT)를 통해 전류가 흐르지 않기 때문에, 센싱 트랜지스터(SENT)의 특성 편차가 존재하더라도, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)에 대한 초기화가 제대로 이루어질 수 있다.

또한, 다수의 서브픽셀(SP) 각각에 대한 센싱 구동 시, 구동 트랜지스터(DRT)의 N1 노드에 제1초기화전압(Vprer) 및 제2초기화전압(Vpres)이 순차적으로 인가되는 동안, 즉, 제1초기화 단계(S10) 및 제2초기화 단계 구간 동안, 구동 트랜지스터(DRT)의 N2 노드에 인가되는 제1데이터전압(Vdata1)은, 구동 트랜지스터(DRT)의 N1 노드가 플로팅 된 동안, 즉, 프로그래밍 및 센싱 단계(S30) 구간 동안, 구동 트랜지스터(DRT)의 N2 노드에 인가되는 제2데이터전압(Vdata2, 예: DATA+Vth)보다 낮은 전압 값을 가질 수 있다.

여기서, 제1데이터전압(Vdata1)은, 구동 트랜지스터(DRT)를 통해 전류가 흐르지 않게 하는 전압 값을 가질 수 있는데, 일 예로, 블랙 데이터전압(BLK)일 수 있다.

전술한 바와 같이, 제1초기화 단계(S10) 및 제2초기화 단계 구간 동안, 구동 트랜지스터(DRT)의 N2 노드에 인가되는 제1데이터전압(Vdata1)은, 프로그래밍 및 센싱 단계(S30) 구간 동안, 구동 트랜지스터(DRT)의 N2 노드에 인가되는 제2데이터전압(Vdata2)보다 낮게 설정되되, 블랙 데이터 전압(BLK) 등과 같이 구동 트랜지스터(DRT)를 통해 전류가 흐르지 않게 하는 전압 값으로 설정됨으로써, 구동 트랜지스터(DRT)의 초기화 시, 센싱 트랜지스터(SENT)의 특성 편차가 존재하더라도, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)의 초기화가 제대로 이루어질 수 있다.

도 15 및 도 16은 일반적인 센싱 동작과 본 실시예들에 따른 센싱 동작의 차이점을 설명하기 위한 도면이다.

도 15를 참조하면, 일반적인 센싱 동작의 경우, 구동 파형(Vs 전압 파형)을 보면, 이전 데이터 영향으로 인해, 구동 트랜지스터(DRT)의 N1 노드를 기준전압(Vref)으로 초기화하려고 해도, 구동 트랜지스터(DRT)의 N1 노드가 실제로 초기회되는 전압은 편차가 발생할 수 있고, 센싱 트랜지스터(SENT)의 편차 영향도 있기 때문에, 센싱 트랜지스터(SENT)의 특성(전류 특성)을 정확하게 센싱할 수 없다.

하지만, 도 16을 참조하면, 본 실시예들에 따른 센싱 동작의 경우, 구동 파형(Vs 전압 파형)을 보면, 제1초기화 단계(S10)를 통해, 이전 데이터에 의한 초기화 전압 편차가 없는 구조가 되기 때문에, 센싱 트랜지스터(SENT)의 특성 편차 영향만을 정확하게 센싱할 수 있으며, 이를 통해, 센싱 트랜지스터(SENT)의 특성을 보상할 수 있다.

도 16을 참조하면, 다수의 서브픽셀(SP) 각각에 대한 센싱 구동 시, 다수의 서브픽셀(SP) 각각에 대한 센싱 구동 시, 프로그래밍 및 센싱 단계(S30) 구간 동안, 구동 트랜지스터(DRT)의 N1 노드가 플로팅 된 이후, 구동 트랜지스터(DRT)의 N1 노드는 전압 상승을 하되, 제2초기화전압(Vpres)에서 전압 상승을 시작하거나, 제2초기화전압(Vpres)보다 높은 전압 값에서 전압 상승을 시작할 수 있다.

센싱 트랜지스터(SENT)의 전류 특성이 나쁘지 않은 경우, 구동 트랜지스터(DRT)의 N1 노드는, 제2초기화전압(Vpres) 또는 이와 근접한 전압에 전압 상승을 시작할 수 있다.

하지만, 센싱 트랜지스터(SENT)의 전류 특성이 나쁜 경우, 구동 트랜지스터(DRT)의 N1 노드는 제2초기화전압(Vpres)보다 높은 전압 값에서 전압 상승을 시작하게 된다.

이와 같이, 센싱 트랜지스터(SENT)의 전류 특성에 따라, 구동 트랜지스터(DRT)의 N1 노드의 전압 상승의 시작 전압 값이 달라지기 때문에, 아날로그 디지털 컨버터(ADC)는, 센싱 트랜지스터(SENT)의 전류 특성이 반영된 전압(Vsense)을 센싱할 수 있다.

또한, 다수의 서브픽셀(SP) 각각에 대한 센싱 구동 시, 구동 트랜지스터(DRT)의 N1 노드에 제2초기화전압(Vpres)이 인가되는 제2초기화 단계(S20) 구간의 시간적인 길이(Ti2)는, 구동 트랜지스터(DRT)의 N1 노드에 제1초기화전압(Vprer)이 인가되는 제1초기화 단계(S10) 구간의 시간적인 길이(Ti1)보다 짧을 수 있다.

전술한 바와 같이, 제2초기화 단계(S20) 구간의 시간적인 길이(Ti2)를 제1초기화 단계(S10) 구간의 시간적인 길이(Ti1)보다 짧게 함으로써, 구동 트랜지스터(DRT)의 N1 노드의 전압 변화량에 센싱 트랜지스터(SENT)의 전류 특성이 더욱 잘 반영되어, 아날로그 디지털 컨버터(ADC)는 센싱 트랜지스터(SENT)의 전류 특성이 더욱 잘 반영된 전압(Vsense)을 센싱할 수 있게 된다. 이에 따라, 센싱 트랜지스터(SENT)의 전류 특성 편차를 더욱 정확하게 보상해줄 수 있다.

디스플레이 구동 시, 본 실시예들에 따른 센싱 트랜지스터(SENT)의 특성 보상 효과를 살펴보면, 센싱 트랜지스터(SENT)의 전류 특성이 나쁠 때, 일반적인 디스플레이 구동 시, 구동 트랜지스터(DRT)의 N1 노드(소스 노드)에 실제로 초기화되는 전압이 초기화시키고자 하는 전압(Vref)보다 높아져, 즉, 구동 트랜지스터(DRT)의 N2 노드와 N1 노드의 전위차(Vgs)가 작아져, 해당 서브픽셀이 어두워질 수 있다.

하지만, 본 실시예들에 따른 센싱 트랜지스터(SENT)의 특성 보상을 위한 구동을 하게 되면, 데이터 보상값이 커지게 되어, 구동 트랜지스터(DRT)의 N2 노드와 N1 노드의 전위차(Vgs)가 커져 보상이 되는 효과가 발생할 수 있다. 이로 인해, 센싱 트랜지스터(SENT)의 특성도 보상되는 효과를 갖는다.

도 17은 본 실시예들에 따른 유기발광표시장치(100)의 서브픽셀 회로와 센싱 구조에 대한 다른 예시도이다.

도 17의 서브픽셀 회로와 센싱 구조는, 스위칭 트랜지스터(SWT)의 게이트 노드 및 센싱 트랜지스터(SENT)의 게이트 노느가 서로 다른 게이트 라인에 전기적으로 연결된다는 점만을 제외하고는, 도 9의 서브픽셀 회로와 센싱 구조와 동일하다.

도 17을 참조하면, 스위칭 트랜지스터(SWT)의 게이트 노드는 제1게이트 라인(GL)에 전기적으로 연결되어 스캔 신호(SCAN)를 인가받고, 센싱 트랜지스터(SENT)의 게이트 노드는 제2게이트 라인(GL')에 전기적으로 연결되어 스캔 신호의 일종인 센스 신호(SENSE)를 인가받는다.

전술한 바와 같이, 스위칭 트랜지스터(SWT)의 게이트 노드와 센싱 트랜지스터(SENT)의 게이트 노드가 각기 다른 게이트 라인에 연결됨으로써, 스위칭 트랜지스터(SWT) 및 센싱 트랜지스터(SENT)를 독립적으로 제어할 수 있게 되어, 더욱 정확한 구동 제어가 가능해질 수 있다.

이상에서, 구동 트랜지스터(DRT)의 이동도 센싱 및 보상 과정을 통해, 센싱 트랜지스터(SENT)의 전류 특성을 센싱하여 보상해주는 구동 방법을 상세하게 설명하였다.

아래에서는, 도 18을 참조하여 이상에서 설명하는 센싱 트랜지스터(SENT)의 특성 센싱 및 보상을 위한 구동 방법을 간략하게 설명한다.

도 18은 본 실시예들에 따른 유기발광표시장치(100)의 구동방법에 대한 흐름도이다.

도 18을 참조하면, 본 실시예들에 따른 유기발광표시장치(100)의 구동방법은, 구동 트랜지스터(DRT)의 N1 노드 및 N2 노드에 제1초기화 전압(Vprer) 및 제1데이터전압(Vdata1)을 각각 인가하는 단계(S1810)와, 구동 트랜지스터(DRT)의 N2 노드에 인가되고 있는 제1데이터전압(Vdata1)을 유지하고, 구동 트랜지스터(DRT)의 N1 노드에 제2초기화전압(Vpres)을 인가하는 단계(S1820)와, 구동 트랜지스터(DRT)의 N2 노드에 제2데이터전압(Vdata2)을 인가하고, 구동 트랜지스터(DRT)의 N1 노드를 플로팅 시켜, 구동 트랜지스터(DRT)의 N1 노드의 전압을 상승시키고, 구동 트랜지스터(DRT)의 제1노드의 전압을 센싱하는 단계(S1830) 등을 포함한다.

전술한 S1810 단계는, 제1초기화 단계(S10)에 해당하고, S1820 단계는 제2초기화 단계(S20)에 해당하며, S1830 단계는 프로그래밍 및 센싱 단계(S30)에 해당한다.

이상에서 설명한 바와 같은 본 실시예들에 의하면, 얼룩 개선을 통해 화상 품질을 향상시켜줄 수 있는 유기발광표시패널(110), 유기발광표시장치(100) 및 그 구동방법을 제공할 수 있다.

본 실시예들에 의하면, 구동 트랜지스터(DRT)에 대한 특성치 보상에도 불구하고, 여전히 발생하고 있는 화질 불량 현상을 방지해주는 유기발광표시패널(110), 유기발광표시장치(100) 및 그 구동방법을 제공할 수 있다.

본 실시예들에 의하면, 구동 트랜지스터(DRT)의 소스 노드(또는 드레인 노드)에 대한 초기화 성능이 나쁜 경우에도, 초기화 성능 불량에 의한 화질 불량 현상을 방지해줄 수 있는 유기발광표시패널(110), 유기발광표시장치(100) 및 그 구동방법을 제공할 수 있다.

본 실시예들에 의하면, 구동 트랜지스터(DRT) 이외에 다른 트랜지스터(예: SENT)의 특성 편차에 따른 화질 저하를 방지해줄 수 있는 유기발광표시패널(110), 유기발광표시장치(100) 및 그 구동방법을 제공할 수 있다.

본 실시예들에 의하면, 구동 트랜지스터(DRT) 이외에 다른 트랜지스터(예: SENT)의 특성 편차를 보상해줄 수 있는 유기발광표시패널(110), 유기발광표시장치(100) 및 그 구동방법을 제공할 수 있다.

본 실시예들에 의하면, 별도의 센싱 회로 없이, 구동 트랜지스터(DRT) 이외에 다른 트랜지스터의 특성 편차를 보상해줄 수 있는 유기발광표시패널(110), 유기발광표시장치(100) 및 그 구동방법을 제공할 수 있다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치
110: 표시패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 컨트롤러

Claims (13)

1. 다수의 데이터 라인 및 다수의 게이트 라인이 배치되고, 다수의 서브픽셀이 배치된 유기발광표시패널;
   상기 다수의 데이터 라인을 구동하는 데이터 구동부;
   상기 다수의 게이트 라인을 구동하는 게이트 구동부; 및
   상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 타이밍 컨트롤러를 포함하고,
   상기 다수의 서브픽셀 각각은,
   유기발광다이오드와,
   상기 유기발광다이오드를 구동하는 구동 트랜지스터와,
   상기 구동 트랜지스터의 제1노드와 기준전압 라인 사이에 전기적으로 연결되는 센싱 트랜지스터와,
   상기 구동 트랜지스터의 제2노드와 데이터 라인 사이에 전기적으로 연결되는 스위칭 트랜지스터와,
   상기 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결되는 스토리지 캐패시터를 포함하여 구성되고,
   상기 다수의 서브픽셀 각각에 대한 센싱 구동 시, 상기 구동 트랜지스터의 제1노드는, 서로 다른 전압 값을 갖는 제1초기화전압 및 제2초기화전압이 순차적으로 인가된 이후 플로팅 되고,
   상기 기준전압 라인의 전압을 센싱하여 센싱 데이터를 상기 타이밍 컨트롤러로 전송하는 아날로그 디지털 컨버터를 더 포함하는 유기발광표시장치.
2. 제1항에 있어서,
   상기 제2초기화전압은, 상기 제1초기화전압보다 낮은 전압 값을 갖는 것을 특징으로 하는 유기발광표시장치.
3. 제1항에 있어서,
   상기 다수의 서브픽셀 각각에 대한 센싱 구동 시,
   상기 구동 트랜지스터의 제1노드에 상기 제1초기화전압 및 상기 제2초기화전압이 순차적으로 인가되는 동안, 상기 구동 트랜지스터는 전류를 미 도통하고,
   상기 구동 트랜지스터의 제1노드가 플로팅 된 동안, 상기 구동 트랜지스터는, 전류를 도통하는 것을 특징으로 하는 유기발광표시장치.
4. 제1항에 있어서,
   상기 다수의 서브픽셀 각각에 대한 센싱 구동 시,
   상기 구동 트랜지스터의 제1노드에 상기 제1초기화전압 및 상기 제2초기화전압이 순차적으로 인가되는 동안, 상기 구동 트랜지스터의 제2노드에 인가되는 제1데이터전압은, 상기 구동 트랜지스터의 제1노드가 플로팅 된 동안, 상기 구동 트랜지스터의 제2노드에 인가되는 제2데이터전압보다 낮은 전압 값을 갖는 것을 특징으로 하는 유기발광표시장치.
5. 제4항에 있어서,
   상기 제1데이터전압은,
   상기 구동 트랜지스터를 통해 전류가 흐르지 않게 하는 전압 값을 갖는 것을 특징으로 하는 유기발광표시장치.
6. 제1항에 있어서,
   상기 다수의 서브픽셀 각각에 대한 센싱 구동 시, 상기 구동 트랜지스터의 제1노드가 플로팅 된 이후,
   상기 구동 트랜지스터의 제1노드는, 전압 상승을 하되, 상기 제2초기화전압에서 전압 상승을 시작하거나 상기 제2초기화전압보다 높은 전압 값에서 전압 상승을 시작하는 것을 특징으로 하는 유기발광표시장치.
7. 제1항에 있어서,
   상기 다수의 서브픽셀 각각에 대한 센싱 구동 시,
   상기 구동 트랜지스터의 제1노드에 상기 제2초기화전압이 인가되는 제2초기화구간은, 상기 구동 트랜지스터의 제1노드에 상기 제1초기화전압이 인가되는 제1초기화구간보다 짧은 것을 특징으로 하는 유기발광표시장치.
8. 삭제
9. 제1항에 있어서,
   제1스위칭 신호에 따라 상기 기준전압 라인 및 제1초기화전압 공급 노드 간을 연결해주는 제1스위치와,
   제2스위칭 신호에 따라 상기 기준전압 라인 및 제2초기화전압 공급 노드 간을 연결해주는 제2스위치와,
   샘플링 신호에 따라 상기 기준전압 라인 및 상기 아날로그 디지털 컨버터 간을 연결해주는 제3스위치를 더 포함하는 유기발광표시장치.
10. 제1항에 있어서,
    상기 스위칭 트랜지스터의 게이트 노드 및 상기 센싱 트랜지스터의 게이트 노드는, 동일한 게이트 라인에 전기적으로 연결되는 것을 특징으로 하는 유기발광표시장치.
11. 제1항에 있어서,
    상기 스위칭 트랜지스터의 게이트 노드 및 상기 센싱 트랜지스터의 게이트 노드는, 서로 다른 게이트 라인에 전기적으로 연결되는 것을 특징으로 하는 유기발광표시장치.
12. 서로 교차하는 방향으로 배치된 다수의 데이터 라인 및 다수의 게이트 라인; 및
    매트릭스 타입으로 배치된 다수의 서브픽셀을 포함하고,
    상기 다수의 서브픽셀 각각은,
    유기발광다이오드와,
    상기 유기발광다이오드를 구동하는 구동 트랜지스터와,
    상기 구동 트랜지스터의 제1노드와 기준전압 라인 사이에 전기적으로 연결되는 센싱 트랜지스터와,
    상기 구동 트랜지스터의 제2노드와 데이터 라인 사이에 전기적으로 연결되는 스위칭 트랜지스터와,
    상기 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결되는 스토리지 캐패시터를 포함하여 구성되고,
    상기 다수의 서브픽셀 각각에 대한 센싱 구동 시, 상기 구동 트랜지스터의 제1노드는, 서로 다른 전압 값을 갖는 제1초기화전압 및 제2초기화전압이 순차적으로 인가된 이후 플로팅 되고,
    상기 기준전압 라인의 전압은 아날로그 디지털 컨버터에 의해 센싱되어 타이밍 컨트롤러 전송되는 센싱 데이터로 생성되는 유기발광표시패널.
13. 유기발광다이오드와, 상기 유기발광다이오드를 구동하는 구동 트랜지스터와, 상기 구동 트랜지스터의 제1노드와 기준전압 라인 사이에 전기적으로 연결되는 센싱 트랜지스터와, 상기 구동 트랜지스터의 제2노드와 데이터 라인 사이에 전기적으로 연결되는 스위칭 트랜지스터와, 상기 구동 트랜지스터의 제1노드와 제2노드 사이에 전기적으로 연결되는 스토리지 캐패시터를 포함하여 각각 구성되는 다수의 서브픽셀이 배치된 유기발광표시장치의 구동방법에 있어서,
    상기 구동 트랜지스터의 제1노드 및 제2노드에 제1초기화 전압 및 제1데이터전압을 각각 인가하는 단계;
    상기 구동 트랜지스터의 제2노드에 인가되고 있는 상기 제1데이터전압을 유지하고, 상기 구동 트랜지스터의 제1노드에 제2초기화전압을 인가하는 단계;
    상기 구동 트랜지스터의 제2노드에 제2데이터전압을 인가하고, 상기 구동 트랜지스터의 제1노드를 플로팅 시켜, 상기 구동 트랜지스터의 제1노드의 전압을 상승시키는 단계; 및
    상기 구동 트랜지스터의 제1노드의 전압을 센싱하는 단계를 포함하는 유기발광표시장치의 구동방법.

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