CN110007739B - 一种噪声屏蔽电路及芯片 - Google Patents

Abstract

本发明提供一种芯片。所述芯片包括处理器，存储器和所述存储器的存储控制器。所述处理器和所述存储控制器之间设有访问路径，所述处理器通过所述访问路径向所述存储控制器对所述存储器进行读写，所述芯片还包括屏蔽电路，所述屏蔽电路用于在所述处理器被下电时，将所述访问路径上的信号屏蔽。通过这种设计，能够使得存储器在处理器侧的电源域下电后免受噪声信号的干扰。

Description

一种噪声屏蔽电路及芯片

技术领域

本发明涉及芯片领域，尤其涉及一种在低功耗状态下能够屏蔽对存储器的访问噪声的电路，以及装载了所述电路的芯片。

背景技术

随着智能手机技术的不断发展，智能手机已经变成人们生活中的重要一环。无论是上网浏览信息，还是在日常生活中进行支付和服务呼叫，人们的日常生活已经逐渐变得无法离开智能手机。从而，至少能够工作一整天已经成了很多人对智能手机的基本要求。与之相对，虽然电池技术也在不断发展，但是智能手机的处理能力和处理业务复杂度的不断提高，电池电量越来越成为制约智能手机的重要方面。由此，各种低功耗技术随之而来。

图1所示是智能手机的处理器芯片的基本架构图。如图所示，处理器芯片通常包括中央处理器(Central Processing Unit，CPU),图形处理器(Graphics Processing Unit，GPU),以及其他各种专用处理器和通用处理器。所述CPU通常包括计算核心(Core)和控制核心(Control Unit)，它的功能主要是解释计算机指令以及处理计算机软件中的数据。GPU又称显示核心、视觉处理器、显示芯片，是一种专门执行图像运算工作的微处理器。所述各种专用处理器包括诸如用于处理音频信号的音频处理器，用于对拍照图像进行处理的图像信号处理器(Image Signal Processing，ISP)等。所述通用处理器则是用来基于已有通用指令结构执行各种运算任务的处理器模块。

上述处理器在工作时需要用到各种数据，这些数据会被保存在内部存储器和外部存储器中。内部存储器是指处理器内部的存储器，通常是指Cache。Cache通常由SRAM(Static Random Access Memor，静态存储器)组成。外部存储器是指芯片外部的存储器，通常为Double Data Rate SDRAM，即双倍速率同步动态随机存储器，简称DDR。所述Cache和所述DDR一起构成了一个多级的存储***。所述Cache通常在芯片内部。所述DDR通常在芯片外部，而处理器通过芯片内的DDR控制器来对DDR进行访问。对各处理器来说，访问Cache的速率更快，而DDR的数据容量更大。

所述芯片中还通常包括寄存器，上述处理器在工作时会即时或者按照一定的时间间隔将状态数据(英文中又称context)写入到寄存器中，所述状态数据可以被用来在处理器下电或者出问题的情况下快速恢复处理器的工作。

所述芯片还包括传感器，用于感知智能手机的外部状态，或者是芯片内的信息(比如说温度)，并将这些信息反馈给上述处理器。

所述芯片还包括功耗管理模块，用于依据特定的策略对芯片内部的各器件进行供电。在某些场合下，这里的功耗管理模块也会被设置在芯片外部，并独立集成在一个功耗管理芯片中，通过与处理器芯片的信号接口来发布控制命令或者直接调整输入处理器芯片管脚的电力。

目前业界有一种比较通用的低功耗技术，如果CPU基于传感器产生的信息或者其执行任务内容，判断终端设备在一定时间范围内没有***作，那么CPU就会发布命令使得整个***进入低功耗状态。这个低功耗状态可以被理解成一种“睡眠”状态，在这个低功耗状态中，一切非必要的电力供应将被极大的抑制，诸如寄存器将被下电，各个处理器的供电将被极大的降低，寄存器中的状态数据将被写入高速缓冲存储器中，整个手机芯片仅高速缓冲存储器仍然维持必要电力用以保存上述状态数据。

在低功耗状态下，通常来说，既然处理器不工作，自然应该是将除去Cache之外的电力完全关断是最节省功耗的。但是在实际产品中却不能完全关断芯片中除去Cache之外的电力，而是以“低电压”状态进行维持。这样做的原因如下：

为了方便解释，我们将芯片中的电源域分成两部分：内存电源域和逻辑电源域。内存电源域是指给诸如Cache这种芯片内部的存储器进行供电的电源域，内存的控制器也由内存电源域供电；逻辑电源域是指给芯片内部除去存储器的其他器件进行供电的电源域。当芯片进入低功耗状态，如果将逻辑电源域的供电完全关断，那么逻辑电源域就会开始放电，直到放电结束。但实际上，逻辑电源域放电结束后仍然会有残留电荷，这些残留电荷仍然会带来电压波动，这种电压波动可以被视为一种噪声。这种噪声如果被Cache的控制器接收，就有可能被识别为写信号，从而造成Cache中的数据被错误覆盖。为了避免这种情况，在低功耗状态下就需要给逻辑电源域留下一定的低电压供电，来避免这种噪声的产生。当然，这样也带来了一个后果，那就是在低功耗状态下，芯片的功耗仍然维持在一定的水平线上。

因此，有必要提供一种电路方案，可以在芯片的逻辑电源域完全下电后，保护芯片内部的存储器免受噪声干扰。

发明内容

本发明提供一种芯片。所述芯片包括处理器，存储器和所述存储器的存储控制器，所述处理器和所述存储控制器之间设有访问路径，所述处理器通过所述访问路径向所述存储控制器对所述存储器进行读写，所述芯片还包括屏蔽电路，所述屏蔽电路用于在所述处理器被下电时，将所述访问路径上的信号屏蔽。

通过所述屏蔽电路，当处理器侧所属的电源域完全下电后，避免了处理器的电源域中产生的噪声信号对存储器的错误读写，保证了存储器中的数据安全。从而使得整个芯片在低功耗状态下，能够对处理器侧的电源域进行下电，进一步节省了芯片的功耗。

更具体的，存储器通常为高速缓冲存储器，即通常所说的Cache，其作用是为了在低功耗状态，为处理器保存状态数据。所述状态数据用于在芯片退出低功耗状态时将芯片的软硬件***恢复到下电之前的状态。

所述芯片拥有至少两个电源域。其中所述处理器处于第一电源域，所述存储器和存储控制器处于第二电源域。在芯片进入低功耗状态时，当所述第一电源域被下电，芯片的状态数据被写入所述存储器，而所述第二电源域维持供电，以保存所述存储器中的状态数据。

所述第一电源域下电，意味着所述第一电源域中的所有电路器件的供电被中断。

所述屏蔽模块可以通过检测所述第一电源域的电压的方式来确认所述第一电源域是否下电，也可以设置第一电源域中的某个器件，诸如处理器等，在获知第一电源域即将下电时通知所述屏蔽模块。

所述屏蔽模块包括下电确认模块，以及屏蔽模块，所述下电确认模块用于确认所述处理器或所述第一电源域是否下电，所述屏蔽模块用于在所述第一电源域发生下电时，将所述访问路径上的信号屏蔽。

在可选择的实施例中，在所述第一电源域即将下电时，所述芯片中的某个器件，比如处理器、功耗管理模块等，或者其它的得知第一电源域即将下电的模块将向所述下电确认模块发送下电通知，所述下电确认模块基于一定的逻辑来启动所述屏蔽模块来对所述访问路径中的信号进行屏蔽。

具体的，所述下电确认模块包括电压比较器。所述电压比较器用于在所述下电确认模块收到所述下电通知时，检测所述第一电源域的电压，当所述第一电源域的电压低于预设阈值时，所述电压比较器通知所述屏蔽模块，以对所述访问路径上的信号进行屏蔽。

所述下电确认模块还包括使能电路。所述使能电路包括第一输入端和第二输入端。所述第一输入端用于接收所述下电通知，所述使能电路的输出端接所述电压比较器的使能端。所述使能电路的第二输入端和所述屏蔽模块的使能端接所述电压比较器的所述输出端，所述使能电路用于在所述第一输入端和第二输入端中的任意一个接收到预定电平信号时，使能所述电压比较器。通过这种结构，使得第一电源域下电之后，所述下电确认模块被所述电压比较器锁死，结果就是下电确认模块持续向所述电压比较器发出使能信号，而所述电压比较器也基于第一电源域的电压持续的使能所述屏蔽模块。

使能电路可以是通常或门电路，在这种时候，当所述第一电源域即将下电时，需要持续向所述或持续发送所述下电通知，直到所述第一电源域完成下电，以保证所述电压比较器能持续的被使能来检测第一电源域的电压。

电压比较器包括串接的PMOS管和NMOS管，所述PMOS管和NMOS管的栅极用于接收所述第一电源域的电压，所述PMOS管的源极接参考电压，所述NMOS管的源极接地，所述PMOS管的和所述NMOS管的漏极接在一起，作为所述电压比较器的输出端。

通过本发明提供的电路方案，芯片中的功耗管理模块能够在低功耗模式下对处理器所处的电源域进行下电。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是处理器芯片的架构示意图。

图2是装载了本发明实施例的屏蔽电路的处理器***的示意图。

图3是本发明实施例的屏蔽电路中的下电确认模块的示意图。

图4是本发明实施例的屏蔽电路中的电压比较器的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施例作进一步地详细描述。

需要说明的是，本申请中所涉及的多个，是指两个或两个以上。另外，需要理解的是，在本申请的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。

图2所示为装载了本发明实施例的屏蔽电路12的处理器***的示意图。所述处理器***包括处理器10，所述屏蔽电路12，存储控制器14，以及存储器16。

所述处理器10可以为CPU，GPU或者其他需要在存储器中读写数据的各种处理器。

所述存储器16可以为Cache。所述存储器16和所述处理器10处于不同的电源域。具体的，所述处理器10处于第一电源域，所述存储器16处于第二电源域。所述第一电源域和第二电源域的供电为单独控制。比如，在低功耗状态下，第一电源域会完全下电，而第二电源域会维持存储器16的刷新电压，以保存所述存储器16中的数据。

在本发明实施例中，所述存储控制器14也处于第二电源域。

所述存储控制器14上设有访问接口142，用于接收对所述存储器16的访问请求。

所述屏蔽电路12用于在所述处理器10下电后，为所述访问接口142屏蔽来自第一电源域的噪声。

在本发明实施例中，由于屏蔽电路12将所述访问接口142屏蔽，因此在第一电源域下电之后，所述存储器16就不会收到第二电源域中的电荷噪声的影响。通过这种方式，在处理器芯片进入低功耗状态时，可以完全关断所述第一电源域的供电，进一步的降低所述处理器芯片在低功耗状态下的功耗。

在具体实现方式中，所述屏蔽电路12可以包括下电确认模块122和屏蔽模块124。

所述下电确认模块122用于确认第一电源域发生下电。所述屏蔽模块124用于屏蔽来自第一电源域的电荷噪声。

在理解本发明的上述方案的基础下，所述下电确认模块122和所述屏蔽模块124的实现都不复杂。

比如，下电确认模块122可以通过电压比较器来实现，通过电压比较器检测第一电源域的电压，如果电压降到一定的阈值以下，那就说明下电发生了。

或者，下电确认模块122可以在处理器的通知下确认第一电源域发生下电。通常来讲，当CPU发起下电之前会经过一个准备阶段，在这个准备阶段中，CPU会调用一个专门的下电软件程序，通过这个下电软件程序来执行诸如将context写入cache、结束正在执行的动作等一系列操作，那么在本发明实施例中，就可以在这个下电软件程序中加上一条指令来通知所述下电确认模块122。当然，对于下电准备阶段的各种操作，也有些方案是通过状态机来实现的，那么下电确认模块122也完全可以通过状态机来确认第一电源域发生了下电。

相应的，基于屏蔽信号这一目的，屏蔽模块124也有多种实现方案，比如通过晶体管开关或者开关组合来关断向所述存储控制器14的输入访问信号的路径；或者，利用第二电源域的供电电压将存储器访问接口142的输入信号锁死在特定电平值上。这些方式都能够起到屏蔽来自第一电源域的噪声的目的。

在本发明可选择的实施例中，提供了一种具体的下电确认模块122的设计方案。如图3所示，所述下电确认模块122包括使能电路1222和电压比较器1224。所述使能电路1222包括第一输入端和第二输入端。所述第一输入端可以与第一电源域的处理器相连，用于接收第一电源域的下电通知信号，所述第二输入端接所述电压比较器1224的输出端。所述使能电路122的输出端接所述电压比较器的使能端。

所述使能电路用1222于在所述第一输入端和第二输入端中的任意一个接收到预定电平信号时，输出所述预定的电平信号来使能所述电压比较器。所述使能电路1222可以为图3中所示的通常的或门电路，也可以是由或门电路为基础的组合电路。

基于本实施例，如果第一电源域即将下电，所述处理器会持续向所述下电确认模块122发送所述下电通知信号，直到第一电源域下电完成。此时，如果使能电路1222接收到所述第一电源域的下电通知信号，则向所述电压比较器1224的使能端发送使能信号。

所述电压比较器1224包括第三输入端和所述输出端，所述第三输入端用于采集第一电源域的电压。所述电压比较器1224的输出端一方面与所述第二输入端相接，一方面与所述屏蔽模块的使能端相接。

所述电压比较器1224在接收到所述使能电路1222发出的使能信号后，采集所述第一电源域的电压值，并将其与阈值电压进行比较。如果采集到的所述第一电源域的电压值低于所述阈值电压，所述电压比较器1224就会输出屏蔽使能信号。所述屏蔽使能信号一方面使能屏蔽模块124，另一方面使得所述使能电路1222在接收到所述屏蔽使能信号的情况下始终输出所述电压比较器的使能信号。

所述电压比较器1224和所述屏蔽模块124在接收到使能信号时才会进行工作。

下面用更具体的例子进行说明：

当第一电源域启动下电，所述使能电路1222接收到高电平的下电通知信号。而使能电路1222被设计成，只要输入端有一个信号是高电平就输出高电平信号。因此，使能电路1222在接收到高电平的下电通知信号后就会产生高电平的所述电压比较器的使能信号。所述电压比较器的使能信号，使能所述电压比较器1224。由于第一电源域的电压是一个从高到低的下降过程，因此起初第一电源域的电压应该是高于所述阈值电压，这时所述电压比较器只会输出低电平的信号。直到所述第一电源域的电压低于所述阈值电压，所述电压比较器1224开始输出高电平的屏蔽使能信号，给所述使能电路1222。所述使能电路1222就会开始持续接收到所述电压比较器1224输出的高电平信号，从而即使所述下电通知信号因为第一电源域完全下电而消失或者变成低电平信号，所述使能电路1222也会持续输出高电平的电压比较器的使能信号，从而保证电压比较器1224能持续输出屏蔽使能信号，进而使得屏蔽模块124处于持续工作中。如果第一电源域上电，随着第一电源域电压的增长，电压比较器1224最终会输出低电平的信号，从而使得使能电路1222解除锁定，以及使得屏蔽模块124停止工作。

需要注意的是，上文所述的电压比较器1224采集的第一电源域的电压可以为第一电源域任何位置的电压，比如CPU的工作电压，某个处理器的工作电压，甚至是第一电源域中的某个节点的电压值，只要基于采集电压的位置和工作状态设置对应的阈值电压即可。此外，通常来说，由于供电电压的相互独立，不同电源域间进行信号传递时，为了保证能准确识别信号的电平是高电平或者低电平，通常会在两个电源域之间设置电平转换装置(Level Shift)。因此这里所述的第一电源域的电压有可能是经过Level Shift处理的。由于Level Shift是成熟的现有技术，在这里不进行详细介绍。

电压比较器1224的设计方案可以参考图4所示。如图4所示，电压比较器1224包括PMOS(Positive Channel Metal Oxide Semiconductor，P型金属氧化物半导体)管P1和至少一个NMOS(Negative Channel Metal Oxide Semiconductor，N型金属氧化物半导体)管P2。所述P1和P2的栅极电压接第一电源域的电压。所述P1的源极接参考电压，所述P2的源极接地。所述P1和P2的漏极接在一起作为所述电压比较器1224的输出端。从而当第一电源域电压处于正常状态或者说高于预设阈值电压时，对P2来说，其栅极电压和源极电压的差值较大，使得P2导通，而P1的栅极电压和源极电压的差值较小，因而P1关闭，因此所述电压比较器1224输出低电平信号，所述低电平信号不会使能屏蔽模块。而随着第一电源域电压降低，P2的栅极电压和源极电压的差值降低而P2逐渐不导通，而P1的栅极电压和源极电压加大而P1导通，从而所述电压比较器1224输出高电平的信号，所述高电平的信号进而能够使能所述屏蔽模块。在本发明实施例中，可以通过调节所述P1和P2的物理参数，或者，通过设置不同数量的P2，来改变所述电压阈值。所述参考电压为通过第二电源域提供。所述使能电路1222向所述电压比较器1224输出的使能信号，作用于所述P1和P2的栅极那一端，用于通过开关设计打开或者关闭所述第一电源域的电压的输入。如图所示，所述电压比较器1224还包括开关S1，所述开关S1的一端接所述P1和P2的栅极，所述开关S1的另一端所述第一电源域的电压，所述开关S1的在所述使能电路122输出的使能信号的控制下导通和关闭。

在本申请所提供的实施例中，应该理解到，所揭露的***可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络节点上。可以根据实际的需要选择其中的部分或者全部节点来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种芯片，其特征在于，包括处理器，存储器和所述存储器的存储控制器，所述处理器和所述存储控制器之间设有访问路径，所述处理器通过所述访问路径向所述存储控制器对所述存储器进行读写，所述芯片还包括屏蔽电路，所述屏蔽电路用于在所述处理器被下电时，将所述访问路径上的信号屏蔽；

所述芯片拥有至少两个相互独立的电源域，其中所述处理器仅处于第一电源域工作，所述存储器和存储控制器仅处于第二电源域工作，当所述第一电源域被下电时所述处理器即被下电停止工作，此时所述第二电源域维持供电持续工作，所述存储器在所述第一电源域被下电时用于保存状态数据，所述状态数据被用于当第一电源域重新上电时将***恢复到下电之前的状态；

所述屏蔽电路包括下电确认模块和屏蔽模块，所述下电确认模块用于确认所述第一电源域是否下电，所述屏蔽模块用于在所述第一电源域发生下电时，将所述访问路径上的信号屏蔽。

2.如权利要求1所述的芯片，其特征在于，当所述第一电源域即将下电时，所述第一电源域中的某个器件向所述下电确认模块发送下电通知，以告知所述第一电源域即将下电。

3.如权利要求2所述的芯片，其特征在于，所述下电确认模块包括电压比较器，用于在所述下电确认模块收到所述下电通知时，检测所述第一电源域的电压，当所述第一电源域的电压低于预设阈值时，所述电压比较器通知所述屏蔽模块，以对所述访问路径上的信号进行屏蔽。

4.如权利要求3所述的芯片，其特征在于，所述下电确认模块还包括使能电路，所述使能电路包括第一输入端和第二输入端，所述第一输入端用于接收所述下电通知，所述使能电路的输出端接所述电压比较器的使能端，所述使能电路的第二输入端和所述屏蔽模块的使能端接所述电压比较器的所述输出端，所述使能电路用于在所述第一输入端和第二输入端中的任意一个接收到预定电平信号时，使能所述电压比较器。

5.如权利要求4所述的芯片，其特征在于，当所述第一电源域即将下电时，所述第一电源域中的某个器件持续向所述使能电路发送所述下电通知，直到所述第一电源域完成下电。

6.如权利要求3所述的芯片，其特征在于，所述电压比较器包括串接的PMOS管和NMOS管，所述PMOS管和NMOS管的栅极用于接收所述第一电源域的电压，所述PMOS管的源极接参考电压，所述NMOS管的源极接地，所述PMOS管的和所述NMOS管的漏极接在一起，作为所述电压比较器的输出端。

7.如权利要求1所述的芯片，其特征在于，所述存储器为高速缓冲存储器。

8.如权利要求1所述的芯片，其特征在于，所述芯片拥有至少两个电源域，其中所述处理器处于第一电源域，所述存储器和存储控制器处于第二电源域，所述芯片包括功耗管理模块，用于当所述芯片进入低功耗模式时，将所述第一电源域下电。