JPH1196800A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1196800A JPH1196800A JP27498297A JP27498297A JPH1196800A JP H1196800 A JPH1196800 A JP H1196800A JP 27498297 A JP27498297 A JP 27498297A JP 27498297 A JP27498297 A JP 27498297A JP H1196800 A JPH1196800 A JP H1196800A
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 内部電圧発生回路VGを備えかつ各内部電圧
のトリミング機能を有するフラッシュメモリ等の試験動
作を効率化し、その低コスト化を図る。 【解決手段】 内部電圧発生回路VGを備えかつ各内部
電圧のトリミング機能を有するフラッシュメモリ等に、
例えばフラッシュメモリ又はEPROM等の不揮発性メ
モリからなり外部の試験装置から供給される疑似トリミ
ングデータを取り込み、保持するトリミングデータメモ
リTROMを設ける。この結果、従来の試験装置によ
り、独立したトリミングデータを各フラッシュメモリ等
のトリミングデータメモリTROMに個別に書き込み、
これを電源切断後も保持させて、フラッシュメモリ等の
機能を確認し最終的なトリミングデータを得るための試
験動作を、複数個同時にかつ独立したトリミングデータ
をもって実施する。
のトリミング機能を有するフラッシュメモリ等の試験動
作を効率化し、その低コスト化を図る。 【解決手段】 内部電圧発生回路VGを備えかつ各内部
電圧のトリミング機能を有するフラッシュメモリ等に、
例えばフラッシュメモリ又はEPROM等の不揮発性メ
モリからなり外部の試験装置から供給される疑似トリミ
ングデータを取り込み、保持するトリミングデータメモ
リTROMを設ける。この結果、従来の試験装置によ
り、独立したトリミングデータを各フラッシュメモリ等
のトリミングデータメモリTROMに個別に書き込み、
これを電源切断後も保持させて、フラッシュメモリ等の
機能を確認し最終的なトリミングデータを得るための試
験動作を、複数個同時にかつ独立したトリミングデータ
をもって実施する。
Description
【0001】
【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、内部電圧発生回路を備えかつ内部電
圧のトリミング機能を有するフラッシュメモリならびに
その試験動作の効率化及び低コスト化に利用して特に有
効な技術に関するものである。
置に関し、例えば、内部電圧発生回路を備えかつ内部電
圧のトリミング機能を有するフラッシュメモリならびに
その試験動作の効率化及び低コスト化に利用して特に有
効な技術に関するものである。
【0002】
【従来の技術】2層ゲート構造型メモリセルが格子状に
配置されてなるメモリアレイを基本構成要素とするフラ
ッシュメモリがある。フラッシュメモリは、記憶データ
の書き込み又は消去に際して各種内部電圧を必要とし、
外部から与えられる動作電源電圧をもとにこれらの内部
電圧を生成する内部電圧発生回路を搭載する。
配置されてなるメモリアレイを基本構成要素とするフラ
ッシュメモリがある。フラッシュメモリは、記憶データ
の書き込み又は消去に際して各種内部電圧を必要とし、
外部から与えられる動作電源電圧をもとにこれらの内部
電圧を生成する内部電圧発生回路を搭載する。
【0003】一方、フラッシュメモリ等の内部電圧発生
回路により生成される各種内部電圧の電位は、比較的大
きなチップ間バラツキを呈する。このため、内部電圧発
生回路は、例えばヒューズが所定の組み合わせで切断さ
れることで内部電圧の電位を選択的に切り換えうるいわ
ゆるトリミング機能を持つことが多い。
回路により生成される各種内部電圧の電位は、比較的大
きなチップ間バラツキを呈する。このため、内部電圧発
生回路は、例えばヒューズが所定の組み合わせで切断さ
れることで内部電圧の電位を選択的に切り換えうるいわ
ゆるトリミング機能を持つことが多い。
【0004】
【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、トリミング機能を持つ内部電圧発生回
路を含むフラッシュメモリを開発し、その過程で次の問
題点に気付いた。すなわち、このフラッシュメモリは、
例えば5種の内部電圧VP1〜VP3ならびにVN1〜
VN2を生成する内部電圧発生回路VGを備え、この内
部電圧発生回路VGは、図7に例示されるように、3ビ
ットのトリミングデータを保持するトリミングデータレ
ジスタREG1〜REG5と、これらのトリミングデー
タレジスタにより保持されるトリミングデータをデコー
ドして電位制御のためのトリミング制御信号を生成する
トリミングデータデコーダDEC1〜DEC5と、これ
らのトリミングデータデコーダから出力されるトリミン
グ制御信号に従って各内部電圧の電位を制御する電圧制
御回路VLC1〜VLC5とを備える。
発明に先立って、トリミング機能を持つ内部電圧発生回
路を含むフラッシュメモリを開発し、その過程で次の問
題点に気付いた。すなわち、このフラッシュメモリは、
例えば5種の内部電圧VP1〜VP3ならびにVN1〜
VN2を生成する内部電圧発生回路VGを備え、この内
部電圧発生回路VGは、図7に例示されるように、3ビ
ットのトリミングデータを保持するトリミングデータレ
ジスタREG1〜REG5と、これらのトリミングデー
タレジスタにより保持されるトリミングデータをデコー
ドして電位制御のためのトリミング制御信号を生成する
トリミングデータデコーダDEC1〜DEC5と、これ
らのトリミングデータデコーダから出力されるトリミン
グ制御信号に従って各内部電圧の電位を制御する電圧制
御回路VLC1〜VLC5とを備える。
【0005】トリミングデータレジスタREG1〜RE
G5には、フラッシュメモリの所定の試験動作が行われ
るとき、外部の試験装置からボンディングパッドPT0
〜PT2を介して3ビットの疑似トリミングデータが供
給される。これらの疑似トリミングデータは、試験装置
による各内部電圧の電位測定結果を受けて生成され、ト
リミングデータレジスタREG1〜REG5に書き込ま
れる。これにより、ヒューズ回路FUSEのヒューズを
切断することなく、内部電圧VP1〜VP3ならびにV
N1〜VN2の電位を期待値近くに設定し、フラッシュ
メモリの動作確認試験を行うことができるとともに、疑
似トリミングデータによる電位制御動作を繰り返すこと
で、各内部電圧の電位をより期待値に近い電位に設定す
るための最終的なトリミングデータを得ることができ
る。試験動作終了後、ヒューズ回路FUSEでは、対応
するヒューズがトリミングデータに対応する組み合わせ
で選択的に切断され、内部電圧発生回路VGから出力さ
れる内部電圧VP1〜VP3ならびにVN1〜VN2の
電位が確定される。
G5には、フラッシュメモリの所定の試験動作が行われ
るとき、外部の試験装置からボンディングパッドPT0
〜PT2を介して3ビットの疑似トリミングデータが供
給される。これらの疑似トリミングデータは、試験装置
による各内部電圧の電位測定結果を受けて生成され、ト
リミングデータレジスタREG1〜REG5に書き込ま
れる。これにより、ヒューズ回路FUSEのヒューズを
切断することなく、内部電圧VP1〜VP3ならびにV
N1〜VN2の電位を期待値近くに設定し、フラッシュ
メモリの動作確認試験を行うことができるとともに、疑
似トリミングデータによる電位制御動作を繰り返すこと
で、各内部電圧の電位をより期待値に近い電位に設定す
るための最終的なトリミングデータを得ることができ
る。試験動作終了後、ヒューズ回路FUSEでは、対応
するヒューズがトリミングデータに対応する組み合わせ
で選択的に切断され、内部電圧発生回路VGから出力さ
れる内部電圧VP1〜VP3ならびにVN1〜VN2の
電位が確定される。
【0006】周知のように、大量生産が行われるフラッ
シュメモリ等の試験動作は、例えば試験治具の形態に応
じて所定数個ずつまとめて行われることが多く、これに
よってその試験動作の効率化・低コスト化が図られる。
ところが、上記試験装置は、複数のフラッシュメモリ等
のトリミングデータレジスタREG1〜REG5に対し
て同時に独立したトリミングデータを書き込む機能を持
たない。また、試験動作に先立って個別にトリミングデ
ータを書き込んだとしても、トリミングデータレジスタ
REG1〜REG5がフリップフロップからなるいわゆ
る揮発性メモリであるため、試験装置又はフラッシュメ
モリの動作電源が切断された場合にはこれを保持するこ
とができない。この結果、個別に動作試験を実施する
か、あえて所定数個まとめて実施する場合には同一のト
リミングデータで試験動作を行わざるを得ない。この結
果、フラッシュメモリ等の試験動作の効率が低下し、フ
ラッシュメモリ等の低コスト化が阻害されるものであ
る。
シュメモリ等の試験動作は、例えば試験治具の形態に応
じて所定数個ずつまとめて行われることが多く、これに
よってその試験動作の効率化・低コスト化が図られる。
ところが、上記試験装置は、複数のフラッシュメモリ等
のトリミングデータレジスタREG1〜REG5に対し
て同時に独立したトリミングデータを書き込む機能を持
たない。また、試験動作に先立って個別にトリミングデ
ータを書き込んだとしても、トリミングデータレジスタ
REG1〜REG5がフリップフロップからなるいわゆ
る揮発性メモリであるため、試験装置又はフラッシュメ
モリの動作電源が切断された場合にはこれを保持するこ
とができない。この結果、個別に動作試験を実施する
か、あえて所定数個まとめて実施する場合には同一のト
リミングデータで試験動作を行わざるを得ない。この結
果、フラッシュメモリ等の試験動作の効率が低下し、フ
ラッシュメモリ等の低コスト化が阻害されるものであ
る。
【0007】この発明の目的は、内部電圧発生回路を備
えかつ各内部電圧のトリミング機能を有するフラッシュ
メモリ等の試験動作を効率化し、フラッシュメモリ等の
低コスト化を図ることにある。
えかつ各内部電圧のトリミング機能を有するフラッシュ
メモリ等の試験動作を効率化し、フラッシュメモリ等の
低コスト化を図ることにある。
【0008】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、内部電圧発生回路を備えかつ
各内部電圧のトリミング機能を有するフラッシュメモリ
等に、例えばフラッシュメモリ又はEPROM等の不揮
発性メモリからなり試験装置から供給される疑似トリミ
ングデータを取り込み、保持するトリミングデータメモ
リを設ける。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、内部電圧発生回路を備えかつ
各内部電圧のトリミング機能を有するフラッシュメモリ
等に、例えばフラッシュメモリ又はEPROM等の不揮
発性メモリからなり試験装置から供給される疑似トリミ
ングデータを取り込み、保持するトリミングデータメモ
リを設ける。
【0010】上記手段によれば、従来の試験装置によ
り、独立したトリミングデータを各フラッシュメモリ等
のトリミングデータメモリに個別に書き込み、これを電
源切断後も保持させることができるため、フラッシュメ
モリ等の機能を確認し最終的なトリミングデータを得る
ための試験動作を、複数のフラッシュメモリ等に対し同
時にかつ独立したトリミングデータをもって実施するこ
とができる。この結果、内部電圧発生回路を備えかつ各
内部電圧のトリミング機能を有するフラッシュメモリ等
の試験動作を効率化し、その低コスト化を図ることがで
きる。
り、独立したトリミングデータを各フラッシュメモリ等
のトリミングデータメモリに個別に書き込み、これを電
源切断後も保持させることができるため、フラッシュメ
モリ等の機能を確認し最終的なトリミングデータを得る
ための試験動作を、複数のフラッシュメモリ等に対し同
時にかつ独立したトリミングデータをもって実施するこ
とができる。この結果、内部電圧発生回路を備えかつ各
内部電圧のトリミング機能を有するフラッシュメモリ等
の試験動作を効率化し、その低コスト化を図ることがで
きる。
【0011】
【発明の実施の形態】図1には、この発明が適用された
フラッシュメモリの一実施例のブロック図が示されてい
る。同図をもとに、まず本実施例のフラッシュメモリの
構成及び動作の概要を説明する。なお、図1の各ブロッ
クを構成する回路素子は、公知のMOSFET(金属酸
化物半導体型電界効果トランジスタ。この明細書では、
MOSFETをして絶縁ゲート型電界効果トランジスタ
の総称とする)集積回路の製造技術により、単結晶シリ
コンのような1個の半導体基板上に形成される。
フラッシュメモリの一実施例のブロック図が示されてい
る。同図をもとに、まず本実施例のフラッシュメモリの
構成及び動作の概要を説明する。なお、図1の各ブロッ
クを構成する回路素子は、公知のMOSFET(金属酸
化物半導体型電界効果トランジスタ。この明細書では、
MOSFETをして絶縁ゲート型電界効果トランジスタ
の総称とする)集積回路の製造技術により、単結晶シリ
コンのような1個の半導体基板上に形成される。
【0012】図1において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイMARYをその基本構成要素とする。メモリアレ
イMARYは、特に制限されないが、いわゆるアンド
(AND)型アレイとされ、図の水平方向に平行して配
置される所定数のワード線と、図の垂直方向に平行して
配置される所定数のビット線とを含む。これらのワード
線及びビット線の交点には、フローティングゲート及び
コントロールゲートを備える多数の2層ゲート構造型メ
モリセルが格子状に配置される。
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイMARYをその基本構成要素とする。メモリアレ
イMARYは、特に制限されないが、いわゆるアンド
(AND)型アレイとされ、図の水平方向に平行して配
置される所定数のワード線と、図の垂直方向に平行して
配置される所定数のビット線とを含む。これらのワード
線及びビット線の交点には、フローティングゲート及び
コントロールゲートを備える多数の2層ゲート構造型メ
モリセルが格子状に配置される。
【0013】メモリアレイMARYを構成するワード線
は、その左方においてXアドレスデコーダXDに結合さ
れ、ビット線は、その下方においてセンスアンプレジス
タSARGに結合される。XアドレスデコーダXDに
は、XアドレスバッファXBから所定ビットの内部Xア
ドレス信号が供給されるとともに、メモリ制御回路MC
から書き込みパルスWPが供給される。また、Xアドレ
スバッファXBには、外部のアクセス装置からデータ入
出力端子IO0〜IO7及びマルチプレクサMXを介し
て所定ビットのXアドレス信号が時分割的に供給され、
メモリ制御回路MCから内部制御信号XL1及びXL2
が供給される。
は、その左方においてXアドレスデコーダXDに結合さ
れ、ビット線は、その下方においてセンスアンプレジス
タSARGに結合される。XアドレスデコーダXDに
は、XアドレスバッファXBから所定ビットの内部Xア
ドレス信号が供給されるとともに、メモリ制御回路MC
から書き込みパルスWPが供給される。また、Xアドレ
スバッファXBには、外部のアクセス装置からデータ入
出力端子IO0〜IO7及びマルチプレクサMXを介し
て所定ビットのXアドレス信号が時分割的に供給され、
メモリ制御回路MCから内部制御信号XL1及びXL2
が供給される。
【0014】XアドレスバッファXBは、外部のアクセ
ス装置からデータ入出力端子IO0〜IO7及びマルチ
プレクサMXを介して供給される上位所定ビットのXア
ドレス信号を内部制御信号XL1に従って取り込み、ま
た下位所定ビットのXアドレス信号を内部制御信号XL
2に従って取り込んで保持するとともに、これらのXア
ドレス信号をもとにそれぞれ非反転及び反転信号からな
る内部Xアドレス信号を形成して、Xアドレスデコーダ
XDに供給する。
ス装置からデータ入出力端子IO0〜IO7及びマルチ
プレクサMXを介して供給される上位所定ビットのXア
ドレス信号を内部制御信号XL1に従って取り込み、ま
た下位所定ビットのXアドレス信号を内部制御信号XL
2に従って取り込んで保持するとともに、これらのXア
ドレス信号をもとにそれぞれ非反転及び反転信号からな
る内部Xアドレス信号を形成して、Xアドレスデコーダ
XDに供給する。
【0015】XアドレスデコーダXDは、Xアドレスバ
ッファXBから供給される内部Xアドレス信号をデコー
ドして、メモリアレイMARYの対応するワード線を所
定の選択又は非選択レベルとする。なお、ワード線の選
択及び非選択レベルは、フラッシュメモリの動作モード
に応じて変化し、ワード線が選択レベルとされる期間
は、書き込みパルスWPのパルス幅に応じたものとされ
る。
ッファXBから供給される内部Xアドレス信号をデコー
ドして、メモリアレイMARYの対応するワード線を所
定の選択又は非選択レベルとする。なお、ワード線の選
択及び非選択レベルは、フラッシュメモリの動作モード
に応じて変化し、ワード線が選択レベルとされる期間
は、書き込みパルスWPのパルス幅に応じたものとされ
る。
【0016】次に、センスアンプレジスタSARGは、
メモリアレイMARYの各ビット線に対応して設けられ
る所定数のセンスアンプ及びデータレジスタを含む。こ
のうち、各センスアンプの一方の入出力ノードは、メモ
リアレイMARYの対応するビット線にそれぞれ結合さ
れ、その他方の入出力ノードは、対応するデータレジス
タの一方の入出力ノードにそれぞれ結合される。各デー
タレジスタの他方の入出力ノードは、Yゲート回路YG
からテスト回路TCを介して8ビットずつ選択的にデー
タ入出力回路IOに接続される。Yゲート回路YGに
は、YアドレスデコーダYDから所定ビットのビット線
選択信号が供給され、YアドレスデコーダYDには、Y
アドレスカウンタYCから所定ビットの内部Yアドレス
信号が供給される。また、YアドレスカウンタYCに
は、メモリ制御回路MCから内部クロック信号YCCが
供給される。データ入出力回路IOの他方の入出力端子
はマルチプレクサMXの一方の入出力端子に結合され、
マルチプレクサMXの他方の入出力端子は、データ入出
力端子IO0〜IO7に結合される。
メモリアレイMARYの各ビット線に対応して設けられ
る所定数のセンスアンプ及びデータレジスタを含む。こ
のうち、各センスアンプの一方の入出力ノードは、メモ
リアレイMARYの対応するビット線にそれぞれ結合さ
れ、その他方の入出力ノードは、対応するデータレジス
タの一方の入出力ノードにそれぞれ結合される。各デー
タレジスタの他方の入出力ノードは、Yゲート回路YG
からテスト回路TCを介して8ビットずつ選択的にデー
タ入出力回路IOに接続される。Yゲート回路YGに
は、YアドレスデコーダYDから所定ビットのビット線
選択信号が供給され、YアドレスデコーダYDには、Y
アドレスカウンタYCから所定ビットの内部Yアドレス
信号が供給される。また、YアドレスカウンタYCに
は、メモリ制御回路MCから内部クロック信号YCCが
供給される。データ入出力回路IOの他方の入出力端子
はマルチプレクサMXの一方の入出力端子に結合され、
マルチプレクサMXの他方の入出力端子は、データ入出
力端子IO0〜IO7に結合される。
【0017】YアドレスカウンタYCは、フラッシュメ
モリが選択状態とされるとき、内部クロック信号YCC
に従って歩進動作を行い、所定ビットの内部Yアドレス
信号を順次形成して、YアドレスデコーダYDに供給す
る。YアドレスデコーダYDは、YアドレスカウンタY
Cから供給される内部Yアドレス信号をデコーダし、ビ
ット線選択信号の対応するビットを順次択一的にハイレ
ベルとする。Yゲート回路YGは、ビット線選択信号の
択一的なハイレベルを受けてセンスアンプレジスタSA
RGの対応する8個のデータレジスタとテスト回路TC
つまりはデータ入出力回路IOとの間を順次選択的に接
続状態とする。
モリが選択状態とされるとき、内部クロック信号YCC
に従って歩進動作を行い、所定ビットの内部Yアドレス
信号を順次形成して、YアドレスデコーダYDに供給す
る。YアドレスデコーダYDは、YアドレスカウンタY
Cから供給される内部Yアドレス信号をデコーダし、ビ
ット線選択信号の対応するビットを順次択一的にハイレ
ベルとする。Yゲート回路YGは、ビット線選択信号の
択一的なハイレベルを受けてセンスアンプレジスタSA
RGの対応する8個のデータレジスタとテスト回路TC
つまりはデータ入出力回路IOとの間を順次選択的に接
続状態とする。
【0018】これにより、メモリアレイMARYの選択
ワード線に結合される所定数のメモリセルから出力され
る読み出しデータは、センスアンプレジスタSARGの
対応するセンスアンプによって一斉に増幅され、対応す
るデータレジスタにパラレルに取り込まれた後、順次1
バイト分ずつデータ入出力回路IOに伝達され、さらに
マルチプレクサMXからデータ入出力端子IO0〜IO
7を介して外部のアクセス装置に出力される。また、外
部のアクセス装置からデータ入出力端子IO0〜IO7
ならびにマルチプレクサMXを介して1バイト分ずつシ
リアル入力される書き込みデータは、データ入出力回路
IOを介してセンスアンプレジスタSARGの対応する
データレジスタに順次取り込まれた後、選択ワード線に
結合される所定数のメモリセルに一斉に書き込まれる。
なお、テスト回路TCは、外部の試験装置による試験動
作時、必要な所定の機能試験を行う。
ワード線に結合される所定数のメモリセルから出力され
る読み出しデータは、センスアンプレジスタSARGの
対応するセンスアンプによって一斉に増幅され、対応す
るデータレジスタにパラレルに取り込まれた後、順次1
バイト分ずつデータ入出力回路IOに伝達され、さらに
マルチプレクサMXからデータ入出力端子IO0〜IO
7を介して外部のアクセス装置に出力される。また、外
部のアクセス装置からデータ入出力端子IO0〜IO7
ならびにマルチプレクサMXを介して1バイト分ずつシ
リアル入力される書き込みデータは、データ入出力回路
IOを介してセンスアンプレジスタSARGの対応する
データレジスタに順次取り込まれた後、選択ワード線に
結合される所定数のメモリセルに一斉に書き込まれる。
なお、テスト回路TCは、外部の試験装置による試験動
作時、必要な所定の機能試験を行う。
【0019】フラッシュメモリは、さらに各部の動作を
制御するメモリ制御回路MCと、コマンドレジスタC
R,トリミングデータメモリTROMならびに内部電圧
発生回路VGを備える。このうち、メモリ制御回路MC
には、外部のアクセス装置から外部端子SC,CEB,
WEB,OEB,RESB,CDEBならびにR/BB
を介してシリアルクロック信号SC,チップイネーブル
信号CEB(ここで、それが有効とされるとき選択的に
ロウレベルとされるいわゆる反転信号等については、そ
の名称の末尾にBを付して表す。以下同様),ライトイ
ネーブル信号WEB,出力イネーブル信号OEB,リセ
ット信号RESB,コマンドイネーブル信号CDEBな
らびにレディー/ビジー信号R/BBがそれぞれ供給さ
れ、コマンドレジスタCRからその保持内容たるコマン
ドデータが供給される。
制御するメモリ制御回路MCと、コマンドレジスタC
R,トリミングデータメモリTROMならびに内部電圧
発生回路VGを備える。このうち、メモリ制御回路MC
には、外部のアクセス装置から外部端子SC,CEB,
WEB,OEB,RESB,CDEBならびにR/BB
を介してシリアルクロック信号SC,チップイネーブル
信号CEB(ここで、それが有効とされるとき選択的に
ロウレベルとされるいわゆる反転信号等については、そ
の名称の末尾にBを付して表す。以下同様),ライトイ
ネーブル信号WEB,出力イネーブル信号OEB,リセ
ット信号RESB,コマンドイネーブル信号CDEBな
らびにレディー/ビジー信号R/BBがそれぞれ供給さ
れ、コマンドレジスタCRからその保持内容たるコマン
ドデータが供給される。
【0020】一方、コマンドレジスタCRには、マルチ
プレクサMXから8ビットのコマンドデータが供給され
るとともに、メモリ制御回路MCから内部制御信号CL
が供給される。また、トリミングデータメモリTROM
には、マルチプレクサMXを介して3ビットの疑似トリ
ミングデータが供給されるとともに、メモリ制御回路M
Cから内部制御信号WMが供給される。さらに、内部電
圧発生回路VGには、外部端子VCCを介してフラッシ
ュメモリの動作電源となる電源電圧VCCが供給される
とともに、トリミングデータメモリTROMから合計1
5ビットの疑似トリミングデータMT10〜MT12,
MT20〜MT22,MT30〜MT32,MT40〜
MT42ならびにMT50〜MT52が供給され、メモ
リ制御回路MCから内部制御信号RLF及びRLMが供
給される。
プレクサMXから8ビットのコマンドデータが供給され
るとともに、メモリ制御回路MCから内部制御信号CL
が供給される。また、トリミングデータメモリTROM
には、マルチプレクサMXを介して3ビットの疑似トリ
ミングデータが供給されるとともに、メモリ制御回路M
Cから内部制御信号WMが供給される。さらに、内部電
圧発生回路VGには、外部端子VCCを介してフラッシ
ュメモリの動作電源となる電源電圧VCCが供給される
とともに、トリミングデータメモリTROMから合計1
5ビットの疑似トリミングデータMT10〜MT12,
MT20〜MT22,MT30〜MT32,MT40〜
MT42ならびにMT50〜MT52が供給され、メモ
リ制御回路MCから内部制御信号RLF及びRLMが供
給される。
【0021】コマンドレジスタCRは、外部のアクセス
装置からデータ入出力端子IO0〜IO7ならびにマル
チプレクサMXを介して入力される8ビットのコマンド
データを内部制御信号CLに従って取り込み、保持する
とともに、メモリ制御回路MCに伝達する。また、メモ
リ制御回路MCは、いわゆるマイクロプログラム方式の
ステイトマシンからなり、外部のアクセス装置から起動
制御信号として供給されるシリアルクロック信号SC,
チップイネーブル信号CEB,ライトイネーブル信号W
EB,出力イネーブル信号OEB,リセット信号RES
B,コマンドイネーブル信号CDEBならびにレディー
/ビジー信号R/BBと、コマンドレジスタCRから供
給されるコマンドデータとをもとに上記各種の内部制御
信号を選択的に形成し、フラッシュメモリの各部に供給
する。
装置からデータ入出力端子IO0〜IO7ならびにマル
チプレクサMXを介して入力される8ビットのコマンド
データを内部制御信号CLに従って取り込み、保持する
とともに、メモリ制御回路MCに伝達する。また、メモ
リ制御回路MCは、いわゆるマイクロプログラム方式の
ステイトマシンからなり、外部のアクセス装置から起動
制御信号として供給されるシリアルクロック信号SC,
チップイネーブル信号CEB,ライトイネーブル信号W
EB,出力イネーブル信号OEB,リセット信号RES
B,コマンドイネーブル信号CDEBならびにレディー
/ビジー信号R/BBと、コマンドレジスタCRから供
給されるコマンドデータとをもとに上記各種の内部制御
信号を選択的に形成し、フラッシュメモリの各部に供給
する。
【0022】次に、トリミングデータメモリTROM
は、フラッシュメモリ又はEPROM(イレイザブル・
プログラマブル・リード・オンリ・メモリ)等の不揮発
性メモリからなり、後述する内部電圧発生回路VGの5
個の単位回路に対応して設けられた五つのアドレスを備
える。トリミングデータメモリTROMは、フラッシュ
メモリが所定の試験モードとされるとき、外部の試験装
置からデータ入出力端子IO0〜IO7ならびにマルチ
プレクサMXを介して3ビットずつ供給される疑似トリ
ミングデータを順次取り込み、各アドレスに書き込む。
言うまでもなく、フラッシュメモリの各アドレスに書き
込まれた疑似トリミングデータは、フラッシュメモリの
動作電源が切断された状態でも保持される。また、上記
試験装置による試験動作が行われる間、トリミングデー
タメモリTROMから合計15ビットがパラレルに読み
出され、疑似トリミングデータMT10〜MT12ない
しMT50〜MT52として内部電圧発生回路VGに供
給される。
は、フラッシュメモリ又はEPROM(イレイザブル・
プログラマブル・リード・オンリ・メモリ)等の不揮発
性メモリからなり、後述する内部電圧発生回路VGの5
個の単位回路に対応して設けられた五つのアドレスを備
える。トリミングデータメモリTROMは、フラッシュ
メモリが所定の試験モードとされるとき、外部の試験装
置からデータ入出力端子IO0〜IO7ならびにマルチ
プレクサMXを介して3ビットずつ供給される疑似トリ
ミングデータを順次取り込み、各アドレスに書き込む。
言うまでもなく、フラッシュメモリの各アドレスに書き
込まれた疑似トリミングデータは、フラッシュメモリの
動作電源が切断された状態でも保持される。また、上記
試験装置による試験動作が行われる間、トリミングデー
タメモリTROMから合計15ビットがパラレルに読み
出され、疑似トリミングデータMT10〜MT12ない
しMT50〜MT52として内部電圧発生回路VGに供
給される。
【0023】内部電圧発生回路VGは、後述するよう
に、1個のヒューズ回路FUSEと、内部電圧VP1〜
VP3ならびにVN1〜VN2に対応して設けられる5
個の単位回路を備え、これらの単位回路のそれぞれは、
それぞれ1個のトリミングデータレジスタREG1〜R
EG5,トリミングデータデコーダDEC1〜DEC5
ならびに電圧制御回路VLC1〜VLC5を含む。内部
電圧発生回路VGの各単位回路は、外部端子VCCを介
して動作電源として供給される電源電圧VCCをもと
に、所定の正電位とされる内部電圧VP1〜VP3ある
いは所定の負電位とされる内部電圧VN1〜VN2をそ
れぞれ形成して、これらの内部電圧を必要とするフラッ
シュメモリの各部に供給する。内部電圧発生回路VGの
具体的構成及び動作ならびにその特徴については、後で
詳細に説明する。
に、1個のヒューズ回路FUSEと、内部電圧VP1〜
VP3ならびにVN1〜VN2に対応して設けられる5
個の単位回路を備え、これらの単位回路のそれぞれは、
それぞれ1個のトリミングデータレジスタREG1〜R
EG5,トリミングデータデコーダDEC1〜DEC5
ならびに電圧制御回路VLC1〜VLC5を含む。内部
電圧発生回路VGの各単位回路は、外部端子VCCを介
して動作電源として供給される電源電圧VCCをもと
に、所定の正電位とされる内部電圧VP1〜VP3ある
いは所定の負電位とされる内部電圧VN1〜VN2をそ
れぞれ形成して、これらの内部電圧を必要とするフラッ
シュメモリの各部に供給する。内部電圧発生回路VGの
具体的構成及び動作ならびにその特徴については、後で
詳細に説明する。
【0024】図2には、図1のフラッシュメモリに含ま
れる内部電圧発生回路VGの一実施例のブロック図が示
されている。内部電圧発生回路VGの単位内部電圧発生
回路UVG1〜UVG5の具体的構成及び動作の説明に
先立って、同図により内部電圧発生回路VGの構成及び
動作の概要について説明する。
れる内部電圧発生回路VGの一実施例のブロック図が示
されている。内部電圧発生回路VGの単位内部電圧発生
回路UVG1〜UVG5の具体的構成及び動作の説明に
先立って、同図により内部電圧発生回路VGの構成及び
動作の概要について説明する。
【0025】図2において、内部電圧発生回路VGは、
1個のヒューズ回路FUSEと、内部電圧VP1,VP
2,VP3,VN1あるいはVN2に対応して設けられ
る5個の単位内部電圧発生回路UVG1〜UVG5とを
備える。また、これらの単位内部電圧発生回路は、それ
ぞれ1個のトリミングデータレジスタREG1,REG
2,REG3,REG4あるいはREG5と、トリミン
グデータデコーダDEC1,DEC2,DEC3,DE
C4あるいはDEC5と、電圧制御回路VLC1,VL
C2,VLC3,VLC4あるいはVLC5とを備え
る。
1個のヒューズ回路FUSEと、内部電圧VP1,VP
2,VP3,VN1あるいはVN2に対応して設けられ
る5個の単位内部電圧発生回路UVG1〜UVG5とを
備える。また、これらの単位内部電圧発生回路は、それ
ぞれ1個のトリミングデータレジスタREG1,REG
2,REG3,REG4あるいはREG5と、トリミン
グデータデコーダDEC1,DEC2,DEC3,DE
C4あるいはDEC5と、電圧制御回路VLC1,VL
C2,VLC3,VLC4あるいはVLC5とを備え
る。
【0026】内部電圧発生回路VGの単位内部電圧発生
回路UVG1〜UVG5を構成するトリミングデータレ
ジスタREG1〜REG5の一方の入力端子には、ヒュ
ーズ回路FUSEから対応する3ビットのトリミングデ
ータFT10〜FT12,FT20〜FT22,FT3
0〜FT32,FT40〜FT42あるいはFT50〜
FT52がそれぞれ供給され、その他方の入力端子に
は、前記トリミングデータメモリTROMから対応する
3ビットの疑似トリミングデータMT10〜MT12,
MT20〜MT22,MT30〜MT32,MT40〜
MT42あるいはMT50〜MT52がそれぞれ供給さ
れる。各単位内部電圧発生回路のトリミングデータレジ
スタREG1〜REG5には、さらに前記メモリ制御回
路MCから内部制御信号RLF及びRLMが共通に供給
される。なお、内部制御信号RLMは、フラッシュメモ
リが外部の試験装置による試験動作を受けるとき所定の
タイミングで選択的にハイレベルとされ、内部制御信号
RLFは、フラッシュメモリが通常の動作状態とされる
とき定常的にハイレベルとされる。
回路UVG1〜UVG5を構成するトリミングデータレ
ジスタREG1〜REG5の一方の入力端子には、ヒュ
ーズ回路FUSEから対応する3ビットのトリミングデ
ータFT10〜FT12,FT20〜FT22,FT3
0〜FT32,FT40〜FT42あるいはFT50〜
FT52がそれぞれ供給され、その他方の入力端子に
は、前記トリミングデータメモリTROMから対応する
3ビットの疑似トリミングデータMT10〜MT12,
MT20〜MT22,MT30〜MT32,MT40〜
MT42あるいはMT50〜MT52がそれぞれ供給さ
れる。各単位内部電圧発生回路のトリミングデータレジ
スタREG1〜REG5には、さらに前記メモリ制御回
路MCから内部制御信号RLF及びRLMが共通に供給
される。なお、内部制御信号RLMは、フラッシュメモ
リが外部の試験装置による試験動作を受けるとき所定の
タイミングで選択的にハイレベルとされ、内部制御信号
RLFは、フラッシュメモリが通常の動作状態とされる
とき定常的にハイレベルとされる。
【0027】トリミングデータレジスタREG1〜RE
G5の3ビットの相補出力信号は、対応するトリミング
データデコーダDEC1〜DEC5にそれぞれ供給さ
れ、これらのトリミングデータデコーダの8ビットの出
力信号は、対応する電圧制御回路VLC1〜VLC5に
それぞれ供給される。電圧制御回路VLC1〜VLC5
の出力電圧は、前記内部電圧VP1〜VP3あるいはV
N1〜VN2として、これらの内部電圧を必要とするフ
ラッシュメモリの各部に供給される。
G5の3ビットの相補出力信号は、対応するトリミング
データデコーダDEC1〜DEC5にそれぞれ供給さ
れ、これらのトリミングデータデコーダの8ビットの出
力信号は、対応する電圧制御回路VLC1〜VLC5に
それぞれ供給される。電圧制御回路VLC1〜VLC5
の出力電圧は、前記内部電圧VP1〜VP3あるいはV
N1〜VN2として、これらの内部電圧を必要とするフ
ラッシュメモリの各部に供給される。
【0028】ここで、内部電圧発生回路VGの単位内部
電圧発生回路UVG1〜UVG5を構成するトリミング
データレジスタREG1〜REG5は、フラッシュメモ
リが外部の試験装置による試験動作を受けるとき、トリ
ミングデータメモリTROMから供給される疑似トリミ
ングデータMT10〜MT12ないしMT50〜MT5
2を内部制御信号RLMに従ってそれぞれ取り込み、保
持する。また、フラッシュメモリが通常の動作状態とさ
れるときには、内部制御信号RLFの定常的なハイレベ
ルを受けて、ヒューズ回路FUSEから供給されるトリ
ミングデータFT10〜FT12ないしFT50〜FT
52をそれぞれ取り込み、保持する。そして、これらの
疑似トリミングデータあるいはトリミングデータをもと
に、それぞれ非反転及び反転信号からなる相補内部トリ
ミングデータを形成して、対応するトリミングデータデ
コーダDEC1〜DEC5に伝達する。
電圧発生回路UVG1〜UVG5を構成するトリミング
データレジスタREG1〜REG5は、フラッシュメモ
リが外部の試験装置による試験動作を受けるとき、トリ
ミングデータメモリTROMから供給される疑似トリミ
ングデータMT10〜MT12ないしMT50〜MT5
2を内部制御信号RLMに従ってそれぞれ取り込み、保
持する。また、フラッシュメモリが通常の動作状態とさ
れるときには、内部制御信号RLFの定常的なハイレベ
ルを受けて、ヒューズ回路FUSEから供給されるトリ
ミングデータFT10〜FT12ないしFT50〜FT
52をそれぞれ取り込み、保持する。そして、これらの
疑似トリミングデータあるいはトリミングデータをもと
に、それぞれ非反転及び反転信号からなる相補内部トリ
ミングデータを形成して、対応するトリミングデータデ
コーダDEC1〜DEC5に伝達する。
【0029】トリミングデータデコーダDEC1〜DE
C5は、対応するトリミングデータレジスタREG1〜
REG5から供給される相補内部トリミングデータをデ
コードして、電圧制御回路VLC1〜VLC5に対する
8ビットのトリミング制御信号の対応するビットを択一
的にハイレベルとする。電圧制御回路VLC1〜VLC
5は、後述するように、チャージポンプ回路を含む電圧
発生回路と、トリミング制御信号を受ける電位選択回路
とをそれぞれ含み、対応する所定の内部電圧VP1〜V
P3あるいはVN1〜VN2を形成する。このとき、各
内部電圧の電位は、対応するトリミングデータデコーダ
DEC1〜DEC5から供給される8ビットのトリミン
グ制御信号に従って制御され、トリミングされる。
C5は、対応するトリミングデータレジスタREG1〜
REG5から供給される相補内部トリミングデータをデ
コードして、電圧制御回路VLC1〜VLC5に対する
8ビットのトリミング制御信号の対応するビットを択一
的にハイレベルとする。電圧制御回路VLC1〜VLC
5は、後述するように、チャージポンプ回路を含む電圧
発生回路と、トリミング制御信号を受ける電位選択回路
とをそれぞれ含み、対応する所定の内部電圧VP1〜V
P3あるいはVN1〜VN2を形成する。このとき、各
内部電圧の電位は、対応するトリミングデータデコーダ
DEC1〜DEC5から供給される8ビットのトリミン
グ制御信号に従って制御され、トリミングされる。
【0030】図3には、図2の内部電圧発生回路VGを
構成する単位内部電圧発生回路UVG1の一実施例のブ
ロック図が示されている。また、図4及び図5には、図
3の単位内部電圧発生回路UVG1の一実施例の部分的
な回路図がそれぞれ示され、図6には、その一実施例の
トリミング条件図が示されている。これらの図をもと
に、この実施例のフラッシュメモリの内部電圧発生回路
VGを構成する単位内部電圧発生回路UVG1〜UVG
5の具体的構成及び動作ならびにその特徴について説明
する。なお、以下の回路図において、そのチャネル(バ
ックゲート)部に矢印が付されるMOSFETはPチャ
ンネル型であって、矢印の付されないNチャンネルMO
SFETと区別して示される。また、以下の記述では、
内部電圧VP1に対応する単位内部電圧発生回路UVG
1を例に具体的説明を進めるが、その他の単位内部電圧
発生回路UVG2〜UVG5については、これとほぼ同
様な構成とされるため、以下の説明から類推されたい。
構成する単位内部電圧発生回路UVG1の一実施例のブ
ロック図が示されている。また、図4及び図5には、図
3の単位内部電圧発生回路UVG1の一実施例の部分的
な回路図がそれぞれ示され、図6には、その一実施例の
トリミング条件図が示されている。これらの図をもと
に、この実施例のフラッシュメモリの内部電圧発生回路
VGを構成する単位内部電圧発生回路UVG1〜UVG
5の具体的構成及び動作ならびにその特徴について説明
する。なお、以下の回路図において、そのチャネル(バ
ックゲート)部に矢印が付されるMOSFETはPチャ
ンネル型であって、矢印の付されないNチャンネルMO
SFETと区別して示される。また、以下の記述では、
内部電圧VP1に対応する単位内部電圧発生回路UVG
1を例に具体的説明を進めるが、その他の単位内部電圧
発生回路UVG2〜UVG5については、これとほぼ同
様な構成とされるため、以下の説明から類推されたい。
【0031】図3において、単位内部電圧発生回路UV
G1は、前述のように、トリミングデータレジスタRE
G1,トリミングデータデコーダDEC1ならびに電圧
制御回路VLC1からなり、このうち電圧制御回路VL
C1は、基準電圧発生回路REFG及び電位選択回路V
SELを含む。トリミングデータレジスタREG1の一
方の入力端子には、ヒューズ回路FUSEから3ビット
のトリミングデータFT10〜FT12が供給され、そ
の他方の入力端子には、トリミングデータメモリTRO
Mからやはり3ビットの疑似トリミングデータMT10
〜MT12が供給される。トリミングデータレジスタR
EG1には、さらにメモリ制御回路MCから内部制御信
号RLF及びRLMが供給される。
G1は、前述のように、トリミングデータレジスタRE
G1,トリミングデータデコーダDEC1ならびに電圧
制御回路VLC1からなり、このうち電圧制御回路VL
C1は、基準電圧発生回路REFG及び電位選択回路V
SELを含む。トリミングデータレジスタREG1の一
方の入力端子には、ヒューズ回路FUSEから3ビット
のトリミングデータFT10〜FT12が供給され、そ
の他方の入力端子には、トリミングデータメモリTRO
Mからやはり3ビットの疑似トリミングデータMT10
〜MT12が供給される。トリミングデータレジスタR
EG1には、さらにメモリ制御回路MCから内部制御信
号RLF及びRLMが供給される。
【0032】一方、単位内部電圧発生回路UVG1のト
リミングデータデコーダDEC1には、トリミングデー
タレジスタREG1から3ビットの相補内部トリミング
データT10*〜T12*(ここで、例えば非反転内部
トリミングデータT10T及び反転内部トリミングデー
タT10Bを、合わせて相補内部トリミングデータT1
0*のように*を付して表す。また、それが有効レベル
とされるとき選択的にハイレベルとされるいわゆる非反
転信号等については、その名称の末尾にTを付して表
す。以下同様)が供給され、その8ビットの出力信号つ
まりトリミング制御信号TD10〜TD17は、電圧制
御回路VLC1の電位選択回路VSELに供給される。
電位選択回路VSELは、電位制御信号線VC11及び
VC12を介して基準電圧発生回路REFGに結合さ
れ、その20個の出力端子から出力される出力電圧は、
出力電圧UREF01〜UREF20として図示されな
い後段回路に供給される。なお、この実施例では、特に
制限されないが、電位選択回路VSELの第11番目の
出力電圧UREF11をもって、単位内部電圧発生回路
UVG1の出力電圧つまり内部電圧VP1とされる。
リミングデータデコーダDEC1には、トリミングデー
タレジスタREG1から3ビットの相補内部トリミング
データT10*〜T12*(ここで、例えば非反転内部
トリミングデータT10T及び反転内部トリミングデー
タT10Bを、合わせて相補内部トリミングデータT1
0*のように*を付して表す。また、それが有効レベル
とされるとき選択的にハイレベルとされるいわゆる非反
転信号等については、その名称の末尾にTを付して表
す。以下同様)が供給され、その8ビットの出力信号つ
まりトリミング制御信号TD10〜TD17は、電圧制
御回路VLC1の電位選択回路VSELに供給される。
電位選択回路VSELは、電位制御信号線VC11及び
VC12を介して基準電圧発生回路REFGに結合さ
れ、その20個の出力端子から出力される出力電圧は、
出力電圧UREF01〜UREF20として図示されな
い後段回路に供給される。なお、この実施例では、特に
制限されないが、電位選択回路VSELの第11番目の
出力電圧UREF11をもって、単位内部電圧発生回路
UVG1の出力電圧つまり内部電圧VP1とされる。
【0033】ここで、単位内部電圧発生回路UVG1の
トリミングデータレジスタREG1は、特に制限されな
いが、図4に示されるように、3個のフリップフロップ
FF0〜FF2を含み、これらのフリップフロップのそ
れぞれは、一対のデータ入力端子D1及びD2と、デー
タ入力端子D1及びD2に対応して設けられる一対のク
ロック入力端子とを有する。フリップフロップFF0〜
FF2の一方のデータ入力端子D1には、ヒューズ回路
FUSEから対応するトリミングデータFT10〜FT
12がそれぞれ供給され、その他方のデータ入力端子D
2には、トリミングデータメモリTROMから対応する
疑似トリミングデータMT10〜MT12がそれぞれ供
給される。また、フリップフロップFF0〜FF2の一
方のクロック入力端子には、内部制御信号RLFが共通
に供給され、その他方のクロック入力端子には、内部制
御信号RLMが共通に供給される。
トリミングデータレジスタREG1は、特に制限されな
いが、図4に示されるように、3個のフリップフロップ
FF0〜FF2を含み、これらのフリップフロップのそ
れぞれは、一対のデータ入力端子D1及びD2と、デー
タ入力端子D1及びD2に対応して設けられる一対のク
ロック入力端子とを有する。フリップフロップFF0〜
FF2の一方のデータ入力端子D1には、ヒューズ回路
FUSEから対応するトリミングデータFT10〜FT
12がそれぞれ供給され、その他方のデータ入力端子D
2には、トリミングデータメモリTROMから対応する
疑似トリミングデータMT10〜MT12がそれぞれ供
給される。また、フリップフロップFF0〜FF2の一
方のクロック入力端子には、内部制御信号RLFが共通
に供給され、その他方のクロック入力端子には、内部制
御信号RLMが共通に供給される。
【0034】トリミングデータレジスタREG1のフリ
ップフロップFF0〜FF2は、フラッシュメモリが外
部の試験装置による試験動作を受けるとき、トリミング
データメモリTROMから供給される疑似トリミングデ
ータMT10〜MT12を内部制御信号RLMに従って
取り込み、保持する。また、フラッシュメモリが通常の
動作状態とされ内部制御信号RLFが定常的にハイレベ
ルとされるときは、ヒューズ回路FUSEから供給され
るトリミングデータFT10〜FT12を取り込み、保
持する。フリップフロップFF0〜FF2の非反転出力
信号Qならびに反転出力信号/QつまりQBは、それぞ
れ相補内部トリミングデータT10*〜T12*の非反
転信号つまり非反転内部トリミングデータT10T〜T
12Tあるいは反転信号つまり反転内部トリミングデー
タT10B〜T12Bとして、対応するトリミングデー
タデコーダDEC1に供給される。
ップフロップFF0〜FF2は、フラッシュメモリが外
部の試験装置による試験動作を受けるとき、トリミング
データメモリTROMから供給される疑似トリミングデ
ータMT10〜MT12を内部制御信号RLMに従って
取り込み、保持する。また、フラッシュメモリが通常の
動作状態とされ内部制御信号RLFが定常的にハイレベ
ルとされるときは、ヒューズ回路FUSEから供給され
るトリミングデータFT10〜FT12を取り込み、保
持する。フリップフロップFF0〜FF2の非反転出力
信号Qならびに反転出力信号/QつまりQBは、それぞ
れ相補内部トリミングデータT10*〜T12*の非反
転信号つまり非反転内部トリミングデータT10T〜T
12Tあるいは反転信号つまり反転内部トリミングデー
タT10B〜T12Bとして、対応するトリミングデー
タデコーダDEC1に供給される。
【0035】一方、トリミングデータデコーダDEC1
は、特に制限されないが、8個の3入力のナンドゲート
NA1〜NA8と、これらのナンドゲートに対応して設
けられる8個のインバータV1〜V8とを含む。ナンド
ゲートNA1〜NA8の第1ないし第3の入力端子に
は、トリミングデータレジスタREG1から非反転内部
トリミングデータT10T〜T12Tあるいは反転内部
トリミングデータT10B〜T12Bがそれぞれ所定の
組み合わせをもって供給される。
は、特に制限されないが、8個の3入力のナンドゲート
NA1〜NA8と、これらのナンドゲートに対応して設
けられる8個のインバータV1〜V8とを含む。ナンド
ゲートNA1〜NA8の第1ないし第3の入力端子に
は、トリミングデータレジスタREG1から非反転内部
トリミングデータT10T〜T12Tあるいは反転内部
トリミングデータT10B〜T12Bがそれぞれ所定の
組み合わせをもって供給される。
【0036】これにより、ナンドゲートNA1の出力信
号は、反転内部トリミングデータT10B〜T12Bが
ともにハイレベルとされるとき、言い換えるならばトリ
ミングデータレジスタREG1により保持されるトリミ
ングデータFT10〜FT12あるいは疑似トリミング
データMT10〜MT12が全ビット論理“0”とされ
るとき、選択的にロウレベルとされ、これを受けて対応
するトリミング制御信号TD10が択一的にハイレベル
とされる。
号は、反転内部トリミングデータT10B〜T12Bが
ともにハイレベルとされるとき、言い換えるならばトリ
ミングデータレジスタREG1により保持されるトリミ
ングデータFT10〜FT12あるいは疑似トリミング
データMT10〜MT12が全ビット論理“0”とされ
るとき、選択的にロウレベルとされ、これを受けて対応
するトリミング制御信号TD10が択一的にハイレベル
とされる。
【0037】また、ナンドゲートNA2の出力信号は、
非反転内部トリミングデータT10Tならびに反転内部
トリミングデータT11B〜T12Bがともにハイレベ
ルとされるとき、言い換えるならばトリミングデータレ
ジスタREG1により保持されるトリミングデータFT
10〜FT12あるいは疑似トリミングデータMT10
〜MT12の第1ビットが論理“1”とされかつ第2及
び第3ビットが論理“0”とされるとき、選択的にロウ
レベルとされ、これを受けて対応するトリミング制御信
号TD11が択一的にハイレベルとされる。
非反転内部トリミングデータT10Tならびに反転内部
トリミングデータT11B〜T12Bがともにハイレベ
ルとされるとき、言い換えるならばトリミングデータレ
ジスタREG1により保持されるトリミングデータFT
10〜FT12あるいは疑似トリミングデータMT10
〜MT12の第1ビットが論理“1”とされかつ第2及
び第3ビットが論理“0”とされるとき、選択的にロウ
レベルとされ、これを受けて対応するトリミング制御信
号TD11が択一的にハイレベルとされる。
【0038】以下、同様に、ナンドゲートNA3〜NA
8の出力信号は、その第1ないし第3の入力端子に供給
される相補内部トリミングデータT10*〜T12*の
非反転又は反転信号が対応する所定の組み合わせでとも
にハイレベルとされるとき、言い換えるならばトリミン
グデータレジスタREG1により保持されるトリミング
データFT10〜FT12あるいは疑似トリミングデー
タMT10〜MT12の対応するビットが対応する所定
の組み合わせで論理“1”又は“0”とされるとき、選
択的にロウレベルとされ、これを受けて対応するトリミ
ング制御信号TD12〜TD17がそれぞれ択一的にハ
イレベルとされる。
8の出力信号は、その第1ないし第3の入力端子に供給
される相補内部トリミングデータT10*〜T12*の
非反転又は反転信号が対応する所定の組み合わせでとも
にハイレベルとされるとき、言い換えるならばトリミン
グデータレジスタREG1により保持されるトリミング
データFT10〜FT12あるいは疑似トリミングデー
タMT10〜MT12の対応するビットが対応する所定
の組み合わせで論理“1”又は“0”とされるとき、選
択的にロウレベルとされ、これを受けて対応するトリミ
ング制御信号TD12〜TD17がそれぞれ択一的にハ
イレベルとされる。
【0039】次に、電圧制御回路VLC1の電位選択回
路VSELは、図5に示されるように、所定の電源電圧
と回路の接地電位との間に直列形態に設けられる2個の
PチャンネルMOSFETP1及びP2ならびに20個
のNチャンネルMOSFETN2を含む。このうち、M
OSFETP1は、そのゲート及びドレインが共通結合
されることでダイオード形態とされ、MOSFETP2
のゲートは、電位制御信号線VC11を介して基準電圧
発生回路REFGに結合される。
路VSELは、図5に示されるように、所定の電源電圧
と回路の接地電位との間に直列形態に設けられる2個の
PチャンネルMOSFETP1及びP2ならびに20個
のNチャンネルMOSFETN2を含む。このうち、M
OSFETP1は、そのゲート及びドレインが共通結合
されることでダイオード形態とされ、MOSFETP2
のゲートは、電位制御信号線VC11を介して基準電圧
発生回路REFGに結合される。
【0040】一方、20個のMOSFETN2は、やは
りそのゲート及びドレインが共通結合されることでダイ
オード形態とされ、そのドレイン電位は、対応する出力
電圧つまり内部電圧UREF01〜UREF20とな
る。MOSFETN2の実質的な基板となるウェル領域
は、そのソースに共通結合されるとともに、対応するダ
イオードD1を介して上記電源電圧に共通結合される。
内部電圧UREF07〜UREF14に対応する8個の
MOSFETN2のドレインは、対応するNチャンネル
MOSFETN10〜N17を介して電位制御信号線V
C12に共通結合される。このうち、内部電圧UREF
11つまり内部電圧VP1に対応するMOSFETN1
0のゲートには、トリミングデータデコーダDEC1か
らトリミング制御信号TD10が供給される。また、内
部電圧UREF10〜UREF07に対応するMOSF
ETN14〜N17のゲートには、対応するトリミング
制御信号TD14〜TD17がそれぞれ供給され、内部
電圧UREF14〜UREF12に対応するMOSFE
TN11〜N13のゲートには、対応するトリミング制
御信号TD11〜TD13がそれぞれ供給される。
りそのゲート及びドレインが共通結合されることでダイ
オード形態とされ、そのドレイン電位は、対応する出力
電圧つまり内部電圧UREF01〜UREF20とな
る。MOSFETN2の実質的な基板となるウェル領域
は、そのソースに共通結合されるとともに、対応するダ
イオードD1を介して上記電源電圧に共通結合される。
内部電圧UREF07〜UREF14に対応する8個の
MOSFETN2のドレインは、対応するNチャンネル
MOSFETN10〜N17を介して電位制御信号線V
C12に共通結合される。このうち、内部電圧UREF
11つまり内部電圧VP1に対応するMOSFETN1
0のゲートには、トリミングデータデコーダDEC1か
らトリミング制御信号TD10が供給される。また、内
部電圧UREF10〜UREF07に対応するMOSF
ETN14〜N17のゲートには、対応するトリミング
制御信号TD14〜TD17がそれぞれ供給され、内部
電圧UREF14〜UREF12に対応するMOSFE
TN11〜N13のゲートには、対応するトリミング制
御信号TD11〜TD13がそれぞれ供給される。
【0041】ところで、試験装置による内部電圧VP1
の電位測定試験が行われるとき、ヒューズ回路FUSE
のヒューズはすべてその初期状態つまり非切断状態にあ
り、内部電圧発生回路VGの単位内部電圧発生回路UV
G1に対するトリミングデータFT10〜FT12つま
り相補内部トリミングデータT10*〜T12*は全ビ
ット論理“0”とされる。したがって、単位内部電圧発
生回路UVG1のトリミングデータデコーダDEC1で
は、これに対応するトリミング制御信号TD10が択一
的にハイレベルとなり、その電位選択回路VSELで
は、対応するMOSFETN10がオン状態となる。こ
れにより、基準電圧発生回路REFGは、MOSFET
14に対応する内部電圧UREF11を基準点として電
位制御動作を行い、内部電圧VP1の電位を所定のアル
ゴリズムに従って設定する。内部電圧VP1の電位は、
外部の試験装置により測定され、その結果をもとに疑似
トリミングデータMT10〜MT12が選択的に形成さ
れる。
の電位測定試験が行われるとき、ヒューズ回路FUSE
のヒューズはすべてその初期状態つまり非切断状態にあ
り、内部電圧発生回路VGの単位内部電圧発生回路UV
G1に対するトリミングデータFT10〜FT12つま
り相補内部トリミングデータT10*〜T12*は全ビ
ット論理“0”とされる。したがって、単位内部電圧発
生回路UVG1のトリミングデータデコーダDEC1で
は、これに対応するトリミング制御信号TD10が択一
的にハイレベルとなり、その電位選択回路VSELで
は、対応するMOSFETN10がオン状態となる。こ
れにより、基準電圧発生回路REFGは、MOSFET
14に対応する内部電圧UREF11を基準点として電
位制御動作を行い、内部電圧VP1の電位を所定のアル
ゴリズムに従って設定する。内部電圧VP1の電位は、
外部の試験装置により測定され、その結果をもとに疑似
トリミングデータMT10〜MT12が選択的に形成さ
れる。
【0042】試験装置による内部電圧VP1の電位測定
結果が7.00Vを超え又は5.7Vより低いとき、内
部電圧発生回路VGを含むフラッシュメモリは、図6に
示されるように、ともに不良品とみなされ、出荷対象と
ならない。しかし、内部電圧VP1の電位測定結果が
5.70Vから7.00Vの範囲内にある場合、フラッ
シュメモリは良品とみなされ、出荷対象となる。このと
き、試験装置は、まずフラッシュメモリの内部電圧発生
回路VGの単位内部電圧発生回路UVG1に対する疑似
トリミングデータMT10〜MT12つまり相補内部ト
リミングデータT10*〜T12*を電位測定結果に応
じて選択的に論理“1”又は“0”とし、内部電圧VP
1の電位のトリミング動作を開始する。
結果が7.00Vを超え又は5.7Vより低いとき、内
部電圧発生回路VGを含むフラッシュメモリは、図6に
示されるように、ともに不良品とみなされ、出荷対象と
ならない。しかし、内部電圧VP1の電位測定結果が
5.70Vから7.00Vの範囲内にある場合、フラッ
シュメモリは良品とみなされ、出荷対象となる。このと
き、試験装置は、まずフラッシュメモリの内部電圧発生
回路VGの単位内部電圧発生回路UVG1に対する疑似
トリミングデータMT10〜MT12つまり相補内部ト
リミングデータT10*〜T12*を電位測定結果に応
じて選択的に論理“1”又は“0”とし、内部電圧VP
1の電位のトリミング動作を開始する。
【0043】すなわち、試験装置は、内部電圧VP1の
電位測定結果が例えば6.76V≦VP1<7.00V
の間にあるとき、疑似トリミングデータMT10つまり
相補内部トリミングデータT10*を論理“1”とし、
その他の疑似トリミングデータMT11及びMT12つ
まり相補内部トリミングデータT11*及びT12*を
論理“0”とする。また、内部電圧VP1の電位測定結
果が例えば6.63V≦VP1<6.76Vの間にある
ときには、疑似トリミングデータMT11つまり相補内
部トリミングデータT11*を論理“1”とし、その他
の疑似トリミングデータMT10及びMT12つまり相
補内部トリミングデータT10*及びT12*を論理
“0”とする。さらに、内部電圧VP1の電位測定結果
が、例えば6.50V≦VP1<6.63V,6.18
V≦VP1<6.30V,6.06V≦VP1<6.1
8V,5.93V≦VP1<6.06Vならびに5.7
0V≦VP1<5.93の間にあるときは、疑似トリミ
ングデータMT12〜MT10つまり相補内部トリミン
グデータT12*〜T10*をそれぞれ論理“01
1”,“100”,“101”,“110”,ならびに
“111”の組み合わせとする。これらの疑似トリミン
グデータMT10〜MT12は、前述のように、フラッ
シュメモリのデータ入出力端子IO0〜IO7からマル
チプレクサMXを介してトリミングデータメモリTRO
Mに予め書き込まれる。
電位測定結果が例えば6.76V≦VP1<7.00V
の間にあるとき、疑似トリミングデータMT10つまり
相補内部トリミングデータT10*を論理“1”とし、
その他の疑似トリミングデータMT11及びMT12つ
まり相補内部トリミングデータT11*及びT12*を
論理“0”とする。また、内部電圧VP1の電位測定結
果が例えば6.63V≦VP1<6.76Vの間にある
ときには、疑似トリミングデータMT11つまり相補内
部トリミングデータT11*を論理“1”とし、その他
の疑似トリミングデータMT10及びMT12つまり相
補内部トリミングデータT10*及びT12*を論理
“0”とする。さらに、内部電圧VP1の電位測定結果
が、例えば6.50V≦VP1<6.63V,6.18
V≦VP1<6.30V,6.06V≦VP1<6.1
8V,5.93V≦VP1<6.06Vならびに5.7
0V≦VP1<5.93の間にあるときは、疑似トリミ
ングデータMT12〜MT10つまり相補内部トリミン
グデータT12*〜T10*をそれぞれ論理“01
1”,“100”,“101”,“110”,ならびに
“111”の組み合わせとする。これらの疑似トリミン
グデータMT10〜MT12は、前述のように、フラッ
シュメモリのデータ入出力端子IO0〜IO7からマル
チプレクサMXを介してトリミングデータメモリTRO
Mに予め書き込まれる。
【0044】内部電圧発生回路VGでは、単位内部電圧
発生回路UVG1のトリミングデータデコーダDEC1
により疑似トリミングデータMT10〜MT12のデコ
ード動作が行われ、トリミング制御信号TD10がロウ
レベルとなり、代わってトリミング制御信号TD11〜
TD17の対応するビットが択一的にハイレベルとされ
る。また、トリミング制御信号TD10のロウレベルを
受けて、電位選択回路VSELのMOSFETN10が
オフ状態となり、代わってトリミング制御信号TD11
〜TD17に対応するMOSFETN11〜N17が択
一的にオン状態となる。この結果、基準電圧発生回路R
EFGの電位制御動作の基準点が選択的に切り換えら
れ、内部電圧VP1の電位がトリミングされる。
発生回路UVG1のトリミングデータデコーダDEC1
により疑似トリミングデータMT10〜MT12のデコ
ード動作が行われ、トリミング制御信号TD10がロウ
レベルとなり、代わってトリミング制御信号TD11〜
TD17の対応するビットが択一的にハイレベルとされ
る。また、トリミング制御信号TD10のロウレベルを
受けて、電位選択回路VSELのMOSFETN10が
オフ状態となり、代わってトリミング制御信号TD11
〜TD17に対応するMOSFETN11〜N17が択
一的にオン状態となる。この結果、基準電圧発生回路R
EFGの電位制御動作の基準点が選択的に切り換えら
れ、内部電圧VP1の電位がトリミングされる。
【0045】すなわち、内部電圧VP1の電位が期待値
6.50Vより高くトリミング制御信号TD11〜TD
13のいずれが択一的にハイレベルとされるとき、電位
制御動作の基準点は内部電圧UREF11からUREF
12〜UREF14のいずれかに移動し、内部電圧VP
1の電位は期待値6.50Vとの間の電位差に応じた分
だけ高くされる。また、内部電圧VP1の電位が期待値
6.50Vより低くトリミング制御信号TD14〜TD
17のいずれが択一的にハイレベルとされるときは、電
位制御動作の基準点が内部電圧UREF11からURE
F07〜UREF10のいずれかに移動し、内部電圧V
P1の電位は期待値6.50Vとの間の電位差に応じた
分だけ低くされる。これにより、内部電圧VP1の電位
は期待値6.5Vに近い電位となり、各フラッシュメモ
リは、ヒューズ回路FUSEのヒューズを切断すること
なく、試験動作を受け得るものとなる。
6.50Vより高くトリミング制御信号TD11〜TD
13のいずれが択一的にハイレベルとされるとき、電位
制御動作の基準点は内部電圧UREF11からUREF
12〜UREF14のいずれかに移動し、内部電圧VP
1の電位は期待値6.50Vとの間の電位差に応じた分
だけ高くされる。また、内部電圧VP1の電位が期待値
6.50Vより低くトリミング制御信号TD14〜TD
17のいずれが択一的にハイレベルとされるときは、電
位制御動作の基準点が内部電圧UREF11からURE
F07〜UREF10のいずれかに移動し、内部電圧V
P1の電位は期待値6.50Vとの間の電位差に応じた
分だけ低くされる。これにより、内部電圧VP1の電位
は期待値6.5Vに近い電位となり、各フラッシュメモ
リは、ヒューズ回路FUSEのヒューズを切断すること
なく、試験動作を受け得るものとなる。
【0046】なお、試験装置による試験動作では、他の
機能試験とともに、疑似トリミングデータMT10〜M
T12を変化させつつ内部電圧VP1のトリミング動作
が繰り返され、内部電圧VP1の電位をより期待値6.
5Vに近づけるための最終的なトリミングデータが求め
られる。各フラッシュメモリでは、製品出荷に先立っ
て、ヒューズ回路FUSEの対応するヒューズが上記最
終的なトリミングデータに応じて選択的に切断され、各
フラッシュメモリの単位内部電圧発生回路UVG1から
出力される内部電圧VP1の電位が確定される。
機能試験とともに、疑似トリミングデータMT10〜M
T12を変化させつつ内部電圧VP1のトリミング動作
が繰り返され、内部電圧VP1の電位をより期待値6.
5Vに近づけるための最終的なトリミングデータが求め
られる。各フラッシュメモリでは、製品出荷に先立っ
て、ヒューズ回路FUSEの対応するヒューズが上記最
終的なトリミングデータに応じて選択的に切断され、各
フラッシュメモリの単位内部電圧発生回路UVG1から
出力される内部電圧VP1の電位が確定される。
【0047】以上のように、この実施例のフラッシュメ
モリでは、フラッシュメモリ又はEPROMからなり内
部電圧VP1〜VP3ならびにVN1〜VN2の電位制
御に必要な疑似トリミングデータMT10〜MT12な
いしMT50〜MT52を保持するトリミングデータメ
モリTROMが設けられる。また、このトリミングデー
タメモリTROMには、フラッシュメモリの動作確認試
験に先立って、電位測定試験の結果つまり初期状態にお
ける内部電圧VP1の電位と期待値6.50Vとの間の
電位差に応じたトリミングデータFT10〜FT12が
予め書き込まれる。したがって、従来の試験装置によ
り、独立したトリミングデータを各フラッシュメモリ等
のトリミングデータメモリTROMに個別に書き込み、
これを動作電源切断後も保持させることができるため、
その後の試験動作を、複数のフラッシュメモリに対し同
時にかつ独立したトリミングデータをもって実施するこ
とができる。この結果、トリミング機能を有するフラッ
シュメモリの試験動作を効率化して、その低コスト化を
図ることができるものである。
モリでは、フラッシュメモリ又はEPROMからなり内
部電圧VP1〜VP3ならびにVN1〜VN2の電位制
御に必要な疑似トリミングデータMT10〜MT12な
いしMT50〜MT52を保持するトリミングデータメ
モリTROMが設けられる。また、このトリミングデー
タメモリTROMには、フラッシュメモリの動作確認試
験に先立って、電位測定試験の結果つまり初期状態にお
ける内部電圧VP1の電位と期待値6.50Vとの間の
電位差に応じたトリミングデータFT10〜FT12が
予め書き込まれる。したがって、従来の試験装置によ
り、独立したトリミングデータを各フラッシュメモリ等
のトリミングデータメモリTROMに個別に書き込み、
これを動作電源切断後も保持させることができるため、
その後の試験動作を、複数のフラッシュメモリに対し同
時にかつ独立したトリミングデータをもって実施するこ
とができる。この結果、トリミング機能を有するフラッ
シュメモリの試験動作を効率化して、その低コスト化を
図ることができるものである。
【0048】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1)内部電圧発生回路を備えかつ各内部電圧のトリミ
ング機能を有するフラッシュメモリ等に、例えばフラッ
シュメモリ又はEPROM等の不揮発性メモリからなり
試験装置から供給される疑似トリミングデータを取り込
み、保持するトリミングデータメモリを設けることで、
従来の試験装置により、独立したトリミングデータを各
フラッシュメモリ等のトリミングデータメモリに個別に
書き込み、これを電源切断後も保持させることができる
という効果が得られる。 (2)上記(1)項により、フラッシュメモリ等の機能
を確認し最終的なトリミングデータを得るための試験動
作を、複数のフラッシュメモリ等に対し同時にかつ独立
したトリミングデータをもって実施できるという効果が
得られる。 (3)上記(1)項及び(2)項により、内部電圧発生
回路を備えかつ各内部電圧のトリミング機能を有するフ
ラッシュメモリ等の試験動作を効率化し、その低コスト
化を図ることができるという効果が得られる。
記の通りである。すなわち、 (1)内部電圧発生回路を備えかつ各内部電圧のトリミ
ング機能を有するフラッシュメモリ等に、例えばフラッ
シュメモリ又はEPROM等の不揮発性メモリからなり
試験装置から供給される疑似トリミングデータを取り込
み、保持するトリミングデータメモリを設けることで、
従来の試験装置により、独立したトリミングデータを各
フラッシュメモリ等のトリミングデータメモリに個別に
書き込み、これを電源切断後も保持させることができる
という効果が得られる。 (2)上記(1)項により、フラッシュメモリ等の機能
を確認し最終的なトリミングデータを得るための試験動
作を、複数のフラッシュメモリ等に対し同時にかつ独立
したトリミングデータをもって実施できるという効果が
得られる。 (3)上記(1)項及び(2)項により、内部電圧発生
回路を備えかつ各内部電圧のトリミング機能を有するフ
ラッシュメモリ等の試験動作を効率化し、その低コスト
化を図ることができるという効果が得られる。
【0049】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、フラッシュメモリのメモリアレイM
ARYは、特にアンド型アレイであることを必須条件と
しない。また、メモリアレイMARYは、任意数の冗長
素子を含むことができるし、メモリアレイMARYなら
びにその直接周辺部は、任意数のメモリマットに分割で
きる。フラッシュメモリは、例えば×4ビット,×16
ビット等、任意のビット構成を採りうるし、そのアドレ
ス構成及び記憶容量も任意である。さらに、フラッシュ
メモリのブロック構成や起動制御信号の名称及び組み合
わせならびに電源電圧の極性等は、種々の実施形態を採
りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、フラッシュメモリのメモリアレイM
ARYは、特にアンド型アレイであることを必須条件と
しない。また、メモリアレイMARYは、任意数の冗長
素子を含むことができるし、メモリアレイMARYなら
びにその直接周辺部は、任意数のメモリマットに分割で
きる。フラッシュメモリは、例えば×4ビット,×16
ビット等、任意のビット構成を採りうるし、そのアドレ
ス構成及び記憶容量も任意である。さらに、フラッシュ
メモリのブロック構成や起動制御信号の名称及び組み合
わせならびに電源電圧の極性等は、種々の実施形態を採
りうる。
【0050】図2において、内部電圧発生回路VGは任
意数の単位内部電圧発生回路を備えることができるし、
各内部電圧の極性も任意である。また、トリミングデー
タ及び疑似トリミングデータのビット数は、各内部電圧
のトリミング精度に応じて任意に設定することができ
る。ヒューズ回路FUSEは、例えば、各トリミングデ
ータレジスタ内にそれぞれ設けてもよい。図3におい
て、単位内部電圧発生回路UVG1〜UVG5のブロッ
ク構成は、種々の実施形態を採りうる。また、電位選択
回路VSELの出力端子数つまり各単位内部電圧発生回
路の出力電圧数は、必要に応じて任意に設定できる。図
4及び図5において、単位内部電圧発生回路UVG1の
トリミングデータレジスタREG1,トリミングデータ
デコーダDEC1ならびに電圧制御回路VLC1の具体
的な回路構成は、その論理条件及び電位条件等が同一で
ある限りにおいて種々の実施形態を採りうる。
意数の単位内部電圧発生回路を備えることができるし、
各内部電圧の極性も任意である。また、トリミングデー
タ及び疑似トリミングデータのビット数は、各内部電圧
のトリミング精度に応じて任意に設定することができ
る。ヒューズ回路FUSEは、例えば、各トリミングデ
ータレジスタ内にそれぞれ設けてもよい。図3におい
て、単位内部電圧発生回路UVG1〜UVG5のブロッ
ク構成は、種々の実施形態を採りうる。また、電位選択
回路VSELの出力端子数つまり各単位内部電圧発生回
路の出力電圧数は、必要に応じて任意に設定できる。図
4及び図5において、単位内部電圧発生回路UVG1の
トリミングデータレジスタREG1,トリミングデータ
デコーダDEC1ならびに電圧制御回路VLC1の具体
的な回路構成は、その論理条件及び電位条件等が同一で
ある限りにおいて種々の実施形態を採りうる。
【0051】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、同様な内部電圧発
生回路を備えるEPROMや各種のメモリ集積回路なら
びにこれを含むシングルチップマイクロコンピュータ等
にも適用できる。この発明は、少なくとも内部電圧発生
回路を備えかつ内部電圧のトリミング機能を有する半導
体集積回路装置ならびにこのような半導体集積回路装置
を含む装置又はシステムに広く適用できる。
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、同様な内部電圧発
生回路を備えるEPROMや各種のメモリ集積回路なら
びにこれを含むシングルチップマイクロコンピュータ等
にも適用できる。この発明は、少なくとも内部電圧発生
回路を備えかつ内部電圧のトリミング機能を有する半導
体集積回路装置ならびにこのような半導体集積回路装置
を含む装置又はシステムに広く適用できる。
【0052】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、内部電圧発生回路を備えか
つ各内部電圧のトリミング機能を有するフラッシュメモ
リ等に、例えばフラッシュメモリ又はEPROM等の不
揮発性メモリからなり試験装置から供給される疑似トリ
ミングデータを取り込み、保持するトリミングデータメ
モリを設けることで、従来の試験装置により、独立した
トリミングデータを各フラッシュメモリ等のトリミング
データメモリに個別に書き込み、これを電源切断後も保
持させることができるため、フラッシュメモリ等の機能
を確認し最終的なトリミングデータを得るための試験動
作を、複数のフラッシュメモリ等に対し同時にかつ独立
したトリミングデータをもって実施することができる。
この結果、内部電圧発生回路を備えかつ各内部電圧のト
リミング機能を有するフラッシュメモリ等の試験動作を
効率化し、その低コスト化を図ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、内部電圧発生回路を備えか
つ各内部電圧のトリミング機能を有するフラッシュメモ
リ等に、例えばフラッシュメモリ又はEPROM等の不
揮発性メモリからなり試験装置から供給される疑似トリ
ミングデータを取り込み、保持するトリミングデータメ
モリを設けることで、従来の試験装置により、独立した
トリミングデータを各フラッシュメモリ等のトリミング
データメモリに個別に書き込み、これを電源切断後も保
持させることができるため、フラッシュメモリ等の機能
を確認し最終的なトリミングデータを得るための試験動
作を、複数のフラッシュメモリ等に対し同時にかつ独立
したトリミングデータをもって実施することができる。
この結果、内部電圧発生回路を備えかつ各内部電圧のト
リミング機能を有するフラッシュメモリ等の試験動作を
効率化し、その低コスト化を図ることができる。
【図1】この発明が適用されフラッシュメモリの一実施
例を示すブロック図である。
例を示すブロック図である。
【図2】図1のフラッシュメモリに含まれる内部電圧発
生回路の一実施例を示すブロック図である。
生回路の一実施例を示すブロック図である。
【図3】図2の内部電圧発生回路を構成する単位内部電
圧発生回路の一実施例を示すブロック図である。
圧発生回路の一実施例を示すブロック図である。
【図4】図3の単位内部電圧発生回路の一実施例を示す
部分的な回路図である。
部分的な回路図である。
【図5】図3の単位内部電圧発生回路の一実施例を示す
他の部分的な回路図である。
他の部分的な回路図である。
【図6】図3の単位内部電圧発生回路の一実施例を示す
トリミング条件図である。
トリミング条件図である。
【図7】この発明に先立って本願発明者等が開発したフ
ラッシュメモリに含まれる内部電圧発生回路の一例を示
すブロック図である。
ラッシュメモリに含まれる内部電圧発生回路の一例を示
すブロック図である。
MARY……メモリアレイ、XD……Xアドレスデコー
ダ、XB……Xアドレスバッファ、MX……マルチプレ
クサ、SARG……センスアンプレジスタ、YG……Y
ゲート回路、YD……Yアドレスデコーダ、YC……Y
アドレスカウンタ、IO……データ入出力回路、TC…
…テスト回路、CR……コマンドレジスタ、MC……メ
モリ制御回路、TROM……トリミングデータメモリ、
VG……内部電圧発生回路。SC……シリアルクロック
信号、CEB……チップイネーブル信号、WEB……ラ
イトイネーブル信号、OEB……出力イネーブル信号、
RESB……リセット信号、CDEB……コマンドイネ
ーブル信号、R/BB……レディー/ビジー信号、IO
0〜IO7……データ入出力端子、VCC……電源電圧
又はその入力端子、VSS……接地電位又はその入力端
子。FUSE……ヒューズ回路、UVG1〜UVG5…
…単位内部電圧発生回路、REG1〜REG5……トリ
ミングデータレジスタ、DEC1〜DEC5……トリミ
ングデータデコーダ、VLC1〜VLC5……電圧制御
回路、VP1〜VP3,VN1〜VN2……内部電圧。
REFG……基準電圧発生回路、VSEL……電位選択
回路、FT10〜FT12ないしFT50〜FT52…
…トリミングデータ、MT10〜MT12ないしMT5
0〜MT52……疑似トリミングデータ、T10*〜T
12*……相補内部トリミングデータ、TD10〜TD
17……トリミング制御信号、UREF01〜UREF
20……出力電圧。FF0〜FF2……フリップフロッ
プ、NA1〜NA8……ナンド(NAND)ゲート、V
1〜V8……インバータ。P1〜P2……Pチャンネル
MOSFET、N10〜N17,N2……Nチャンネル
MOSFET、D1……ダイオード。PT0〜PT2…
…ボンディングパッド。
ダ、XB……Xアドレスバッファ、MX……マルチプレ
クサ、SARG……センスアンプレジスタ、YG……Y
ゲート回路、YD……Yアドレスデコーダ、YC……Y
アドレスカウンタ、IO……データ入出力回路、TC…
…テスト回路、CR……コマンドレジスタ、MC……メ
モリ制御回路、TROM……トリミングデータメモリ、
VG……内部電圧発生回路。SC……シリアルクロック
信号、CEB……チップイネーブル信号、WEB……ラ
イトイネーブル信号、OEB……出力イネーブル信号、
RESB……リセット信号、CDEB……コマンドイネ
ーブル信号、R/BB……レディー/ビジー信号、IO
0〜IO7……データ入出力端子、VCC……電源電圧
又はその入力端子、VSS……接地電位又はその入力端
子。FUSE……ヒューズ回路、UVG1〜UVG5…
…単位内部電圧発生回路、REG1〜REG5……トリ
ミングデータレジスタ、DEC1〜DEC5……トリミ
ングデータデコーダ、VLC1〜VLC5……電圧制御
回路、VP1〜VP3,VN1〜VN2……内部電圧。
REFG……基準電圧発生回路、VSEL……電位選択
回路、FT10〜FT12ないしFT50〜FT52…
…トリミングデータ、MT10〜MT12ないしMT5
0〜MT52……疑似トリミングデータ、T10*〜T
12*……相補内部トリミングデータ、TD10〜TD
17……トリミング制御信号、UREF01〜UREF
20……出力電圧。FF0〜FF2……フリップフロッ
プ、NA1〜NA8……ナンド(NAND)ゲート、V
1〜V8……インバータ。P1〜P2……Pチャンネル
MOSFET、N10〜N17,N2……Nチャンネル
MOSFET、D1……ダイオード。PT0〜PT2…
…ボンディングパッド。
フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/115 H01L 27/10 434 (72)発明者 岡田 輝孝 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 向田 英史 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 加藤 信夫 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 岩田 和也 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 内田 博之 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 藤岡 久子 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (3)
- 【請求項1】 所定のヒューズが切断されることで対応
するトリミングデータを選択的に有効レベルとするヒュ
ーズ回路と、 上記トリミングデータに対応する試験用の疑似トリミン
グデータを保持する不揮発性メモリと、 上記トリミングデータ又は疑似トリミングデータに従っ
てその所定の出力電圧の電位が選択的に切り換えられる
内部電圧発生回路とを具備することを特徴とする半導体
集積回路装置。 - 【請求項2】 請求項1において、 上記半導体集積回路装置は、所定数個同時に、所定の試
験装置による所定の試験動作を受けるものであって、 上記不揮発性メモリには、上記試験動作に際して上記疑
似トリミングデータが選択的に書き込まれるものであ
り、 上記ヒューズは、上記疑似トリミングデータに応じて選
択的に切断状態とされるものであることを特徴とする半
導体集積回路装置。 - 【請求項3】 請求項1又は請求項2において、 上記半導体集積回路装置は、フラッシュメモリであっ
て、 上記不揮発性メモリは、フラッシュメモリ又はEPRO
Mからなるものであることを特徴とする半導体集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27498297A JPH1196800A (ja) | 1997-09-24 | 1997-09-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27498297A JPH1196800A (ja) | 1997-09-24 | 1997-09-24 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1196800A true JPH1196800A (ja) | 1999-04-09 |
Family
ID=17549272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27498297A Withdrawn JPH1196800A (ja) | 1997-09-24 | 1997-09-24 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1196800A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100862766B1 (ko) | 2005-05-24 | 2008-10-13 | 가부시끼가이샤 도시바 | 전압을 자동적으로 조정하는 오토트리밍 기능을 갖는반도체 장치 |
JP2009043409A (ja) * | 2008-10-24 | 2009-02-26 | Elpida Memory Inc | 半導体記憶装置のテスト方法及び製造方法並びに半導体ウェハ |
JP2010536115A (ja) * | 2007-08-03 | 2010-11-25 | フリースケール セミコンダクター インコーポレイテッド | 高電圧メモリ擾乱を防止する方法及び回路 |
-
1997
- 1997-09-24 JP JP27498297A patent/JPH1196800A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100862766B1 (ko) | 2005-05-24 | 2008-10-13 | 가부시끼가이샤 도시바 | 전압을 자동적으로 조정하는 오토트리밍 기능을 갖는반도체 장치 |
JP2010536115A (ja) * | 2007-08-03 | 2010-11-25 | フリースケール セミコンダクター インコーポレイテッド | 高電圧メモリ擾乱を防止する方法及び回路 |
KR101443419B1 (ko) * | 2007-08-03 | 2014-09-24 | 프리스케일 세미컨덕터, 인크. | 고전압 메모리 교란을 방지하기 위한 방법 및 회로 |
JP2009043409A (ja) * | 2008-10-24 | 2009-02-26 | Elpida Memory Inc | 半導体記憶装置のテスト方法及び製造方法並びに半導体ウェハ |
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Date | Code | Title | Description |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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