JPH1196800A

JPH1196800A - 半導体集積回路装置

Info

Publication number: JPH1196800A
Application number: JP27498297A
Authority: JP
Inventors: Koji Shigematsu; 孝次重松; Terutaka Okada; 輝孝岡田; Hidefumi Mukoda; 英史向田; Nobuo Kato; 信夫加藤; Kazuya Iwata; 和也岩田; Hiroyuki Uchida; 博之内田; Hisako Fujioka; 久子藤岡
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1997-09-24
Filing date: 1997-09-24
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】内部電圧発生回路ＶＧを備えかつ各内部電圧
のトリミング機能を有するフラッシュメモリ等の試験動
作を効率化し、その低コスト化を図る。【解決手段】内部電圧発生回路ＶＧを備えかつ各内部
電圧のトリミング機能を有するフラッシュメモリ等に、
例えばフラッシュメモリ又はＥＰＲＯＭ等の不揮発性メ
モリからなり外部の試験装置から供給される疑似トリミ
ングデータを取り込み、保持するトリミングデータメモ
リＴＲＯＭを設ける。この結果、従来の試験装置によ
り、独立したトリミングデータを各フラッシュメモリ等
のトリミングデータメモリＴＲＯＭに個別に書き込み、
これを電源切断後も保持させて、フラッシュメモリ等の
機能を確認し最終的なトリミングデータを得るための試
験動作を、複数個同時にかつ独立したトリミングデータ
をもって実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、内部電圧発生回路を備えかつ内部電
圧のトリミング機能を有するフラッシュメモリならびに
その試験動作の効率化及び低コスト化に利用して特に有
効な技術に関するものである。

【０００２】

【従来の技術】２層ゲート構造型メモリセルが格子状に
配置されてなるメモリアレイを基本構成要素とするフラ
ッシュメモリがある。フラッシュメモリは、記憶データ
の書き込み又は消去に際して各種内部電圧を必要とし、
外部から与えられる動作電源電圧をもとにこれらの内部
電圧を生成する内部電圧発生回路を搭載する。

【０００３】一方、フラッシュメモリ等の内部電圧発生
回路により生成される各種内部電圧の電位は、比較的大
きなチップ間バラツキを呈する。このため、内部電圧発
生回路は、例えばヒューズが所定の組み合わせで切断さ
れることで内部電圧の電位を選択的に切り換えうるいわ
ゆるトリミング機能を持つことが多い。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、トリミング機能を持つ内部電圧発生回
路を含むフラッシュメモリを開発し、その過程で次の問
題点に気付いた。すなわち、このフラッシュメモリは、
例えば５種の内部電圧ＶＰ１〜ＶＰ３ならびにＶＮ１〜
ＶＮ２を生成する内部電圧発生回路ＶＧを備え、この内
部電圧発生回路ＶＧは、図７に例示されるように、３ビ
ットのトリミングデータを保持するトリミングデータレ
ジスタＲＥＧ１〜ＲＥＧ５と、これらのトリミングデー
タレジスタにより保持されるトリミングデータをデコー
ドして電位制御のためのトリミング制御信号を生成する
トリミングデータデコーダＤＥＣ１〜ＤＥＣ５と、これ
らのトリミングデータデコーダから出力されるトリミン
グ制御信号に従って各内部電圧の電位を制御する電圧制
御回路ＶＬＣ１〜ＶＬＣ５とを備える。

【０００５】トリミングデータレジスタＲＥＧ１〜ＲＥ
Ｇ５には、フラッシュメモリの所定の試験動作が行われ
るとき、外部の試験装置からボンディングパッドＰＴ０
〜ＰＴ２を介して３ビットの疑似トリミングデータが供
給される。これらの疑似トリミングデータは、試験装置
による各内部電圧の電位測定結果を受けて生成され、ト
リミングデータレジスタＲＥＧ１〜ＲＥＧ５に書き込ま
れる。これにより、ヒューズ回路ＦＵＳＥのヒューズを
切断することなく、内部電圧ＶＰ１〜ＶＰ３ならびにＶ
Ｎ１〜ＶＮ２の電位を期待値近くに設定し、フラッシュ
メモリの動作確認試験を行うことができるとともに、疑
似トリミングデータによる電位制御動作を繰り返すこと
で、各内部電圧の電位をより期待値に近い電位に設定す
るための最終的なトリミングデータを得ることができ
る。試験動作終了後、ヒューズ回路ＦＵＳＥでは、対応
するヒューズがトリミングデータに対応する組み合わせ
で選択的に切断され、内部電圧発生回路ＶＧから出力さ
れる内部電圧ＶＰ１〜ＶＰ３ならびにＶＮ１〜ＶＮ２の
電位が確定される。

【０００６】周知のように、大量生産が行われるフラッ
シュメモリ等の試験動作は、例えば試験治具の形態に応
じて所定数個ずつまとめて行われることが多く、これに
よってその試験動作の効率化・低コスト化が図られる。
ところが、上記試験装置は、複数のフラッシュメモリ等
のトリミングデータレジスタＲＥＧ１〜ＲＥＧ５に対し
て同時に独立したトリミングデータを書き込む機能を持
たない。また、試験動作に先立って個別にトリミングデ
ータを書き込んだとしても、トリミングデータレジスタ
ＲＥＧ１〜ＲＥＧ５がフリップフロップからなるいわゆ
る揮発性メモリであるため、試験装置又はフラッシュメ
モリの動作電源が切断された場合にはこれを保持するこ
とができない。この結果、個別に動作試験を実施する
か、あえて所定数個まとめて実施する場合には同一のト
リミングデータで試験動作を行わざるを得ない。この結
果、フラッシュメモリ等の試験動作の効率が低下し、フ
ラッシュメモリ等の低コスト化が阻害されるものであ
る。

【０００７】この発明の目的は、内部電圧発生回路を備
えかつ各内部電圧のトリミング機能を有するフラッシュ
メモリ等の試験動作を効率化し、フラッシュメモリ等の
低コスト化を図ることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、内部電圧発生回路を備えかつ
各内部電圧のトリミング機能を有するフラッシュメモリ
等に、例えばフラッシュメモリ又はＥＰＲＯＭ等の不揮
発性メモリからなり試験装置から供給される疑似トリミ
ングデータを取り込み、保持するトリミングデータメモ
リを設ける。

【００１０】上記手段によれば、従来の試験装置によ
り、独立したトリミングデータを各フラッシュメモリ等
のトリミングデータメモリに個別に書き込み、これを電
源切断後も保持させることができるため、フラッシュメ
モリ等の機能を確認し最終的なトリミングデータを得る
ための試験動作を、複数のフラッシュメモリ等に対し同
時にかつ独立したトリミングデータをもって実施するこ
とができる。この結果、内部電圧発生回路を備えかつ各
内部電圧のトリミング機能を有するフラッシュメモリ等
の試験動作を効率化し、その低コスト化を図ることがで
きる。

【００１１】

【発明の実施の形態】図１には、この発明が適用された
フラッシュメモリの一実施例のブロック図が示されてい
る。同図をもとに、まず本実施例のフラッシュメモリの
構成及び動作の概要を説明する。なお、図１の各ブロッ
クを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸
化物半導体型電界効果トランジスタ。この明細書では、
ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）集積回路の製造技術により、単結晶シリ
コンのような１個の半導体基板上に形成される。

【００１２】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。メモリアレ
イＭＡＲＹは、特に制限されないが、いわゆるアンド
（ＡＮＤ）型アレイとされ、図の水平方向に平行して配
置される所定数のワード線と、図の垂直方向に平行して
配置される所定数のビット線とを含む。これらのワード
線及びビット線の交点には、フローティングゲート及び
コントロールゲートを備える多数の２層ゲート構造型メ
モリセルが格子状に配置される。

【００１３】メモリアレイＭＡＲＹを構成するワード線
は、その左方においてＸアドレスデコーダＸＤに結合さ
れ、ビット線は、その下方においてセンスアンプレジス
タＳＡＲＧに結合される。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢから所定ビットの内部Ｘア
ドレス信号が供給されるとともに、メモリ制御回路ＭＣ
から書き込みパルスＷＰが供給される。また、Ｘアドレ
スバッファＸＢには、外部のアクセス装置からデータ入
出力端子ＩＯ０〜ＩＯ７及びマルチプレクサＭＸを介し
て所定ビットのＸアドレス信号が時分割的に供給され、
メモリ制御回路ＭＣから内部制御信号ＸＬ１及びＸＬ２
が供給される。

【００１４】ＸアドレスバッファＸＢは、外部のアクセ
ス装置からデータ入出力端子ＩＯ０〜ＩＯ７及びマルチ
プレクサＭＸを介して供給される上位所定ビットのＸア
ドレス信号を内部制御信号ＸＬ１に従って取り込み、ま
た下位所定ビットのＸアドレス信号を内部制御信号ＸＬ
２に従って取り込んで保持するとともに、これらのＸア
ドレス信号をもとにそれぞれ非反転及び反転信号からな
る内部Ｘアドレス信号を形成して、Ｘアドレスデコーダ
ＸＤに供給する。

【００１５】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される内部Ｘアドレス信号をデコー
ドして、メモリアレイＭＡＲＹの対応するワード線を所
定の選択又は非選択レベルとする。なお、ワード線の選
択及び非選択レベルは、フラッシュメモリの動作モード
に応じて変化し、ワード線が選択レベルとされる期間
は、書き込みパルスＷＰのパルス幅に応じたものとされ
る。

【００１６】次に、センスアンプレジスタＳＡＲＧは、
メモリアレイＭＡＲＹの各ビット線に対応して設けられ
る所定数のセンスアンプ及びデータレジスタを含む。こ
のうち、各センスアンプの一方の入出力ノードは、メモ
リアレイＭＡＲＹの対応するビット線にそれぞれ結合さ
れ、その他方の入出力ノードは、対応するデータレジス
タの一方の入出力ノードにそれぞれ結合される。各デー
タレジスタの他方の入出力ノードは、Ｙゲート回路ＹＧ
からテスト回路ＴＣを介して８ビットずつ選択的にデー
タ入出力回路ＩＯに接続される。Ｙゲート回路ＹＧに
は、ＹアドレスデコーダＹＤから所定ビットのビット線
選択信号が供給され、ＹアドレスデコーダＹＤには、Ｙ
アドレスカウンタＹＣから所定ビットの内部Ｙアドレス
信号が供給される。また、ＹアドレスカウンタＹＣに
は、メモリ制御回路ＭＣから内部クロック信号ＹＣＣが
供給される。データ入出力回路ＩＯの他方の入出力端子
はマルチプレクサＭＸの一方の入出力端子に結合され、
マルチプレクサＭＸの他方の入出力端子は、データ入出
力端子ＩＯ０〜ＩＯ７に結合される。

【００１７】ＹアドレスカウンタＹＣは、フラッシュメ
モリが選択状態とされるとき、内部クロック信号ＹＣＣ
に従って歩進動作を行い、所定ビットの内部Ｙアドレス
信号を順次形成して、ＹアドレスデコーダＹＤに供給す
る。ＹアドレスデコーダＹＤは、ＹアドレスカウンタＹ
Ｃから供給される内部Ｙアドレス信号をデコーダし、ビ
ット線選択信号の対応するビットを順次択一的にハイレ
ベルとする。Ｙゲート回路ＹＧは、ビット線選択信号の
択一的なハイレベルを受けてセンスアンプレジスタＳＡ
ＲＧの対応する８個のデータレジスタとテスト回路ＴＣ
つまりはデータ入出力回路ＩＯとの間を順次選択的に接
続状態とする。

【００１８】これにより、メモリアレイＭＡＲＹの選択
ワード線に結合される所定数のメモリセルから出力され
る読み出しデータは、センスアンプレジスタＳＡＲＧの
対応するセンスアンプによって一斉に増幅され、対応す
るデータレジスタにパラレルに取り込まれた後、順次１
バイト分ずつデータ入出力回路ＩＯに伝達され、さらに
マルチプレクサＭＸからデータ入出力端子ＩＯ０〜ＩＯ
７を介して外部のアクセス装置に出力される。また、外
部のアクセス装置からデータ入出力端子ＩＯ０〜ＩＯ７
ならびにマルチプレクサＭＸを介して１バイト分ずつシ
リアル入力される書き込みデータは、データ入出力回路
ＩＯを介してセンスアンプレジスタＳＡＲＧの対応する
データレジスタに順次取り込まれた後、選択ワード線に
結合される所定数のメモリセルに一斉に書き込まれる。
なお、テスト回路ＴＣは、外部の試験装置による試験動
作時、必要な所定の機能試験を行う。

【００１９】フラッシュメモリは、さらに各部の動作を
制御するメモリ制御回路ＭＣと、コマンドレジスタＣ
Ｒ，トリミングデータメモリＴＲＯＭならびに内部電圧
発生回路ＶＧを備える。このうち、メモリ制御回路ＭＣ
には、外部のアクセス装置から外部端子ＳＣ，ＣＥＢ，
ＷＥＢ，ＯＥＢ，ＲＥＳＢ，ＣＤＥＢならびにＲ／ＢＢ
を介してシリアルクロック信号ＳＣ，チップイネーブル
信号ＣＥＢ（ここで、それが有効とされるとき選択的に
ロウレベルとされるいわゆる反転信号等については、そ
の名称の末尾にＢを付して表す。以下同様），ライトイ
ネーブル信号ＷＥＢ，出力イネーブル信号ＯＥＢ，リセ
ット信号ＲＥＳＢ，コマンドイネーブル信号ＣＤＥＢな
らびにレディー／ビジー信号Ｒ／ＢＢがそれぞれ供給さ
れ、コマンドレジスタＣＲからその保持内容たるコマン
ドデータが供給される。

【００２０】一方、コマンドレジスタＣＲには、マルチ
プレクサＭＸから８ビットのコマンドデータが供給され
るとともに、メモリ制御回路ＭＣから内部制御信号ＣＬ
が供給される。また、トリミングデータメモリＴＲＯＭ
には、マルチプレクサＭＸを介して３ビットの疑似トリ
ミングデータが供給されるとともに、メモリ制御回路Ｍ
Ｃから内部制御信号ＷＭが供給される。さらに、内部電
圧発生回路ＶＧには、外部端子ＶＣＣを介してフラッシ
ュメモリの動作電源となる電源電圧ＶＣＣが供給される
とともに、トリミングデータメモリＴＲＯＭから合計１
５ビットの疑似トリミングデータＭＴ１０〜ＭＴ１２，
ＭＴ２０〜ＭＴ２２，ＭＴ３０〜ＭＴ３２，ＭＴ４０〜
ＭＴ４２ならびにＭＴ５０〜ＭＴ５２が供給され、メモ
リ制御回路ＭＣから内部制御信号ＲＬＦ及びＲＬＭが供
給される。

【００２１】コマンドレジスタＣＲは、外部のアクセス
装置からデータ入出力端子ＩＯ０〜ＩＯ７ならびにマル
チプレクサＭＸを介して入力される８ビットのコマンド
データを内部制御信号ＣＬに従って取り込み、保持する
とともに、メモリ制御回路ＭＣに伝達する。また、メモ
リ制御回路ＭＣは、いわゆるマイクロプログラム方式の
ステイトマシンからなり、外部のアクセス装置から起動
制御信号として供給されるシリアルクロック信号ＳＣ，
チップイネーブル信号ＣＥＢ，ライトイネーブル信号Ｗ
ＥＢ，出力イネーブル信号ＯＥＢ，リセット信号ＲＥＳ
Ｂ，コマンドイネーブル信号ＣＤＥＢならびにレディー
／ビジー信号Ｒ／ＢＢと、コマンドレジスタＣＲから供
給されるコマンドデータとをもとに上記各種の内部制御
信号を選択的に形成し、フラッシュメモリの各部に供給
する。

【００２２】次に、トリミングデータメモリＴＲＯＭ
は、フラッシュメモリ又はＥＰＲＯＭ（イレイザブル・
プログラマブル・リード・オンリ・メモリ）等の不揮発
性メモリからなり、後述する内部電圧発生回路ＶＧの５
個の単位回路に対応して設けられた五つのアドレスを備
える。トリミングデータメモリＴＲＯＭは、フラッシュ
メモリが所定の試験モードとされるとき、外部の試験装
置からデータ入出力端子ＩＯ０〜ＩＯ７ならびにマルチ
プレクサＭＸを介して３ビットずつ供給される疑似トリ
ミングデータを順次取り込み、各アドレスに書き込む。
言うまでもなく、フラッシュメモリの各アドレスに書き
込まれた疑似トリミングデータは、フラッシュメモリの
動作電源が切断された状態でも保持される。また、上記
試験装置による試験動作が行われる間、トリミングデー
タメモリＴＲＯＭから合計１５ビットがパラレルに読み
出され、疑似トリミングデータＭＴ１０〜ＭＴ１２ない
しＭＴ５０〜ＭＴ５２として内部電圧発生回路ＶＧに供
給される。

【００２３】内部電圧発生回路ＶＧは、後述するよう
に、１個のヒューズ回路ＦＵＳＥと、内部電圧ＶＰ１〜
ＶＰ３ならびにＶＮ１〜ＶＮ２に対応して設けられる５
個の単位回路を備え、これらの単位回路のそれぞれは、
それぞれ１個のトリミングデータレジスタＲＥＧ１〜Ｒ
ＥＧ５，トリミングデータデコーダＤＥＣ１〜ＤＥＣ５
ならびに電圧制御回路ＶＬＣ１〜ＶＬＣ５を含む。内部
電圧発生回路ＶＧの各単位回路は、外部端子ＶＣＣを介
して動作電源として供給される電源電圧ＶＣＣをもと
に、所定の正電位とされる内部電圧ＶＰ１〜ＶＰ３ある
いは所定の負電位とされる内部電圧ＶＮ１〜ＶＮ２をそ
れぞれ形成して、これらの内部電圧を必要とするフラッ
シュメモリの各部に供給する。内部電圧発生回路ＶＧの
具体的構成及び動作ならびにその特徴については、後で
詳細に説明する。

【００２４】図２には、図１のフラッシュメモリに含ま
れる内部電圧発生回路ＶＧの一実施例のブロック図が示
されている。内部電圧発生回路ＶＧの単位内部電圧発生
回路ＵＶＧ１〜ＵＶＧ５の具体的構成及び動作の説明に
先立って、同図により内部電圧発生回路ＶＧの構成及び
動作の概要について説明する。

【００２５】図２において、内部電圧発生回路ＶＧは、
１個のヒューズ回路ＦＵＳＥと、内部電圧ＶＰ１，ＶＰ
２，ＶＰ３，ＶＮ１あるいはＶＮ２に対応して設けられ
る５個の単位内部電圧発生回路ＵＶＧ１〜ＵＶＧ５とを
備える。また、これらの単位内部電圧発生回路は、それ
ぞれ１個のトリミングデータレジスタＲＥＧ１，ＲＥＧ
２，ＲＥＧ３，ＲＥＧ４あるいはＲＥＧ５と、トリミン
グデータデコーダＤＥＣ１，ＤＥＣ２，ＤＥＣ３，ＤＥ
Ｃ４あるいはＤＥＣ５と、電圧制御回路ＶＬＣ１，ＶＬ
Ｃ２，ＶＬＣ３，ＶＬＣ４あるいはＶＬＣ５とを備え
る。

【００２６】内部電圧発生回路ＶＧの単位内部電圧発生
回路ＵＶＧ１〜ＵＶＧ５を構成するトリミングデータレ
ジスタＲＥＧ１〜ＲＥＧ５の一方の入力端子には、ヒュ
ーズ回路ＦＵＳＥから対応する３ビットのトリミングデ
ータＦＴ１０〜ＦＴ１２，ＦＴ２０〜ＦＴ２２，ＦＴ３
０〜ＦＴ３２，ＦＴ４０〜ＦＴ４２あるいはＦＴ５０〜
ＦＴ５２がそれぞれ供給され、その他方の入力端子に
は、前記トリミングデータメモリＴＲＯＭから対応する
３ビットの疑似トリミングデータＭＴ１０〜ＭＴ１２，
ＭＴ２０〜ＭＴ２２，ＭＴ３０〜ＭＴ３２，ＭＴ４０〜
ＭＴ４２あるいはＭＴ５０〜ＭＴ５２がそれぞれ供給さ
れる。各単位内部電圧発生回路のトリミングデータレジ
スタＲＥＧ１〜ＲＥＧ５には、さらに前記メモリ制御回
路ＭＣから内部制御信号ＲＬＦ及びＲＬＭが共通に供給
される。なお、内部制御信号ＲＬＭは、フラッシュメモ
リが外部の試験装置による試験動作を受けるとき所定の
タイミングで選択的にハイレベルとされ、内部制御信号
ＲＬＦは、フラッシュメモリが通常の動作状態とされる
とき定常的にハイレベルとされる。

【００２７】トリミングデータレジスタＲＥＧ１〜ＲＥ
Ｇ５の３ビットの相補出力信号は、対応するトリミング
データデコーダＤＥＣ１〜ＤＥＣ５にそれぞれ供給さ
れ、これらのトリミングデータデコーダの８ビットの出
力信号は、対応する電圧制御回路ＶＬＣ１〜ＶＬＣ５に
それぞれ供給される。電圧制御回路ＶＬＣ１〜ＶＬＣ５
の出力電圧は、前記内部電圧ＶＰ１〜ＶＰ３あるいはＶ
Ｎ１〜ＶＮ２として、これらの内部電圧を必要とするフ
ラッシュメモリの各部に供給される。

【００２８】ここで、内部電圧発生回路ＶＧの単位内部
電圧発生回路ＵＶＧ１〜ＵＶＧ５を構成するトリミング
データレジスタＲＥＧ１〜ＲＥＧ５は、フラッシュメモ
リが外部の試験装置による試験動作を受けるとき、トリ
ミングデータメモリＴＲＯＭから供給される疑似トリミ
ングデータＭＴ１０〜ＭＴ１２ないしＭＴ５０〜ＭＴ５
２を内部制御信号ＲＬＭに従ってそれぞれ取り込み、保
持する。また、フラッシュメモリが通常の動作状態とさ
れるときには、内部制御信号ＲＬＦの定常的なハイレベ
ルを受けて、ヒューズ回路ＦＵＳＥから供給されるトリ
ミングデータＦＴ１０〜ＦＴ１２ないしＦＴ５０〜ＦＴ
５２をそれぞれ取り込み、保持する。そして、これらの
疑似トリミングデータあるいはトリミングデータをもと
に、それぞれ非反転及び反転信号からなる相補内部トリ
ミングデータを形成して、対応するトリミングデータデ
コーダＤＥＣ１〜ＤＥＣ５に伝達する。

【００２９】トリミングデータデコーダＤＥＣ１〜ＤＥ
Ｃ５は、対応するトリミングデータレジスタＲＥＧ１〜
ＲＥＧ５から供給される相補内部トリミングデータをデ
コードして、電圧制御回路ＶＬＣ１〜ＶＬＣ５に対する
８ビットのトリミング制御信号の対応するビットを択一
的にハイレベルとする。電圧制御回路ＶＬＣ１〜ＶＬＣ
５は、後述するように、チャージポンプ回路を含む電圧
発生回路と、トリミング制御信号を受ける電位選択回路
とをそれぞれ含み、対応する所定の内部電圧ＶＰ１〜Ｖ
Ｐ３あるいはＶＮ１〜ＶＮ２を形成する。このとき、各
内部電圧の電位は、対応するトリミングデータデコーダ
ＤＥＣ１〜ＤＥＣ５から供給される８ビットのトリミン
グ制御信号に従って制御され、トリミングされる。

【００３０】図３には、図２の内部電圧発生回路ＶＧを
構成する単位内部電圧発生回路ＵＶＧ１の一実施例のブ
ロック図が示されている。また、図４及び図５には、図
３の単位内部電圧発生回路ＵＶＧ１の一実施例の部分的
な回路図がそれぞれ示され、図６には、その一実施例の
トリミング条件図が示されている。これらの図をもと
に、この実施例のフラッシュメモリの内部電圧発生回路
ＶＧを構成する単位内部電圧発生回路ＵＶＧ１〜ＵＶＧ
５の具体的構成及び動作ならびにその特徴について説明
する。なお、以下の回路図において、そのチャネル（バ
ックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャ
ンネル型であって、矢印の付されないＮチャンネルＭＯ
ＳＦＥＴと区別して示される。また、以下の記述では、
内部電圧ＶＰ１に対応する単位内部電圧発生回路ＵＶＧ
１を例に具体的説明を進めるが、その他の単位内部電圧
発生回路ＵＶＧ２〜ＵＶＧ５については、これとほぼ同
様な構成とされるため、以下の説明から類推されたい。

【００３１】図３において、単位内部電圧発生回路ＵＶ
Ｇ１は、前述のように、トリミングデータレジスタＲＥ
Ｇ１，トリミングデータデコーダＤＥＣ１ならびに電圧
制御回路ＶＬＣ１からなり、このうち電圧制御回路ＶＬ
Ｃ１は、基準電圧発生回路ＲＥＦＧ及び電位選択回路Ｖ
ＳＥＬを含む。トリミングデータレジスタＲＥＧ１の一
方の入力端子には、ヒューズ回路ＦＵＳＥから３ビット
のトリミングデータＦＴ１０〜ＦＴ１２が供給され、そ
の他方の入力端子には、トリミングデータメモリＴＲＯ
Ｍからやはり３ビットの疑似トリミングデータＭＴ１０
〜ＭＴ１２が供給される。トリミングデータレジスタＲ
ＥＧ１には、さらにメモリ制御回路ＭＣから内部制御信
号ＲＬＦ及びＲＬＭが供給される。

【００３２】一方、単位内部電圧発生回路ＵＶＧ１のト
リミングデータデコーダＤＥＣ１には、トリミングデー
タレジスタＲＥＧ１から３ビットの相補内部トリミング
データＴ１０＊〜Ｔ１２＊（ここで、例えば非反転内部
トリミングデータＴ１０Ｔ及び反転内部トリミングデー
タＴ１０Ｂを、合わせて相補内部トリミングデータＴ１
０＊のように＊を付して表す。また、それが有効レベル
とされるとき選択的にハイレベルとされるいわゆる非反
転信号等については、その名称の末尾にＴを付して表
す。以下同様）が供給され、その８ビットの出力信号つ
まりトリミング制御信号ＴＤ１０〜ＴＤ１７は、電圧制
御回路ＶＬＣ１の電位選択回路ＶＳＥＬに供給される。
電位選択回路ＶＳＥＬは、電位制御信号線ＶＣ１１及び
ＶＣ１２を介して基準電圧発生回路ＲＥＦＧに結合さ
れ、その２０個の出力端子から出力される出力電圧は、
出力電圧ＵＲＥＦ０１〜ＵＲＥＦ２０として図示されな
い後段回路に供給される。なお、この実施例では、特に
制限されないが、電位選択回路ＶＳＥＬの第１１番目の
出力電圧ＵＲＥＦ１１をもって、単位内部電圧発生回路
ＵＶＧ１の出力電圧つまり内部電圧ＶＰ１とされる。

【００３３】ここで、単位内部電圧発生回路ＵＶＧ１の
トリミングデータレジスタＲＥＧ１は、特に制限されな
いが、図４に示されるように、３個のフリップフロップ
ＦＦ０〜ＦＦ２を含み、これらのフリップフロップのそ
れぞれは、一対のデータ入力端子Ｄ１及びＤ２と、デー
タ入力端子Ｄ１及びＤ２に対応して設けられる一対のク
ロック入力端子とを有する。フリップフロップＦＦ０〜
ＦＦ２の一方のデータ入力端子Ｄ１には、ヒューズ回路
ＦＵＳＥから対応するトリミングデータＦＴ１０〜ＦＴ
１２がそれぞれ供給され、その他方のデータ入力端子Ｄ
２には、トリミングデータメモリＴＲＯＭから対応する
疑似トリミングデータＭＴ１０〜ＭＴ１２がそれぞれ供
給される。また、フリップフロップＦＦ０〜ＦＦ２の一
方のクロック入力端子には、内部制御信号ＲＬＦが共通
に供給され、その他方のクロック入力端子には、内部制
御信号ＲＬＭが共通に供給される。

【００３４】トリミングデータレジスタＲＥＧ１のフリ
ップフロップＦＦ０〜ＦＦ２は、フラッシュメモリが外
部の試験装置による試験動作を受けるとき、トリミング
データメモリＴＲＯＭから供給される疑似トリミングデ
ータＭＴ１０〜ＭＴ１２を内部制御信号ＲＬＭに従って
取り込み、保持する。また、フラッシュメモリが通常の
動作状態とされ内部制御信号ＲＬＦが定常的にハイレベ
ルとされるときは、ヒューズ回路ＦＵＳＥから供給され
るトリミングデータＦＴ１０〜ＦＴ１２を取り込み、保
持する。フリップフロップＦＦ０〜ＦＦ２の非反転出力
信号Ｑならびに反転出力信号／ＱつまりＱＢは、それぞ
れ相補内部トリミングデータＴ１０＊〜Ｔ１２＊の非反
転信号つまり非反転内部トリミングデータＴ１０Ｔ〜Ｔ
１２Ｔあるいは反転信号つまり反転内部トリミングデー
タＴ１０Ｂ〜Ｔ１２Ｂとして、対応するトリミングデー
タデコーダＤＥＣ１に供給される。

【００３５】一方、トリミングデータデコーダＤＥＣ１
は、特に制限されないが、８個の３入力のナンドゲート
ＮＡ１〜ＮＡ８と、これらのナンドゲートに対応して設
けられる８個のインバータＶ１〜Ｖ８とを含む。ナンド
ゲートＮＡ１〜ＮＡ８の第１ないし第３の入力端子に
は、トリミングデータレジスタＲＥＧ１から非反転内部
トリミングデータＴ１０Ｔ〜Ｔ１２Ｔあるいは反転内部
トリミングデータＴ１０Ｂ〜Ｔ１２Ｂがそれぞれ所定の
組み合わせをもって供給される。

【００３６】これにより、ナンドゲートＮＡ１の出力信
号は、反転内部トリミングデータＴ１０Ｂ〜Ｔ１２Ｂが
ともにハイレベルとされるとき、言い換えるならばトリ
ミングデータレジスタＲＥＧ１により保持されるトリミ
ングデータＦＴ１０〜ＦＴ１２あるいは疑似トリミング
データＭＴ１０〜ＭＴ１２が全ビット論理“０”とされ
るとき、選択的にロウレベルとされ、これを受けて対応
するトリミング制御信号ＴＤ１０が択一的にハイレベル
とされる。

【００３７】また、ナンドゲートＮＡ２の出力信号は、
非反転内部トリミングデータＴ１０Ｔならびに反転内部
トリミングデータＴ１１Ｂ〜Ｔ１２Ｂがともにハイレベ
ルとされるとき、言い換えるならばトリミングデータレ
ジスタＲＥＧ１により保持されるトリミングデータＦＴ
１０〜ＦＴ１２あるいは疑似トリミングデータＭＴ１０
〜ＭＴ１２の第１ビットが論理“１”とされかつ第２及
び第３ビットが論理“０”とされるとき、選択的にロウ
レベルとされ、これを受けて対応するトリミング制御信
号ＴＤ１１が択一的にハイレベルとされる。

【００３８】以下、同様に、ナンドゲートＮＡ３〜ＮＡ
８の出力信号は、その第１ないし第３の入力端子に供給
される相補内部トリミングデータＴ１０＊〜Ｔ１２＊の
非反転又は反転信号が対応する所定の組み合わせでとも
にハイレベルとされるとき、言い換えるならばトリミン
グデータレジスタＲＥＧ１により保持されるトリミング
データＦＴ１０〜ＦＴ１２あるいは疑似トリミングデー
タＭＴ１０〜ＭＴ１２の対応するビットが対応する所定
の組み合わせで論理“１”又は“０”とされるとき、選
択的にロウレベルとされ、これを受けて対応するトリミ
ング制御信号ＴＤ１２〜ＴＤ１７がそれぞれ択一的にハ
イレベルとされる。

【００３９】次に、電圧制御回路ＶＬＣ１の電位選択回
路ＶＳＥＬは、図５に示されるように、所定の電源電圧
と回路の接地電位との間に直列形態に設けられる２個の
ＰチャンネルＭＯＳＦＥＴＰ１及びＰ２ならびに２０個
のＮチャンネルＭＯＳＦＥＴＮ２を含む。このうち、Ｍ
ＯＳＦＥＴＰ１は、そのゲート及びドレインが共通結合
されることでダイオード形態とされ、ＭＯＳＦＥＴＰ２
のゲートは、電位制御信号線ＶＣ１１を介して基準電圧
発生回路ＲＥＦＧに結合される。

【００４０】一方、２０個のＭＯＳＦＥＴＮ２は、やは
りそのゲート及びドレインが共通結合されることでダイ
オード形態とされ、そのドレイン電位は、対応する出力
電圧つまり内部電圧ＵＲＥＦ０１〜ＵＲＥＦ２０とな
る。ＭＯＳＦＥＴＮ２の実質的な基板となるウェル領域
は、そのソースに共通結合されるとともに、対応するダ
イオードＤ１を介して上記電源電圧に共通結合される。
内部電圧ＵＲＥＦ０７〜ＵＲＥＦ１４に対応する８個の
ＭＯＳＦＥＴＮ２のドレインは、対応するＮチャンネル
ＭＯＳＦＥＴＮ１０〜Ｎ１７を介して電位制御信号線Ｖ
Ｃ１２に共通結合される。このうち、内部電圧ＵＲＥＦ
１１つまり内部電圧ＶＰ１に対応するＭＯＳＦＥＴＮ１
０のゲートには、トリミングデータデコーダＤＥＣ１か
らトリミング制御信号ＴＤ１０が供給される。また、内
部電圧ＵＲＥＦ１０〜ＵＲＥＦ０７に対応するＭＯＳＦ
ＥＴＮ１４〜Ｎ１７のゲートには、対応するトリミング
制御信号ＴＤ１４〜ＴＤ１７がそれぞれ供給され、内部
電圧ＵＲＥＦ１４〜ＵＲＥＦ１２に対応するＭＯＳＦＥ
ＴＮ１１〜Ｎ１３のゲートには、対応するトリミング制
御信号ＴＤ１１〜ＴＤ１３がそれぞれ供給される。

【００４１】ところで、試験装置による内部電圧ＶＰ１
の電位測定試験が行われるとき、ヒューズ回路ＦＵＳＥ
のヒューズはすべてその初期状態つまり非切断状態にあ
り、内部電圧発生回路ＶＧの単位内部電圧発生回路ＵＶ
Ｇ１に対するトリミングデータＦＴ１０〜ＦＴ１２つま
り相補内部トリミングデータＴ１０＊〜Ｔ１２＊は全ビ
ット論理“０”とされる。したがって、単位内部電圧発
生回路ＵＶＧ１のトリミングデータデコーダＤＥＣ１で
は、これに対応するトリミング制御信号ＴＤ１０が択一
的にハイレベルとなり、その電位選択回路ＶＳＥＬで
は、対応するＭＯＳＦＥＴＮ１０がオン状態となる。こ
れにより、基準電圧発生回路ＲＥＦＧは、ＭＯＳＦＥＴ
１４に対応する内部電圧ＵＲＥＦ１１を基準点として電
位制御動作を行い、内部電圧ＶＰ１の電位を所定のアル
ゴリズムに従って設定する。内部電圧ＶＰ１の電位は、
外部の試験装置により測定され、その結果をもとに疑似
トリミングデータＭＴ１０〜ＭＴ１２が選択的に形成さ
れる。

【００４２】試験装置による内部電圧ＶＰ１の電位測定
結果が７．００Ｖを超え又は５．７Ｖより低いとき、内
部電圧発生回路ＶＧを含むフラッシュメモリは、図６に
示されるように、ともに不良品とみなされ、出荷対象と
ならない。しかし、内部電圧ＶＰ１の電位測定結果が
５．７０Ｖから７．００Ｖの範囲内にある場合、フラッ
シュメモリは良品とみなされ、出荷対象となる。このと
き、試験装置は、まずフラッシュメモリの内部電圧発生
回路ＶＧの単位内部電圧発生回路ＵＶＧ１に対する疑似
トリミングデータＭＴ１０〜ＭＴ１２つまり相補内部ト
リミングデータＴ１０＊〜Ｔ１２＊を電位測定結果に応
じて選択的に論理“１”又は“０”とし、内部電圧ＶＰ
１の電位のトリミング動作を開始する。

【００４３】すなわち、試験装置は、内部電圧ＶＰ１の
電位測定結果が例えば６．７６Ｖ≦ＶＰ１＜７．００Ｖ
の間にあるとき、疑似トリミングデータＭＴ１０つまり
相補内部トリミングデータＴ１０＊を論理“１”とし、
その他の疑似トリミングデータＭＴ１１及びＭＴ１２つ
まり相補内部トリミングデータＴ１１＊及びＴ１２＊を
論理“０”とする。また、内部電圧ＶＰ１の電位測定結
果が例えば６．６３Ｖ≦ＶＰ１＜６．７６Ｖの間にある
ときには、疑似トリミングデータＭＴ１１つまり相補内
部トリミングデータＴ１１＊を論理“１”とし、その他
の疑似トリミングデータＭＴ１０及びＭＴ１２つまり相
補内部トリミングデータＴ１０＊及びＴ１２＊を論理
“０”とする。さらに、内部電圧ＶＰ１の電位測定結果
が、例えば６．５０Ｖ≦ＶＰ１＜６．６３Ｖ，６．１８
Ｖ≦ＶＰ１＜６．３０Ｖ，６．０６Ｖ≦ＶＰ１＜６．１
８Ｖ，５．９３Ｖ≦ＶＰ１＜６．０６Ｖならびに５．７
０Ｖ≦ＶＰ１＜５．９３の間にあるときは、疑似トリミ
ングデータＭＴ１２〜ＭＴ１０つまり相補内部トリミン
グデータＴ１２＊〜Ｔ１０＊をそれぞれ論理“０１
１”，“１００”，“１０１”，“１１０”，ならびに
“１１１”の組み合わせとする。これらの疑似トリミン
グデータＭＴ１０〜ＭＴ１２は、前述のように、フラッ
シュメモリのデータ入出力端子ＩＯ０〜ＩＯ７からマル
チプレクサＭＸを介してトリミングデータメモリＴＲＯ
Ｍに予め書き込まれる。

【００４４】内部電圧発生回路ＶＧでは、単位内部電圧
発生回路ＵＶＧ１のトリミングデータデコーダＤＥＣ１
により疑似トリミングデータＭＴ１０〜ＭＴ１２のデコ
ード動作が行われ、トリミング制御信号ＴＤ１０がロウ
レベルとなり、代わってトリミング制御信号ＴＤ１１〜
ＴＤ１７の対応するビットが択一的にハイレベルとされ
る。また、トリミング制御信号ＴＤ１０のロウレベルを
受けて、電位選択回路ＶＳＥＬのＭＯＳＦＥＴＮ１０が
オフ状態となり、代わってトリミング制御信号ＴＤ１１
〜ＴＤ１７に対応するＭＯＳＦＥＴＮ１１〜Ｎ１７が択
一的にオン状態となる。この結果、基準電圧発生回路Ｒ
ＥＦＧの電位制御動作の基準点が選択的に切り換えら
れ、内部電圧ＶＰ１の電位がトリミングされる。

【００４５】すなわち、内部電圧ＶＰ１の電位が期待値
６．５０Ｖより高くトリミング制御信号ＴＤ１１〜ＴＤ
１３のいずれが択一的にハイレベルとされるとき、電位
制御動作の基準点は内部電圧ＵＲＥＦ１１からＵＲＥＦ
１２〜ＵＲＥＦ１４のいずれかに移動し、内部電圧ＶＰ
１の電位は期待値６．５０Ｖとの間の電位差に応じた分
だけ高くされる。また、内部電圧ＶＰ１の電位が期待値
６．５０Ｖより低くトリミング制御信号ＴＤ１４〜ＴＤ
１７のいずれが択一的にハイレベルとされるときは、電
位制御動作の基準点が内部電圧ＵＲＥＦ１１からＵＲＥ
Ｆ０７〜ＵＲＥＦ１０のいずれかに移動し、内部電圧Ｖ
Ｐ１の電位は期待値６．５０Ｖとの間の電位差に応じた
分だけ低くされる。これにより、内部電圧ＶＰ１の電位
は期待値６．５Ｖに近い電位となり、各フラッシュメモ
リは、ヒューズ回路ＦＵＳＥのヒューズを切断すること
なく、試験動作を受け得るものとなる。

【００４６】なお、試験装置による試験動作では、他の
機能試験とともに、疑似トリミングデータＭＴ１０〜Ｍ
Ｔ１２を変化させつつ内部電圧ＶＰ１のトリミング動作
が繰り返され、内部電圧ＶＰ１の電位をより期待値６．
５Ｖに近づけるための最終的なトリミングデータが求め
られる。各フラッシュメモリでは、製品出荷に先立っ
て、ヒューズ回路ＦＵＳＥの対応するヒューズが上記最
終的なトリミングデータに応じて選択的に切断され、各
フラッシュメモリの単位内部電圧発生回路ＵＶＧ１から
出力される内部電圧ＶＰ１の電位が確定される。

【００４７】以上のように、この実施例のフラッシュメ
モリでは、フラッシュメモリ又はＥＰＲＯＭからなり内
部電圧ＶＰ１〜ＶＰ３ならびにＶＮ１〜ＶＮ２の電位制
御に必要な疑似トリミングデータＭＴ１０〜ＭＴ１２な
いしＭＴ５０〜ＭＴ５２を保持するトリミングデータメ
モリＴＲＯＭが設けられる。また、このトリミングデー
タメモリＴＲＯＭには、フラッシュメモリの動作確認試
験に先立って、電位測定試験の結果つまり初期状態にお
ける内部電圧ＶＰ１の電位と期待値６．５０Ｖとの間の
電位差に応じたトリミングデータＦＴ１０〜ＦＴ１２が
予め書き込まれる。したがって、従来の試験装置によ
り、独立したトリミングデータを各フラッシュメモリ等
のトリミングデータメモリＴＲＯＭに個別に書き込み、
これを動作電源切断後も保持させることができるため、
その後の試験動作を、複数のフラッシュメモリに対し同
時にかつ独立したトリミングデータをもって実施するこ
とができる。この結果、トリミング機能を有するフラッ
シュメモリの試験動作を効率化して、その低コスト化を
図ることができるものである。

【００４８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）内部電圧発生回路を備えかつ各内部電圧のトリミ
ング機能を有するフラッシュメモリ等に、例えばフラッ
シュメモリ又はＥＰＲＯＭ等の不揮発性メモリからなり
試験装置から供給される疑似トリミングデータを取り込
み、保持するトリミングデータメモリを設けることで、
従来の試験装置により、独立したトリミングデータを各
フラッシュメモリ等のトリミングデータメモリに個別に
書き込み、これを電源切断後も保持させることができる
という効果が得られる。（２）上記（１）項により、フラッシュメモリ等の機能
を確認し最終的なトリミングデータを得るための試験動
作を、複数のフラッシュメモリ等に対し同時にかつ独立
したトリミングデータをもって実施できるという効果が
得られる。（３）上記（１）項及び（２）項により、内部電圧発生
回路を備えかつ各内部電圧のトリミング機能を有するフ
ラッシュメモリ等の試験動作を効率化し、その低コスト
化を図ることができるという効果が得られる。

【００４９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、フラッシュメモリのメモリアレイＭ
ＡＲＹは、特にアンド型アレイであることを必須条件と
しない。また、メモリアレイＭＡＲＹは、任意数の冗長
素子を含むことができるし、メモリアレイＭＡＲＹなら
びにその直接周辺部は、任意数のメモリマットに分割で
きる。フラッシュメモリは、例えば×４ビット，×１６
ビット等、任意のビット構成を採りうるし、そのアドレ
ス構成及び記憶容量も任意である。さらに、フラッシュ
メモリのブロック構成や起動制御信号の名称及び組み合
わせならびに電源電圧の極性等は、種々の実施形態を採
りうる。

【００５０】図２において、内部電圧発生回路ＶＧは任
意数の単位内部電圧発生回路を備えることができるし、
各内部電圧の極性も任意である。また、トリミングデー
タ及び疑似トリミングデータのビット数は、各内部電圧
のトリミング精度に応じて任意に設定することができ
る。ヒューズ回路ＦＵＳＥは、例えば、各トリミングデ
ータレジスタ内にそれぞれ設けてもよい。図３におい
て、単位内部電圧発生回路ＵＶＧ１〜ＵＶＧ５のブロッ
ク構成は、種々の実施形態を採りうる。また、電位選択
回路ＶＳＥＬの出力端子数つまり各単位内部電圧発生回
路の出力電圧数は、必要に応じて任意に設定できる。図
４及び図５において、単位内部電圧発生回路ＵＶＧ１の
トリミングデータレジスタＲＥＧ１，トリミングデータ
デコーダＤＥＣ１ならびに電圧制御回路ＶＬＣ１の具体
的な回路構成は、その論理条件及び電位条件等が同一で
ある限りにおいて種々の実施形態を採りうる。

【００５１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、同様な内部電圧発
生回路を備えるＥＰＲＯＭや各種のメモリ集積回路なら
びにこれを含むシングルチップマイクロコンピュータ等
にも適用できる。この発明は、少なくとも内部電圧発生
回路を備えかつ内部電圧のトリミング機能を有する半導
体集積回路装置ならびにこのような半導体集積回路装置
を含む装置又はシステムに広く適用できる。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、内部電圧発生回路を備えか
つ各内部電圧のトリミング機能を有するフラッシュメモ
リ等に、例えばフラッシュメモリ又はＥＰＲＯＭ等の不
揮発性メモリからなり試験装置から供給される疑似トリ
ミングデータを取り込み、保持するトリミングデータメ
モリを設けることで、従来の試験装置により、独立した
トリミングデータを各フラッシュメモリ等のトリミング
データメモリに個別に書き込み、これを電源切断後も保
持させることができるため、フラッシュメモリ等の機能
を確認し最終的なトリミングデータを得るための試験動
作を、複数のフラッシュメモリ等に対し同時にかつ独立
したトリミングデータをもって実施することができる。
この結果、内部電圧発生回路を備えかつ各内部電圧のト
リミング機能を有するフラッシュメモリ等の試験動作を
効率化し、その低コスト化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されフラッシュメモリの一実施
例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれる内部電圧発
生回路の一実施例を示すブロック図である。

【図３】図２の内部電圧発生回路を構成する単位内部電
圧発生回路の一実施例を示すブロック図である。

【図４】図３の単位内部電圧発生回路の一実施例を示す
部分的な回路図である。

【図５】図３の単位内部電圧発生回路の一実施例を示す
他の部分的な回路図である。

【図６】図３の単位内部電圧発生回路の一実施例を示す
トリミング条件図である。

【図７】この発明に先立って本願発明者等が開発したフ
ラッシュメモリに含まれる内部電圧発生回路の一例を示
すブロック図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＭＸ……マルチプレ
クサ、ＳＡＲＧ……センスアンプレジスタ、ＹＧ……Ｙ
ゲート回路、ＹＤ……Ｙアドレスデコーダ、ＹＣ……Ｙ
アドレスカウンタ、ＩＯ……データ入出力回路、ＴＣ…
…テスト回路、ＣＲ……コマンドレジスタ、ＭＣ……メ
モリ制御回路、ＴＲＯＭ……トリミングデータメモリ、
ＶＧ……内部電圧発生回路。ＳＣ……シリアルクロック
信号、ＣＥＢ……チップイネーブル信号、ＷＥＢ……ラ
イトイネーブル信号、ＯＥＢ……出力イネーブル信号、
ＲＥＳＢ……リセット信号、ＣＤＥＢ……コマンドイネ
ーブル信号、Ｒ／ＢＢ……レディー／ビジー信号、ＩＯ
０〜ＩＯ７……データ入出力端子、ＶＣＣ……電源電圧
又はその入力端子、ＶＳＳ……接地電位又はその入力端
子。ＦＵＳＥ……ヒューズ回路、ＵＶＧ１〜ＵＶＧ５…
…単位内部電圧発生回路、ＲＥＧ１〜ＲＥＧ５……トリ
ミングデータレジスタ、ＤＥＣ１〜ＤＥＣ５……トリミ
ングデータデコーダ、ＶＬＣ１〜ＶＬＣ５……電圧制御
回路、ＶＰ１〜ＶＰ３，ＶＮ１〜ＶＮ２……内部電圧。
ＲＥＦＧ……基準電圧発生回路、ＶＳＥＬ……電位選択
回路、ＦＴ１０〜ＦＴ１２ないしＦＴ５０〜ＦＴ５２…
…トリミングデータ、ＭＴ１０〜ＭＴ１２ないしＭＴ５
０〜ＭＴ５２……疑似トリミングデータ、Ｔ１０＊〜Ｔ
１２＊……相補内部トリミングデータ、ＴＤ１０〜ＴＤ
１７……トリミング制御信号、ＵＲＥＦ０１〜ＵＲＥＦ
２０……出力電圧。ＦＦ０〜ＦＦ２……フリップフロッ
プ、ＮＡ１〜ＮＡ８……ナンド（ＮＡＮＤ）ゲート、Ｖ
１〜Ｖ８……インバータ。Ｐ１〜Ｐ２……Ｐチャンネル
ＭＯＳＦＥＴ、Ｎ１０〜Ｎ１７，Ｎ２……Ｎチャンネル
ＭＯＳＦＥＴ、Ｄ１……ダイオード。ＰＴ０〜ＰＴ２…
…ボンディングパッド。

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４ (72)発明者岡田輝孝東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者向田英史東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者加藤信夫東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者岩田和也東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者内田博之東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者藤岡久子東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】所定のヒューズが切断されることで対応
するトリミングデータを選択的に有効レベルとするヒュ
ーズ回路と、上記トリミングデータに対応する試験用の疑似トリミン
グデータを保持する不揮発性メモリと、上記トリミングデータ又は疑似トリミングデータに従っ
てその所定の出力電圧の電位が選択的に切り換えられる
内部電圧発生回路とを具備することを特徴とする半導体
集積回路装置。
【請求項２】請求項１において、上記半導体集積回路装置は、所定数個同時に、所定の試
験装置による所定の試験動作を受けるものであって、上記不揮発性メモリには、上記試験動作に際して上記疑
似トリミングデータが選択的に書き込まれるものであ
り、上記ヒューズは、上記疑似トリミングデータに応じて選
択的に切断状態とされるものであることを特徴とする半
導体集積回路装置。
【請求項３】請求項１又は請求項２において、上記半導体集積回路装置は、フラッシュメモリであっ
て、上記不揮発性メモリは、フラッシュメモリ又はＥＰＲＯ
Ｍからなるものであることを特徴とする半導体集積回路
装置。