JP2010263131A - 超格子デバイス及びその製造方法、並びに、超格子デバイスを含む固体メモリ、データ処理システム及びデータ処理装置 - Google Patents
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Abstract
【課題】少ないエネルギーで結晶構造が高速に遷移する超格子デバイスを提供する。
【解決手段】エネルギーの印加によって結晶構造が可逆的に遷移する結晶層1と結晶層1とは異なる組成を有する結晶層2とが積層された超格子積層体10と、超格子積層体10の下地であり、結晶層1の積層面を(111)配向させる配向層3とを備える。本発明によれば、配向層3を下地として用いることにより、結晶層1の積層面を(111)配向させることができる。積層面が(111)配向した結晶層1は、比較的少ないエネルギー印加によって結晶構造が可逆的に遷移するため、このような結晶層を持つ超格子デバイスの特性を高めることが可能となる。
【選択図】図1
【解決手段】エネルギーの印加によって結晶構造が可逆的に遷移する結晶層1と結晶層1とは異なる組成を有する結晶層2とが積層された超格子積層体10と、超格子積層体10の下地であり、結晶層1の積層面を(111)配向させる配向層3とを備える。本発明によれば、配向層3を下地として用いることにより、結晶層1の積層面を(111)配向させることができる。積層面が(111)配向した結晶層1は、比較的少ないエネルギー印加によって結晶構造が可逆的に遷移するため、このような結晶層を持つ超格子デバイスの特性を高めることが可能となる。
【選択図】図1
Description
本発明は超格子デバイス及びその製造方法に関し、特に、エネルギーの印加によって結晶構造が可逆的に遷移する結晶層を有する超格子デバイス及びその製造方法に関する。また、本発明は、超格子デバイスを含む固体メモリ、データ処理システム及びデータ処理装置に関する。
現在、DVD−RWなど書き替え型光ディスクの記録層の材料として、いわゆる相変化材料が広く用いられている。代表的な相変化材料としては、アンチモン(Sb)及びテルル(Te)を主成分とするカルコゲン化合物が知られており、結晶相における光反射率とアモルファス相における光反射率との差を利用して情報の記録が行われる。結晶相からアモルファス相への遷移は、レーザビームの照射によって融点以上の温度に加熱した後、急速に冷却することによって行われる。一方、アモルファス相から結晶相への遷移は、レーザビームの照射によって結晶化温度以上、融点未満の温度に加熱した後、緩やかに冷却することによって行われる。
相変化材料は光ディスクの記録層だけではなく、近年においては、半導体メモリの記録層の材料としても注目されている。半導体メモリの記録層の材料として相変化材料を用いた場合、結晶相における電気抵抗とアモルファス相における電気抵抗との差を利用して情報の記録が行われる。このような半導体メモリは、一般にPRAM(Phase change Random Access Memory)と呼ばれている。
従来、このようなデバイスにおいてはバルク状の相変化材料が用いられてきた。しかしながら、本発明者らの一部は、互いに組成の異なる2種類の相変化材料によって超格子を形成することにより、相変化に必要なエネルギーが大幅に低減されることを見いだした(特許文献1,2参照)。
しかしながら、相変化材料によって超格子を形成することは容易ではなく、成膜条件によってデバイス特性が大きく変化する。本発明者らは、このような問題を解決すべく鋭意研究を重ねた結果、超格子積層体の下地となる層の表面状態がデバイス特性に大きな影響を与えていることを見いだした。
例えば、特許文献2には、GeTe層とSb2Te3層が交互に積層された超格子構造体が記載されているが、GeTeは歪んだNaCl型の立方晶である一方、Sb2Te3層は六方晶である。このため、GeTe層とSb2Te3層によって超格子構造を得るためには、GeTe層の積層面を(111)配向させる必要がある。しかしながら、GeTe層の結晶方向は下地となる層の表面状態に強く依存するため、下地となる層の表面状態によっては超格子構造体に格子乱れが多くなることが判明した。本発明は、このような技術的知見に基づきなされたものである。
本発明による超格子デバイスは、結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第1の結晶層と前記第1の結晶層とは異なる組成を有する第2の結晶層とが積層された超格子積層体と、前記超格子積層体の下地であり、前記第1の結晶層の積層面を(111)配向させる配向層と、を備えることを特徴とする。
本発明による超格子デバイスの製造方法は、結晶格子が六方晶であり少なくとも表面部分においてc軸が積層方向に配向した配向層を基板上に形成する第1のステップと、結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第1の結晶層を前記配向層の表面に形成する第2のステップと、前記第1の結晶層の表面に、前記第1の結晶層とは異なる組成を有する第2の結晶層を形成する第3のステップと、を備えることを特徴とする。
ここで「超格子」とは、互いに組成の異なる複数の結晶が重なり合うことによって得られる、各結晶の結晶格子よりも長い周期構造を有する結晶格子を指す。
本発明によれば、配向層を下地として用いることにより、立方晶である第1の結晶層の(111)面を積層面とすることができる。積層面が(111)配向した第1の結晶層は、比較的少ないエネルギー印加によって構成原子の位置が可逆的に入れ替わるため、このような結晶層を持つ超格子デバイスの特性を高めることが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図1は、本発明の好ましい実施形態による超格子デバイスSLの構造を示す断面図である。
図1に示すように、本実施形態による超格子デバイスSLは、結晶層1と結晶層2が交互に複数積層されてなる超格子積層体10と、超格子積層体10の下地である配向層3とを備えている。
結晶層1は、結晶格子が立方晶であり、エネルギーの印加によって構成原子の位置が可逆的に入れ替わる層である。ここで、「構成原子の位置が可逆的に入れ替わる」とは、結晶格子の基本構造を維持しつつ、結晶に含まれる原子の配位数が変化するケース、結晶格子の基本構造や配位数は変化しないものの、所定の原子間の距離が変化するケースなどを含む概念であり、少なくとも常温で安定的な2以上の結晶構造間において遷移可能であれば足りる。立方晶である結晶層1は、積層面が(111)配向していると、比較的少ないエネルギー印加によって構成原子の位置が入れ替わる。
例えば、ゲルマニウム(Ge)を主成分とするNaCl型の立方晶のカルコゲン化合物は、ゲルマニウム原子の安定的な位置が複数存在することがある。したがって、このような化合物においては、積層面を(111)配向させることにより、エネルギーの印加によってゲルマニウム原子の位置を可逆的に移動させることが可能となる。具体的には、ゲルマニウム(Ge)及びテルル(Te)を主成分とするカルコゲン化合物の場合、エネルギーを印加すると、テルル原子の位置は実質的に変化しないものの、ゲルマニウム原子の位置が変化する。しかも、変化の前後における結晶のエネルギー安定度に著しい差がないことから、ゲルマニウム原子の位置を可逆的に移動させることが容易となる。このような現象は、ゲルマニウム(Ge)とテルル(Te)の比を1:1とすることにより再現性良く発現する。
結晶層1の材料としては、アルミニウム(Al)を主成分とするNaCl型の立方晶のカルコゲン化合物(例えばAlTe)を用いることも可能である。アルミニウム(Al)を主成分とするカルコゲン化合物は、エネルギーの印加によってアルミニウム原子の位置が変化しうるが、量子力学計算によるシミュレーションの結果によれば、変化の前後における結晶のエネルギー安定度の差がある程度大きく、このため、アルミニウム原子の位置を可逆的に移動させるためには、比較的大きなエネルギー印加が必要であると考えられる。
他方、SiTeやCTeなどのカルコゲン化合物は、量子力学計算によるシミュレーションの結果によれば、変化の前後における結晶のエネルギー安定度の差が著しく大きいため、シリコン原子や炭素原子の位置を可逆的に移動させることは困難であると考えられる。したがって、SiTeやCTeなどのカルコゲン化合物は、結晶層1の材料としては不適切である。
ここで「主成分」とは、各結晶層の基本単位格子を形成する元素をいう。
図2は、ゲルマニウム(Ge)とテルル(Te)の比が1:1であるカルコゲン化合物の結晶構造の変化を説明するための模式図であり、(a)は結晶構造Aを示し、(b)は結晶構造Bを示している。
図2(a)に示すように、結晶構造Aにおいては、中央の1個のゲルマニウム原子がNaCl型の立方格子を構成するテルル原子のうち、前後、左右および上下の6個のテルル原子Te(1)〜Te(6)に配位している。図2(a)において、Te(1)とは格子の前面に位置するテルル原子であり、Te(2)とは格子の背面に位置するテルル原子であり、Te(3)とは格子の左面に位置するテルル原子であり、Te(4)とは格子の右面に位置するテルル原子であり、Te(5)とは格子の上面に位置するテルル原子であり、Te(6)とは格子の下面に位置するテルル原子である。かかる構造は安定的な構造であり、外部から所定以上のエネルギーを与えない限り変化しない。図2(a)に示す結晶構造Aにおいては、電気抵抗は相対的に低くなる。PRAMにおいては、カルコゲン化合物が低抵抗となる状態は「セット状態」と呼ばれる。したがって、本明細書においても、結晶層1が結晶構造Aである状態を「セット状態」と呼ぶ。
これに対し、図2(b)に示す結晶構造Bにおいては、中央の1個のゲルマニウム原子が4個のテルル原子Teに配位している。具体的には、結晶構造Aと比べると、Te(1),Te(3),Te(5)には配位せず、代わりにTe(7)に配位した構造となる。図2(b)において、Te(7)とは格子の右下奥の角に位置するテルル原子である。かかる構造も安定的な構造であり、外部から所定以上のエネルギーを与えない限り変化しない。図2(b)に示す結晶構造Bにおいては、電気抵抗は相対的に高くなる。PRAMにおいては、カルコゲン化合物が高抵抗となる状態は「リセット状態」と呼ばれる。したがって、本明細書においても、結晶層1が結晶構造Bである状態を「リセット状態」と呼ぶ。
結晶構造Aから結晶構造Bへの遷移(リセット動作)、並びに、結晶構造Bから結晶構造Aへの遷移(セット動作)は、外部からエネルギーを与えることによって行われる。外部から与えるエネルギーとしては、電気的エネルギー、熱的エネルギー、光的エネルギー、磁気的エネルギー又はこれらの組み合わせを挙げることができる。結晶構造Aから結晶構造Bへの遷移には相対的に高いエネルギーが必要であり、実験およびシミュレーションの結果によれば、2.7eVのエネルギーが必要である。逆に、結晶構造Bから結晶構造Aへの遷移には相対的に低いエネルギーが必要であり、実験およびシミュレーションの結果によれば、2.3eVのエネルギーが必要である。すなわち、結晶構造Aから結晶構造Bへの遷移に必要なエネルギーをE1とし、結晶構造Bから結晶構造Aへの遷移に必要なエネルギーをE2とすると、E1>E2である。したがって、遷移前がいずれの結晶構造であっても、E1を超えるエネルギーを印加すれば結晶構造Bへの遷移の可能性が高まり、E2超E1未満のエネルギーを印加すれば結晶構造Aへの遷移の可能性が高まる。
図1に戻って、結晶層2は結晶層1とは異なる組成を有する層であり、積層方向に結晶層1を挟み込むことにより、結晶層1の上記の遷移動作を補助する役割を果たす。したがって、結晶層2の結晶構造が遷移する必要はない。但し、結晶層2の結晶構造が遷移しても構わない。
結晶層2は、結晶格子が六方晶でありc軸が積層方向に配向していることが好ましい。これによれば、結晶層1に含まれる原子の移動に寄与する空洞領域が結晶層2の結晶格子ごとに形成されることから、結晶層1の上記の遷移動作が容易となる。具体的には、結晶層2の材料としてはアンチモン(Sb)を主成分とするカルコゲン化合物を挙げることができ、結晶層1がゲルマニウム(Ge)及びテルル(Te)を主成分とするカルコゲン化合物である場合、結晶層2はアンチモン(Sb)及びテルル(Te)を主成分とするカルコゲン化合物や、ビスマス(Bi)及びテルル(Te)を主成分とするカルコゲン化合物であることが好ましい。特に、アンチモン(Sb)及びテルル(Te)を主成分とするカルコゲン化合物であることが最も好ましい。
より具体的には、結晶層1の材料としてゲルマニウム(Ge)とテルル(Te)の比が1:1であるカルコゲン化合物(GeTe)を用いた場合、結晶層2の材料としては、アンチモン(Sb)とテルル(Te)の比が2:3であるカルコゲン化合物(Sb2Te3)を用いることが好ましい。
図3は、結晶層1の材料としてGeTeを用い、結晶層2の材料としてSb2Te3を用いた場合における結晶構造の変化を説明するための模式図であり、(a)は結晶構造Aを示し、(b)は結晶構造Bを示している。また、(c)は結晶構造Aから結晶構造B(またはその逆)への遷移中における結晶構造を示している。
図3(a)に示すように、結晶層1が結晶構造Aを取っている場合にはゲルマニウム原子はテルルにより構成されるNaCl型の立方格子のほぼ中心から僅かに逸れた場所に位置し、これにより、NaCl型の立方格子のコーナーにあるテルル原子とゲルマニウム原子との間に空洞領域V1が生じる。これに対し、図3(b)に示すように、結晶層1が結晶構造Bを取っている場合にはゲルマニウム原子はコーナーにあるテルル原子とそれを取り囲む3つの面の中心に位置するテルル原子と正四面体構造をとるように位置し、これにより、空洞領域V2が生じる。すなわち、ゲルマニウム原子の位置と空洞領域の位置が入れ替わる。このように、結晶構造Aにおいて生じる空洞領域V1に結晶構造Bのゲルマニウム原子が配置され、逆に、結晶構造Bにおいて生じる空洞領域V2に結晶構造Aのゲルマニウム原子が配置される。これにより、安定した結晶構造間における遷移が可能となる。
各結晶層1,2の積層方向における結晶格子数については1以上であれば特に限定されない。すなわち、結晶層1,2のそれぞれが1層の結晶格子によって構成されていても構わないし、2層以上の結晶格子によって構成されていても構わない。したがって、結晶層1を構成する1層の結晶格子を[1]と表記し、結晶層2を構成する1層の結晶格子を[2]と表記した場合、[12121212・・・]と1結晶格子ずつ積層しても構わないし、[11221122・・・]と2結晶格子ずつ積層しても構わない。
また、各結晶層1の積層方向における結晶格子数と、各結晶層2の積層方向における結晶格子数とが一致している必要はない。したがって、[122122122・・・]のように、結晶層1と結晶層2の結晶格子比を1:2としても構わないし、[1222212222・・・]のように結晶層1と結晶層2の結晶格子比を1:4としても構わない。さらには、各結晶層1の積層方向における格子数が全て一致している必要もなく、同様に、各結晶層2の積層方向における格子数が全て一致している必要もない。したがって、[122112122・・・]と積層しても構わない。
但し、結晶層1は構成原子の位置が可逆的に入れ替わる層であることから、各結晶層1の積層方向における結晶格子数は少ない方がコヒーレント性に優れ、より高速な遷移動作を行うことが可能となる。この点を考慮すれば、各結晶層1を1層の結晶格子によって構成することが好ましい。すなわち、[12121212・・・]としたり、[122122122・・・]としたり、[1222212222・・・]とすることが好ましい。
図1に戻って、配向層3は超格子積層体10の下地層であり、立方晶である結晶層1の積層面を(111)配向させる役割を果たす。結晶層1は、積層面が(111)配向している場合に最も少ないエネルギーで遷移する。したがって、超格子デバイスSLのデバイス特性を高めるためには、立方晶である結晶層1の積層面を(111)配向させる必要がある。しかしながら、結晶構造が遷移する材料、例えば上述したGeTe化合物は、スパッタリング法、分子線エピタキシー(MBE)、ALD法またはCVD法などの気相成長法を用いて堆積させても、下地の状態によっては(111)面が積層面とはならない。配向層3は、このような問題を解決するために用いられる層であり、配向層3の表面に結晶層1を成膜することにより、結晶層1の積層面が(111)面となる。
配向層3の材料としては、結晶層1の積層面を(111)配向させる機能があれば特に限定されないが、結晶層1の材料がGeTe化合物のようにNaCl型の立方格子から構成される場合には、少なくとも結晶層1と接する部分における結晶格子が六方晶でありc軸が積層方向に配向する材料を選択することが好ましい。c軸が積層方向に配向した六方晶材料の表面にNaCl型の立方晶材料を堆積させると、NaCl型の立方晶は下地である六方晶材料の格子面の影響を受け、積層面が(111)面となる。
図4(a)は、c軸配向した配向層3を示す図であり、図4(b)は結晶層1の(111)面を示す図である。
図4(a)に示すように、六方晶である配向層3をc軸配向させると、積層面3aは六角形となる。このため、c軸配向した配向層3の表面にNaCl型の立方晶である結晶層1を堆積させると、図4(b)に示す(111)面が積層面1aとなる。すなわち、立方晶の(111)面は図4(b)に示すように三角形であることから、c軸配向した配向層3の積層面3aと整合する(図4(a)に示す符号1a参照)。このため、c軸配向した配向層3の表面に立方晶である結晶層1を堆積させると、(111)面が積層面1aとなるのである。これに対し、このような配向層3が存在しなければ、結晶層1は例えば(100)面に配向してしまい、この場合、超格子構造体に多くの格子乱れが形成されてしまう。
配向層3の材料としては、結晶層2と同様の材料、すなわち、アンチモン(Sb)を主成分とするカルコゲン化合物を挙げることができ、アンチモン(Sb)及びテルル(Te)を主成分とするカルコゲン化合物やビスマス(Bi)及びテルル(Te)を主成分とするカルコゲン化合物であることが好ましい。特に、アンチモン(Sb)及びテルル(Te)を主成分とするカルコゲン化合物を用いることが最も好ましい。或いは、配向層3の材料として、アンチモン(Sb)単結晶を用いることも可能である。
より具体的には、結晶層1の材料としてゲルマニウム(Ge)とテルル(Te)の比が1:1であるカルコゲン化合物(GeTe)を用いた場合、配向層3の材料としては、アンチモン(Sb)とテルル(Te)の比が2:3であるカルコゲン化合物(Sb2Te3)を用いることが好ましい。このように、配向層3は、結晶層2と同じ組成をもつ材料を選択することができる。結晶層2と配向層3とを同じ材料とすれば、これらを同じ条件で成膜することができることから、製造工程が簡素化される。また、結晶層2が結晶層1の配向層として機能することから、配向層3と接しない上方の結晶層1についても積層面を(111)配向させることが可能となる。
Sb2Te3化合物は、スパッタリング法、分子線エピタキシー法、ALD法またはCVDなどの気相成長法を用いて堆積させるとc軸を積層方向に配向する。但し、成膜直後においては、c軸の積層方向への配向が十分ではなく、膜厚が増すごとに積層方向へのc軸の配向強度が高まる。具体的には、配向層3の材料としてSb2Te3化合物を用いた場合、配向層3の厚さとしては3nm以上であることが好ましく、5nm以上であることがより好ましい。これは、配向層3の膜厚が3nm未満であると配向層3のc軸への配向強度が不十分となり、その結果、結晶層1の積層面を(111)配向させる機能が十分に得られないからであり、配向層3の膜厚が5nm以上であると配向層3のc軸への配向強度が十分となり、その結果、結晶層1の積層面がほぼ完全に(111)配向するからである。かかる観点からは配向層3の膜厚を過度に厚くする必要はなく、したがって配向層3の膜厚は5nm以上、10nm以下であることが特に好ましい。
図5は、本実施形態による超格子デバイスSLの製造装置の構造を示す模式的な断面図である。
図5に示す製造装置は、いわゆる分子線エピタキシー装置であり、真空チャンバー30と、真空チャンバー30内を減圧する減圧装置31と、真空チャンバー30内に設けられたステージ32と、3つのソース41〜43とを備えている。ソース41はテルル(Te)であり、ソース42はアンチモン(Sb)であり、ソース43はゲルマニウム(Ge)である。各ソース41〜43にはそれぞれシャッタ41a〜43aが設けられており、これによりソース原子の照射の有無を個別に選択できる。ソース41〜43と基板33との距離は、100mm以上であることが好ましい。これは、ソース41〜43と基板33との距離が遠くなると、照射時間による積層量の制御性が向上するとともに、積層膜の均一性が向上し、さらには、基板表面での原子安定位置への熱的なマイグレーション効果が大きくなり、各層の結晶化に有利となるからである。かかる効果は、ソース41〜43と基板33との距離を100mm以上とすることによってある程度得ることができ、200mm程度とすることにより十分に得ることができる。
図5に示す製造装置を用いた超格子デバイスSLの製造方法は次の通りである。
まず、ステージ32に基板33を載置した後、減圧装置31を用いて真空チャンバー30の内部を所定の真空度に減圧する。基板33の材料としては例えばシリコン(Si)を用いることができる。基板33の温度としては、100℃以上、400℃以下に設定することが好ましい。これは、100℃未満ではSb2Te3が結晶化せずアモルファス状態となってしまうからであり、400℃を超えるとSb2Te3などの構成要素が昇華してしまうからである。この状態で、シャッタ41a,42aを開く。シャッタ43aは閉じたままとする。これにより、ソース41のテルル(Te)とソース42のアンチモン(Sb)が基板に照射され、Sb2Te3化合物が形成される。成膜直後においては、Sb2Te3化合物のc軸は積層方向への配向が十分ではないが、膜厚が増すごとに積層方向へのc軸の配向強度が高まり、5nm以上成膜すれば、少なくとも表面部分においては結晶のc軸が積層方向に配向する。これにより、配向層3の成膜が完了する。
次に、シャッタ41a,43aを開き、シャッタ42aを閉じる。これにより、ソース41のテルル(Te)とソース43のゲルマニウム(Ge)が配向層3に照射され、GeTe化合物が形成される。この時、下地となる配向層3の少なくとも表面部分においては、結晶のc軸が積層方向に配向していることから、その表面に成膜されるGeTe化合物は積層方向が(111)面となる。このようにしてGeTe化合物を所定の膜厚に成膜すれば、結晶層1の成膜が完了する。
次に、シャッタ41a,42aを開き、シャッタ43aを閉じる。これにより、ソース41のテルル(Te)とソース43のアンチモン(Sb)が結晶層1に照射され、Sb2Te3化合物が形成される。この時、下地となる結晶層1の積層面が(111)配向していることから、その表面に成膜されるSb2Te3化合物のc軸が積層方向に配向される。このようにしてSb2Te3化合物を所定の膜厚に成膜すれば、結晶層2の成膜が完了する。
その後は、結晶層1の成膜と結晶層2の成膜を交互に行う。これにより、配向層3の表面に結晶層1と結晶層2が交互に積層されてなる超格子積層体10が形成され、超格子デバイスSLが完成する。
図6は、本実施形態による超格子デバイスSLを利用した固体メモリのメモリセル構造を示す略断面図である。
図6に示すメモリセルは、図1に示した超格子デバイスSLを積層方向に挟むように設けられた上部電極11及び下部電極12を備えている。上部電極11は超格子積層体10に接して設けられ、下部電極12は配向層3に接して設けられている。
上部電極11及び下部電極12は金属などの導電体からなる。具体的な材料としては、アルミニウム(Al)やタングステン(W)、チタン(Ti)などの金属材料、窒化チタン(TiN)や窒化タングステン(WN)などの金属窒化物、チタンシリサイド(TiSi)やコバルトシリサイド(CoSi)などの金属シリサイド、n型又はp型の不純物がドープされたポリシリコンなどが挙げられる。上部電極11及び下部電極12の材料は同一である必要はなく、互いに異なっていても構わない。
図6に示す例では、上部電極11はライト回路21及びリード回路22に接続されており、下部電極12はMOSトランジスタなどのスイッチングデバイス23を介して接地されている。
ライト回路21は、リセット回路21aとセット回路21bとを含んでいる。上述の通り、結晶層1が結晶構造Aである状態がセット状態であり、結晶層1が結晶構造Bである状態がリセット状態である。リセット回路21aは、結晶層1を結晶構造A(セット状態)から結晶構造B(リセット状態)に遷移させる。一方、セット回路21bは、結晶層1を結晶構造B(リセット状態)から結晶構造A(セット状態)に遷移させる。
リセット回路21aは、結晶構造Aから結晶構造Bへの遷移に必要なエネルギーE1を超えるエネルギーを超格子積層体10に与える回路である。かかるエネルギーは、リセット電流Iresetによって与えられる。一方、セット回路21bは、結晶構造Bから結晶構造Aへの遷移に必要なエネルギーE2を超え、E1未満のエネルギーを超えるエネルギーを超格子積層体10に与える回路である。かかるエネルギーは、セット電流Isetによって与えられる。超格子積層体10に与えるエネルギー量は、超格子積層体10に流す電流量によって調整することができる。したがって、本例ではIreset>Isetである。
図6に示すように、上部電極11及び下部電極12は、超格子デバイスSLを積層方向に挟むように設けられていることから、スイッチングデバイス23をオンさせた状態でライト回路21を用いて超格子積層体10にセット電流Iset又はリセット電流Iresetを流すと、電流の流れる方向は超格子積層体10の積層方向に対して垂直となる。これにより、超格子積層体10には積層方向にエネルギーが印加され、その結果、印加されたエネルギーは結晶構造の遷移に効率よく利用される。
一方、従来のようなバルク状の相変化材料においては、印加されたエネルギーの大部分がエントロピーの増大に消費され、結晶構造の遷移に利用される部分は僅かとなる。このため、従来の固体メモリにおいては、相変化を引き起こすために必要なエネルギーが比較的大きく、且つ、相変化に要する時間が比較的長いという問題があった。これに対し、本実施形態では原子配列がコヒーレント性を有していることから、印加されたエネルギーの多くが結晶構造の遷移に利用される。このため、本実施形態による固体メモリにおいては、結晶構造の遷移に必要なエネルギーが従来に比べて小さく、且つ、結晶構造の遷移に要する時間が従来に比べて短くなる。
リード回路22は、結晶層1の結晶構造を遷移させることなく、超格子積層体10にリード電流Ireadを流す役割を果たす。上述の通り、結晶構造Aにおいては電気抵抗が相対的に低く、結晶構造Bにおいては電気抵抗が相対的に高くなることから、スイッチングデバイス23をオンさせた状態で、超格子積層体10にリード電流Ireadを通電することによってその電気抵抗を測定すれば、結晶層1の結晶構造が結晶構造Aであるのか結晶構造Bであるのかを判別することが可能となる。リード電流Ireadによって超格子積層体10に与えられエネルギーは、E2以下に設定される。すなわち、Iread≪Isetに設定される。このため、超格子積層体10にリード電流Ireadを通電しても、結晶層1の結晶構造が遷移することはない。すなわち非破壊読み出しが行われる。
図7は、本実施形態による超格子デバイスSLを利用した固体メモリ100のブロック図である。
図7に示す固体メモリ100は、外部からアドレス信号ADD及びコマンドCMDを入力することによってメモリセルアレイ110にアクセス可能な装置である。すなわち、コマンドCMDがリード動作を示している場合には、アドレス信号ADDによって指定されるメモリセルに保持されたデータが読み出される。また、コマンドCMDがライト動作を示している場合には、アドレス信号ADDによって指定されるメモリセルに対して、外部から入力されるライトデータが書き込まれる。
より具体的に説明すると、固体メモリ100は、アドレス信号ADDを保持するアドレスラッチ回路121と、コマンドCMDをデコードして内部コマンドICMDを生成するコマンドデコーダ122を有している。アドレスラッチ回路121に取り込まれたアドレス信号ADDのうち、ロウアドレスRAについてはロウ系制御回路123に供給され、カラムアドレスCAについてはカラム系制御回路124に供給される。ロウ系制御回路123は、ロウアドレスRA及び内部コマンドICMDに基づき、メモリセルアレイ110に含まれるワード線WLを選択する回路である。また、カラム系制御回路124は、カラムアドレスCA及び内部コマンドICMDに基づき、メモリセルアレイ110に含まれるビット線BLを選択する回路である。
図8は、メモリセルアレイ110の一例を示す回路図である。
図8に示すように、メモリセルアレイ110の内部においては、複数のワード線WLがX方向に設けられ、複数のビット線BLがY方向に設けられている。そして、ワード線WLとビット線BLの各交点にはメモリセルMCが配置されており、これにより複数のメモリセルMCがマトリクス状にレイアウトされている。図8に示すメモリセルMCでは、スイッチングデバイスとしてMOSトランジスタTが用いられている。MOSトランジスタTと超格子デバイスSLは、対応するビット線BLとプレート配線PLとの間に直列接続されており、MOSトランジスタTのゲート電極は対応するワード線WLに接続されている。尚、図8に示す例では、ビット線BL側に超格子デバイスSLが接続され、プレート配線PL側にMOSトランジスタTが接続されているが、これらの接続が逆であっても構わない。
図9は、メモリセルアレイ110の他の例を示す回路図である。
図9に示す例では、スイッチングデバイスとしてダイオードDが用いられている。ダイオードDと超格子デバイスSLは、対応するビット線BLとプレート配線PLとの間に直列接続されている。尚、図9に示す例では、ビット線BL側に超格子デバイスSLが接続され、プレート配線PL側にダイオードDが接続されているが、これらの接続が逆であっても構わない。
図8及び図9に示すメモリセルアレイ110においても、図6に示した固体メモリと同様、ビット線BLを介して供給される電流が超格子デバイスSLの積層方向に流れるよう、電極を配置することが好ましい。
図7に戻って、選択されたビット線BLはデータ入出力回路125に接続される。データ入出力回路125は、図6に示したライト回路21及びリード回路22を含む回路ブロックである。これにより、コマンドCMDがリード動作を示している場合には、アドレス信号ADDによって指定されるメモリセルMCに保持されたリードデータDQがデータ入出力回路125を介して読み出される。また、コマンドCMDがライト動作を示している場合には、アドレス信号ADDによって指定されるメモリセルに対して、外部から入力されるライトデータDQがデータ入出力回路125を介して書き込まれる。尚、図6に示したライト回路21及びリード回路22の全部がデータ入出力回路125に含まれている必要はなく、これらの一部又は全部がロウ系制御回路123又はカラム系制御回路124に含まれていても構わない。
このように、複数のメモリセルMCをマトリクス状にレイアウトし、これらメモリセルMCに含まれる記憶素子として本実施形態による超格子デバイスSLを用いれば、DRAM(Dynamic Random Access Memory)などと同様、大容量の固体メモリを提供することが可能となる。しかも、ビット線BLを介して所定のエネルギーを印加しない限り、超格子デバイスSLに含まれる結晶層1の結晶構造が遷移しないことから、DRAMとは異なり、データを不揮発的に記憶することが可能となる。また、本実施形態による超格子デバイスSLは、従来のPRAMと比べて少ないエネルギーで結晶構造が高速に遷移することから、低消費電力と高速動作を両立させることも可能となる。
図10は、図7に示した固体メモリ100を用いたデータ処理システム200の構成を示すブロック図である。
図10に示すデータ処理システム200は、データプロセッサ220と、図7に示した固体メモリ100が、システムバス210を介して相互に接続された構成を有している。データプロセッサ220としては、例えば、マイクロプロセッサ(MPU)、ディジタルシグナルプロセッサ(DSP)などが挙げられるが、これらに限定されない。図10においては簡単のため、システムバス210を介してデータプロセッサ220と固体メモリ100とが接続されているが、システムバス210を介さずにローカルなバスによってこれらが接続されていても構わない。
また、図10には、簡単のためシステムバス210が1組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図10に示すデータ処理システム200では、ストレージデバイス240、I/Oデバイス250、ROM260がシステムバス210に接続されているが、これらは必ずしも必須の構成要素ではない。
ストレージデバイス240としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、I/Oデバイス250としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、I/Oデバイス250は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図10に示す各構成要素は、簡単のため1つずつ描かれているが、これに限定されるものではなく、1又は2以上の構成要素が複数個設けられていても構わない。
図11は、超格子デバイスSLを不良アドレス記憶回路に利用した例による固体メモリ300のブロック図である。
図11に示す固体メモリ300は、超格子デバイスSLをユーザエリア310に使用するのではなく、ユーザエリア310に含まれる不良アドレスを記憶する不良アドレス記憶回路320に使用している。ユーザエリア310とは、ユーザによって書き替え可能なメモリセル領域であり、メモリセルの種類としては、DRAMセル、SRAMセル、フラッシュメモリセルなどが挙げられる。これらメモリセルには製造段階で不良アドレスが発見されることがあり、発見された不良アドレスに対応するメモリセルは、冗長メモリセル311に置換される。これにより、不良アドレスが救済される。不良アドレス記憶回路320はこのような不良アドレスを記憶する回路であり、図11に示す例では、不良アドレス記憶回路320を構成するメモリセルに超格子デバイスSLを利用している。このように、超格子デバイスSLを用いたメモリセルは、ユーザエリア310以外のメモリセルとして利用することも可能である。
図12は、超格子デバイスSLをプログラムエリアに利用した例によるデータ処理装置400のブロック図である。
図12に示すデータ処理装置400は、CPUなどのデータ処理回路410に付随して設けられたプログラムエリア420を備えており、プログラムエリア420に保持されたプログラムに基づいてデータ処理回路410が所定の動作を行う。図12に示すデータ処理装置400では、このようなプログラムエリア420を構成するメモリセルに超格子デバイスSLを利用している。このように、超格子デバイスSLを用いたメモリセルは、メモリデバイス以外のデバイスに含まれるメモリセルとして利用することも可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、本発明による超格子デバイスSLを固体メモリに利用した例を説明したが、本発明による超格子デバイスSLの利用分野が固体メモリに限定されるものではない。
また、上記実施形態の超格子積層体10は、結晶層1と結晶層2が交互に複数繰り返し積層された構造を有しているが、積層数については特に限定されず、少なくとも結晶層1の下地が配向層3であり、結晶層1の上面に結晶層2が形成されていれば足りる。したがって、結晶層1と結晶層2の積層数がいずれも1層であっても構わない。
さらに、図6に示した固体メモリでは、配向層3とは別に下部電極12を設けているが、配向層3自体を下部電極として用いても構わない。また、「上部電極」及び「下部電極」の名称は、物理的な位置関係を規定するものではなく、便宜上、電流源が接続される側の電極を「上部電極」と呼び、接地される側の電極を「下部電極」と呼んでいるに過ぎない。したがって、単に、「上部電極」とは一対の電極の一方を指し、「下部電極」とは一対の電極の他方を指すに過ぎない。
[実施例]
まず、平面サイズが50mm×50mmであり厚さが0.5mmであるシリコン(Si)基板を用意し、これを分子線エピタキシー装置の真空チャンバー内に導入した。分子線エピタキシー装置としては、図5に示す構造を有する装置を用いた。ソースと基板との距離は200mmである。
まず、平面サイズが50mm×50mmであり厚さが0.5mmであるシリコン(Si)基板を用意し、これを分子線エピタキシー装置の真空チャンバー内に導入した。分子線エピタキシー装置としては、図5に示す構造を有する装置を用いた。ソースと基板との距離は200mmである。
次に、シリコン基板を真空チャンバー内のステージに載置し、減圧装置を用いて真空チャンバーの内部を10−7Paに減圧した。また、基板の温度は300度に設定した。この状態で、ゲルマニウム(Ge)のシャッタを閉じたまま、テルル(Te)とアンチモン(Sb)のシャッタを開くことによって、シリコン基板に配向層であるSb2Te3化合物を5nm形成した。
次に、アンチモン(Sb)のシャッタを閉じ、ゲルマニウム(Ge)とテルル(Te)のシャッタを開くことによって、配向層上にGeTe結晶層を1.8nm形成した。
次に、ゲルマニウム(Ge)のシャッタを閉じ、アンチモン(Sb)とテルル(Te)のシャッタを開くことによって、GeTe結晶上にSb2Te3結晶層を1.8nm形成した。
その後は、1.8nmのGeTe結晶層と1.8nmのSb2Te3結晶層を交互に成膜することにより、GeTe結晶層及びSb2Te3結晶層からなる対を合計で10対成膜した。
このようにして形成した実施例サンプルを積層方向に切断し、その切断面をTEMによって観察した。その結果、超格子積層体を構成するGeTe結晶層の積層面は(111)配向されており、Sb2Te3結晶層はc軸が積層方向に配向されていた。また、下地となる配向層は、シリコン基板に近い部分においては結晶構造が崩れていたが、1層目のGeTe結晶層と接する部分においてはc軸が積層方向に配向されていた。
[比較例]
配向層の材料として、ゲルマニウム(Ge)及びテルル(Te)を用いた他は、上述した実施例と同じ手順を用いて比較例サンプルを作製した。
配向層の材料として、ゲルマニウム(Ge)及びテルル(Te)を用いた他は、上述した実施例と同じ手順を用いて比較例サンプルを作製した。
つまり、シリコン基板を真空チャンバー内のステージに載置し、減圧装置を用いて真空チャンバーの内部を10−7Paに減圧した状態で、アンチモン(Sb)のシャッタを閉じたまま、テルル(Te)とゲルマニウム(Ge)のシャッタを開くことによって、シリコン基板にGeTe化合物を5nm形成した。その後は、上述した実施例と同様、1.8nmのGeTe結晶層と1.8nmのSb2Te3結晶層を交互に成膜することにより、GeTe結晶層及びSb2Te3結晶層からなる対を合計で10対成膜した。
このようにして形成した比較例サンプルを積層方向に切断し、その切断面をTEMによって観察した。その結果、超格子積層体を構成するGeTe結晶層及びSb2Te3結晶層はいずれも積層面が(200)配向していた。
1 結晶層(第1の結晶層)
1a 結晶層1の積層面
2 結晶層(第2の結晶層)
3 配向層
3a 配向層3の積層面
10 超格子積層体
11 上部電極
12 下部電極
21 ライト回路
21a リセット回路
21b セット回路
22 リード回路
23 スイッチングデバイス
30 真空チャンバー
31 減圧装置
32 ステージ
33 基板
41〜43 ソース
41a〜43a シャッタ
100 固体メモリ
110 メモリセルアレイ
121 アドレスラッチ回路
122 コマンドデコーダ
123 ロウ系制御回路
124 カラム系制御回路
125 データ入出力回路
200 データ処理システム
210 システムバス
220 データプロセッサ
240 ストレージデバイス
250 I/Oデバイス
300 固体メモリ
310 ユーザエリア
311 冗長メモリセル
320 不良アドレス記憶回路
400 データ処理装置
410 データ処理回路
420 プログラムエリア
SL 超格子デバイス
1a 結晶層1の積層面
2 結晶層(第2の結晶層)
3 配向層
3a 配向層3の積層面
10 超格子積層体
11 上部電極
12 下部電極
21 ライト回路
21a リセット回路
21b セット回路
22 リード回路
23 スイッチングデバイス
30 真空チャンバー
31 減圧装置
32 ステージ
33 基板
41〜43 ソース
41a〜43a シャッタ
100 固体メモリ
110 メモリセルアレイ
121 アドレスラッチ回路
122 コマンドデコーダ
123 ロウ系制御回路
124 カラム系制御回路
125 データ入出力回路
200 データ処理システム
210 システムバス
220 データプロセッサ
240 ストレージデバイス
250 I/Oデバイス
300 固体メモリ
310 ユーザエリア
311 冗長メモリセル
320 不良アドレス記憶回路
400 データ処理装置
410 データ処理回路
420 プログラムエリア
SL 超格子デバイス
Claims (30)
- 結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第1の結晶層と、前記第1の結晶層とは異なる組成を有する第2の結晶層とが積層された超格子積層体と、
前記超格子積層体の下地であり、前記第1の結晶層の積層面を(111)配向させる配向層と、
を備えることを特徴とする超格子デバイス。 - 前記第1の結晶層の結晶格子がNaCl型の立方格子であることを特徴とする請求項1に記載の超格子デバイス。
- 前記第1の結晶層は、ゲルマニウム(Ge)を主成分とするカルコゲン化合物であることを特徴とする請求項2に記載の超格子デバイス。
- 前記第1の結晶層は、ゲルマニウム(Ge)及びテルル(Te)を主成分とするカルコゲン化合物であることを特徴とする請求項3に記載の超格子デバイス。
- 前記第1の結晶層は、ゲルマニウム(Ge)とテルル(Te)が1:1の割合であるカルコゲン化合物であり、エネルギーの印加によるゲルマニウム原子の移動により、1個のゲルマニウム原子が4個のテルル原子に配位する第1の結晶構造と、1個のゲルマニウム原子が6個のテルル原子に配位する第2の結晶構造との間で可逆的に遷移することを特徴とする請求項4に記載の超格子デバイス。
- 前記配向層のうち少なくとも前記第1の結晶層と接する部分は、結晶格子が六方晶でありc軸が積層方向に配向していることを特徴とする請求項1乃至5のいずれか一項に記載の超格子デバイス。
- 前記配向層は、アンチモン(Sb)又はアンチモン(Sb)を主成分とするカルコゲン化合物であることを特徴とする請求項6に記載の超格子デバイス。
- 前記配向層は、アンチモン(Sb)及びテルル(Te)を主成分とするカルコゲン化合物であることを特徴とする請求項7に記載の超格子デバイス。
- 前記配向層の厚さが5nm以上であることを特徴とする請求項8に記載の超格子デバイス。
- 前記第2の結晶層は結晶格子が六方晶であり、c軸が積層方向に配向していることを特徴とする請求項1乃至9のいずれか一項に記載の超格子デバイス。
- 前記第2の結晶層は、アンチモン(Sb)を主成分とするカルコゲン化合物であることを特徴とする請求項10に記載の超格子デバイス。
- 前記第2の結晶層は、アンチモン(Sb)及びテルル(Te)を主成分とするカルコゲン化合物であることを特徴とする請求項11に記載の超格子デバイス。
- 前記第2の結晶層は、前記配向層と同じ組成を有していることを特徴とする請求項1乃至12のいずれか一項に記載の超格子デバイス。
- 前記超格子積層体は、前記第1の結晶層と前記第2の結晶層が交互に複数繰り返して積層された構造を有することを特徴とする請求項1乃至13のいずれか一項に記載の超格子デバイス。
- 前記第1の結晶層は、それぞれが1層の結晶格子によって構成されていることを特徴とする請求項14に記載の超格子デバイス。
- 前記超格子積層体を積層方向に挟むように設けられた第1及び第2の電極をさらに備えることを特徴とする請求項1乃至15のいずれか一項に記載の超格子デバイス。
- 前記第1及び第2の電極を介して前記超格子積層体にライト電流を流すことにより、前記第1の結晶層の構成原子の位置を移動させるライト回路と、
前記第1の結晶層の構成原子の位置を移動させることなく、前記第1及び第2の電極を介して前記超格子積層体にリード電流を流すリード回路と、をさらに備えることを特徴とする請求項16に記載の超格子デバイス。 - 前記ライト回路は、前記第1の結晶層を第1の結晶構造から第2の結晶構造に遷移させるセット回路と、前記第1の結晶層を前記第2の結晶構造から前記第1の結晶構造に遷移させるリセット回路とを含んでいることを特徴とする請求項17に記載の超格子デバイス。
- 結晶格子が六方晶であり少なくとも表面部分においてc軸が積層方向に配向した配向層を基板上に形成する第1のステップと、
結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第1の結晶層を前記配向層の表面に形成する第2のステップと、
前記第1の結晶層の表面に、前記第1の結晶層とは異なる組成を有する第2の結晶層を形成する第3のステップと、を備えることを特徴とする超格子デバイスの製造方法。 - 前記第1のステップは、アンチモン(Sb)及びテルル(Te)を主成分とするカルコゲン化合物を気相成長法により5nm以上堆積させることにより行うことを特徴とする請求項19に記載の超格子デバイスの製造方法。
- 前記第2のステップは、ゲルマニウム(Ge)及びテルル(Te)を主成分とするカルコゲン化合物を気相成長法により堆積させることにより行うことを特徴とする請求項19又は20に記載の超格子デバイスの製造方法。
- 前記第3のステップは、アンチモン(Sb)及びテルル(Te)を主成分とするカルコゲン化合物を気相成長法により堆積させることにより行うことを特徴とする請求項19乃至21のいずれか一項に記載の超格子デバイスの製造方法。
- 前記第2のステップと前記第3のステップを複数繰り返し実行することを特徴とする請求項19乃至22のいずれか一項に記載の超格子デバイスの製造方法。
- 少なくとも前記第2及び第3のステップは、前記基板の温度を100℃以上、400℃以下に設定して行うことを特徴とする請求項19乃至23のいずれか一項に記載の超格子デバイスの製造方法。
- 少なくとも前記第2及び第3のステップは、スパッタリング法、MBE法、ALD法及びCVD法のいずれか一つの方法により行うことを特徴とする請求項19乃至24のいずれか一項に記載の超格子デバイスの製造方法。
- 少なくとも前記第2及び第3のステップをスパッタリング法、MBE法又はALD法により行い、ターゲット又はソースと前記基板との距離を100mm以上とすることを特徴とする請求項25に記載の超格子デバイスの製造方法。
- 複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、を備える固体メモリであって、
前記メモリセルは、
結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第1の結晶層と、前記第1の結晶層とは異なる組成を有する第2の結晶層とが積層された超格子積層体と、
前記超格子積層体の下地であり、前記第1の結晶層の積層面を(111)配向させる配向層と、
を備えることを特徴とする固体メモリ。 - 固体メモリと、
データプロセッサと、
前記固体メモリと前記データプロセッサとを接続するシステムバスと、を備えるデータ処理システムであって、
前記固体メモリに含まれるメモリセルは、
結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第1の結晶層と、前記第1の結晶層とは異なる組成を有する第2の結晶層とが積層された超格子積層体と、
前記超格子積層体の下地であり、前記第1の結晶層の積層面を(111)配向させる配向層と、
を備えることを特徴とするデータ処理システム。 - データの書き替えが可能なユーザエリアと、
前記ユーザエリアに含まれる不良アドレスを記憶する不良アドレス記憶回路と、を備える固体メモリであって、
前記不良アドレス記憶回路に含まれるメモリセルは、
結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第1の結晶層と、前記第1の結晶層とは異なる組成を有する第2の結晶層とが積層された超格子積層体と、
前記超格子積層体の下地であり、前記第1の結晶層の積層面を(111)配向させる配向層と、
を備えることを特徴とする固体メモリ。 - プログラムエリアと、
前記プログラムエリアに保持されたプログラムに基づいて所定の動作を行うデータ処理回路と、を備えるデータ処理装置であって、
前記プログラムエリアに含まれるメモリセルは、
結晶格子が立方晶でありエネルギーの印加によって構成原子の位置が可逆的に入れ替わる第1の結晶層と、前記第1の結晶層とは異なる組成を有する第2の結晶層とが積層された超格子積層体と、
前記超格子積層体の下地であり、前記第1の結晶層の積層面を(111)配向させる配向層と、
を備えることを特徴とするデータ処理装置。
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