JP5957375B2 - 相変化メモリ - Google Patents
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Description
前記基板の上方に設けられた第1の電極と、
前記第1の電極の上方に設けられた第2の電極と、
前記第1の電極と第2の電極との間に挟まれ、Sb2Te3層とGeTe層が繰り返し成膜された超格子構造の相変化メモリ層と、を有する相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第1の電極に接して設けられ、Zrを含むSb2Te3層を有することを特徴とする。
前記第1の電極の上に、Sb2Te3層とGeTe層が繰り返し成膜された超格子構造の相変化メモリ層と、
前記超格子構造の相変化メモリ層の上に形成された第2の電極と、を有する相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第1の電極に接するSb2Te3層と、前記第2の電極に接するGeTe層とを有し、
前記Sb2Te3層の少なくとも1層がZrを含むことを特徴とする。
また、図4に示したようなメモリアレイとすることにより高密度化を図ることができる。
超格子構造の相変化メモリ層の下部電極となる金属膜305は、必要に応じて高速熱処理あるいは低温熱処理などで選択素子用のシリコン積層膜304を改質したのち、PVD法もしくはCVD法を用いて成膜する。下部電極となる金属膜305は例えばタングステンなどの高融点金属を選択する。
超格子構造の相変化メモリ層306は、まずPVD法やCVD法などによりZrO2やYSZが添加されたSb2Te3層を形成し、更にGeTe層とSb2Te3層とを所定回数繰り返し成膜する(図1に示す構造と同一)。
以上、本実施例によれば、実施例1と同様の効果を得ることができる。また、Sb2Te3層と相性の悪い金属を上部電極として用いることができる。
Claims (15)
- 半導体素子が形成され表面に絶縁膜を有する基板と、
前記基板の上方に設けられた第1の電極と、
前記第1の電極の上方に設けられた第2の電極と、
前記第1の電極と第2の電極との間に挟まれ、Sb2Te3層とGeTe層が繰り返し成膜された超格子構造の相変化メモリ層と、を有する相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第1の電極に接して設けられ、Zrを含むSb2Te3層を有することを特徴とする相変化メモリ。 - 請求項1に記載の相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第2の電極に接して設けられたSb2Te3層を有することを特徴とする相変化メモリ。 - 請求項1に記載の相変化メモリにおいて、
前記第1の電極と、前記超格子構造の相変化メモリ層とは柱状の構造であることを特徴とする相変化メモリ。 - 請求項1に記載の相変化メモリにおいて、
前記第1の電極に接して設けられ、Zrを含むSb2Te3層の膜厚が1〜20nmの範囲内であることを特徴とする相変化メモリ。 - 請求項1に記載の相変化メモリにおいて、
前記基板と前記第1の電極との間に、選択素子が設けられていることを特徴とする相変化メモリ。 - 請求項1に記載の相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、Zrが添加された複数のSb2Te3層を有することを特徴とする相変化メモリ。 - 請求項1に記載の相変化メモリにおいて、
前記Zrを含むSb2Te3層は、Zrの添加量をYとした場合、
0重量%<Y<20重量%
の範囲の量が添加されていることを特徴とする相変化メモリ。 - 第1の電極と、
前記第1の電極の上に、Sb2Te3層とGeTe層が繰り返し成膜された超格子構造の相変化メモリ層と、
前記超格子構造の相変化メモリ層の上に形成された第2の電極と、を有する相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第1の電極に接するSb2Te3層と、前記第2の電極に接するGeTe層とを有し、
前記Sb2Te3層の少なくとも1層がZrを含むことを特徴とする相変化メモリ。 - 請求項8に記載の相変化メモリにおいて、
前記Zrを含むSb2Te3層は、前記第1の電極に接するSb2Te3層であることを特徴とする相変化メモリ。 - 請求項8に記載の相変化メモリにおいて、
前記Zrを含むSb2Te3層は、前記第1の電極に接するSb2Te3層以外のSb2Te3層の何れかであることを特徴とする相変化メモリ。 - 請求項8に記載の相変化メモリにおいて、
前記Sb2Te3層の複数の層にZrが添加され、当該複数のSb2Te3層の、各層への重量%で定義されるZr添加量が均一であることを特徴とする相変化メモリ。 - 請求項8に記載の相変化メモリにおいて、
前記Zrを含むSb2Te3層は、1〜20nmの範囲の膜厚を有することを特徴とする相変化メモリ。 - 請求項8に記載の相変化メモリにおいて、
前記Zrを含むSb2Te3層は、Zrの添加量をYとした場合、
0重量%<Y<20重量%
の範囲の量が添加されていることを特徴とする相変化メモリ。 - 請求項8に記載の相変化メモリにおいて、
前記第1の電極は、選択素子に接続されていることを特徴とする相変化メモリ。 - 請求項14に記載の相変化メモリにおいて、
前記選択素子と、前記第1の電極と、前記超格子構造の相変化メモリ層とは柱状に加工され、アレイ状に配置されていることを特徴とする相変化メモリ。
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