JP4798610B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関し、例えばＤＶＤ（デジタル・ビデオ・ディスク）用光ピックアップのインターフェイスを有するＤＶＤ信号処理向の半導体集積回路に適用して有効な技術に関するものである。

動作電圧の異なるＬＳＩ等の半導体集積回路での異なる電圧の信号レベルを入力保護回路に設けられた抵抗で分圧して電圧変換する例として、特開平５−３２７４６０号公報がある。外部から供給される論理信号の電圧振幅を容量分圧結合により分圧して入力する半導体入力回路が特開平１０−１４５２１９号公報がある。
特開平５−３２７４６０号公報 特開平１０−１４５２１９号公報

ＤＶＤライト系光ピックアップ用集積回路は、５Ｖ電源電圧で動作する。これに対して、信号処理を行うＤＳＰ等のような半導体集積回路は、３．３Ｖ又は１．５Ｖのような低電圧で動作する。従来のＤＶＤシステムでは、光ピックアップ用集積回路の出力信号を５Ｖ電源電圧で動作するアナログフロントエンドを設け、ここで上記３．３Ｖ又は１．５Ｖのような低電圧にレベル変換して上記ＤＳＰ等のような信号処理集積回路に伝える。本願発明者等においては、システムの簡素化のために上記アナログフロントエンドを上記ＤＳＰのような信号処理回路に搭載することを検討した。特許文献１の技術では、入力保護回路に５Ｖのような電源電圧を必要とするので、上記３．３Ｖ又は１．５Ｖのような低電圧しか持たない集積回路には搭載できない。特許文献２の技術は、論理信号の電圧振幅を容量分圧結合により分圧するものであるので本願のようなアナログ信号を伝えるものには利用できない。

上記光ピックアップ集積回路用の５Ｖで動作する抵抗分圧回路を設け、上記ＤＳＰの入力回路に入力することも検討した。しかしながら、この構成では、外部素子が増大するとともに、光ピックアップ集積回路の出力抵抗より十分大きくする必要があるため、かかる分圧抵抗と集積回路の比較的大きな入力容量とにより良好な信号伝達が得られない。

本発明の目的は、動作電源電圧以上のアナログ入力信号の供給を可能とした半導体装置を提供することにある。この発明の他の目的は、ＤＶＤ光ピックアップからのアナログ入力信号の合理的な供給を可能とした半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１電源電圧で形成されたアナログ入力信号が供給される外部端子に、上記アナログ入力信号に対応した静電保護回路を設ける。上記静電保護回路を通した上記アナログ入力信号を分圧抵抗により上記第１電源電圧よりも低い第２電源電圧に対応した電圧に分圧する。上記分圧抵抗で分圧されたアナログ入力信号を上記第２電源電圧で動作する入力回路で受けて内部アナログ信号を形成する。上記入力回路の入力端子から上記第２電源電圧に向けて電流を流す第１の一方向性素子と、回路の接地電位から第１入力回路の入力端子に向けて電流を流す第２の一方向性素子とを設ける。

良好な信号伝達を確保しつつ動作電圧以上のアナログ入力信号の供給が可能となる。

図１には、この発明に係るアナログ入力回路の一実施例の回路図が示されている。この実施例のアナログ入力回路は、入力端子ＩＮ１及びＩＮ２にそれぞれ設けられた静電保護回路ＥＳＤ１，ＥＳＤ２と、上記静電保護回路ＥＳＤ１，ＥＳＤ２を通したアナログ信号を受ける回路ブロックＢＬＫ１と、入力端子ＩＮ２からのアナログ信号を受ける回路ブロックＢＬＫ２とから構成される。上記入力端子ＩＮ１とＩＮ２には、例えば５Ｖで動作するＤＶＤ光ピックアップ用ＩＣで形成されたアナログ信号が供給される。

上記静電保護回路ＥＳＤ１は、入力端子ＩＮ１と電源電圧ＶＤＤとの間に設けられ、上記入力端子から上記電源電圧ＶＤＤに向けて電流を流すようにされた直列形態のダイオードＤ１〜Ｄ５と、上記入力端子ＩＮ１と回路の接地電位ＶＳＳとの間に設けられ、上記接地電位ＶＳＳから上記入力端子ＩＮ１に向けて電流を流すようにされたダイオードＤ６から構成される。上記電源電圧ＶＤＤは、特に制限されないが、３．３Ｖのように上記光ピックアップ用ＩＣの５Ｖのような動作電圧に対して低い電圧とされる。上記直列形態のダイオードＤ１〜Ｄ５は、上記入力端子ＩＮ１に供給されるアナログ入力信号では上記のような電流が流れないような数にされる。

上記静電保護回路ＥＳＤ１は、通常動作時において上記のような電流経路を構成しないから入力アナログ信号には何等影響を与えないで抵抗Ｒ１を介して回路ブロックＢＬＫ１に対してアナログ信号を伝える。これに対して、搬送や単体での取り扱い時での静電気による正の高電圧に対しては、上記直列形態のダイオードＤ１〜Ｄ５が放電経路を形成して回路ブロックＢＬＫ１に設けられたＭＯＳＦＥＴのゲート破壊等を防止する。上記静電気による負の高電圧に対しては、上記ダイオードＤ６が放電経路を形成して回路ブロックＢＬＫ１に設けられたＭＯＳＦＥＴのゲート破壊等を防止する。

入力端子ＩＮ２に対応した静電保護回路ＥＳＤ２も上記静電保護回路ＥＳＤ１と同様にダイオードＤ１〜Ｄ５の直列回路、ダイオードＤ６及び抵抗Ｒ１により構成される。この静電保護回路ＥＳＤ２により、入力端子ＩＮ２に発生する静電気による回路ブロックＢＬＫ１に設けられたＭＯＳＦＥＴのゲート破壊等を防止する。通常動作時において上記静電保護回路ＥＳＤ２が上記のような電流経路を構成しないから入力アナログ信号には何等影響を与えないで抵抗Ｒ１を介して回路ブロックＢＬＫ２にアナログ信号を伝える。

回路ブロックＢＬＫ１は、入力パスＰＳ１とＰＳ２に対応した２つの入力回路を備える。入力パスＰＳ１は、クランプ機能を持つようにされる。すなわち、上記静電保護回路ＥＳＤ１の出力抵抗Ｒ１は、入力抵抗Ｒ２と直列接続されて入力端子に接続される。この入力端子と電源電圧ＶＤＤとの間には、ゲートが電源電圧線ＶＤＤに接続されたダイオード接続のＰチャネルＭＯＳＦＥＴＱ１がハイレベル側クランプ素子として設けられる。つまり、ＶＤＤ＋ＶＦ(ダイオード接続のＰチャネルＭＯＳＦＥＴＱ１のオン電圧)以上の電圧が端子に印加されるとＭＯＳＦＥＴＱ１のドレイン・バックゲート間の寄生ダイオードがオンし、電流が流れることにより抵抗Ｒ２の電圧降下が生じ、出力信号Ｖｉ１の最大値はＶＤＤレベルにされる。また、特に制限されないが、上記入力端子と回路の接地電位ＶＳＳとの間には、ゲートが回路の接地線ＶＳＳに接続されたダイオード形態のＮチャネルＭＯＳＦＥＴＱ２がロウレベル側クランプ素子として設けられる。

上記入力端子は、入力回路を構成するＮチャネルＭＯＳＦＥＴＱ６のゲートと接続される。このＭＯＳＦＥＴＱ６は、ソースに負荷としての定電流源Ｉｏが設けられ、ソースから内部アナログ信号Ｖｉ１を出力するというソースフォロワ回路を構成する。上記ＭＯＳＦＥＴＱ６のドレインと電源電圧ＶＤＤとの間には、ＰチャネルＭＯＳＦＥＴＱ６が設けられる。このＭＯＳＦＥＴＱ５のゲートには、イネーブル信号／ＥＮが供給される。したがって、上記ＭＯＳＦＥＴＱ５は、イネーブル信号／ＥＮがロウレベルのときにオン状態となって上記ＭＯＳＦＥＴＱ６によるソースフォロワ回路の動作を有効にする。また、イネーブル信号／ＥＮがハイレベルのときに上記ＭＯＳＦＥＴＱ５がオフ状態となって上記ソースフォロワ回路の動作電流を遮断して、出力信号をロウレベルにする。

入力パスＰＳ２は、アッテネータ機能を持つようにされる。すなわち、上記静電保護回路ＥＳＤ１の出力抵抗Ｒ１を通したアナログ信号は、分圧抵抗Ｒ３とＲ４により分圧される。この分圧出力が上記入力パスＰＳ２を構成して入力端子に接続される。この入力端子と電源電圧ＶＤＤとの間には、特に制限されないが、ゲートが電源電圧線ＶＤＤに接続されたダイオード接続のＰチャネルＭＯＳＦＥＴＱ３がハイレベル側クランプ素子として設けられる。また、上記入力端子と回路の接地電位ＶＳＳとの間には、ゲートが回路の接地線ＶＳＳに接続されたダイオード形態のＮチャネルＭＯＳＦＥＴＱ４がロウレベル側クランプ素子として設けられる。上記のクランプ素子は、上記入力パスＰＳ２の分圧されたアナログ信号が不所望に電源電圧ＶＤＤ以上又は回路の接地電位以下の負電圧にされたときの入力電圧を保護の目的で電圧クランプするものであり、前記入力パスＰＳ１のクランプ素子とは付加したことの回路的な意味が異なる。

上記入力端子は、入力回路を構成するＮチャネルＭＯＳＦＥＴＱ８のゲートと接続される。このＭＯＳＦＥＴＱ８は、ソースに負荷としての定電流源Ｉｏが設けられ、ソースから内部アナログ信号Ｖｉ２を出力するというソースフォロワ回路を構成する。上記ＭＯＳＦＥＴＱ８のドレインと電源電圧ＶＤＤとの間には、ＰチャネルＭＯＳＦＥＴＱ７が設けられる。このＭＯＳＦＥＴＱ７のゲートには、イネーブル信号／ＥＮが供給される。したがって、上記ＭＯＳＦＥＴＱ７は、イネーブル信号／ＥＮがロウレベルのときにオン状態となって上記ＭＯＳＦＥＴＱ８によるソースフォロワ回路の動作を有効にする。また、イネーブル信号／ＥＮがハイレベルのときに上記ＭＯＳＦＥＴＱ７がオフ状態となって上記ソースフォロワ回路の動作電流を遮断して、出力信号をロウレベルにする。

特に制限されないが、上記分圧抵抗Ｒ３とＲ４の接地側端子には、ＮチャネルＭＯＳＦＥＴＱ９が設けられる。このＭＯＳＦＥＴＱ９のゲートには、フィードバック電圧ＶＦが供給されて可変抵抗として動作する。つまり、上記フィードバック電圧ＶＦは、上記入力パスＰＳ２を通して入力されたアナログ信号の基準電位（直流成分）と比較されて形成される。これにより、上記入力パスＰＳ２を通して入力されたアナログ信号の基準電位が所望電圧に一致するように制御される。このようなレベル調整機能を設けないときには、上記ＭＯＳＦＥＴＱ９は省略して上記抵抗Ｒ４を回路の接地電位線ＶＳＳに接続させればよい。

回路ブロックＢＬＫ２は、アッテネータ機能を持つ１つの入力回路を備える。すなわち、上記静電保護回路ＥＳＤ２の出力抵抗Ｒ１を通したアナログ信号は、分圧抵抗Ｒ５とＲ６により分圧される。この分圧出力は入力パスＰＳ３を構成して入力端子に接続される。この入力端子と電源電圧ＶＤＤとの間には、前記同様に、ゲートが電源電圧線ＶＤＤに接続されたダイオード接続のＰチャネルＭＯＳＦＥＴＱ３がハイレベル側クランプ素子として設けられる。また、上記入力端子と回路の接地電位ＶＳＳとの間には、ゲートが回路の接地線ＶＳＳに接続されたダイオード形態のＮチャネルＭＯＳＦＥＴＱ４がロウレベル側クランプ素子として設けられる。上記のクランプ素子は、上記入力パスＰＳ２と同様に設けられるものである。

上記入力端子は、入力回路を構成するＮチャネルＭＯＳＦＥＴＱ１１のゲートと接続される。このＭＯＳＦＥＴＱ１１は、ソースに負荷としての定電流源Ｉｏが設けられ、ソースから内部アナログ信号Ｖｉ３を出力するというソースフォロワ回路を構成する。上記ＭＯＳＦＥＴＱ１１のドレインと電源電圧ＶＤＤとの間には、ＰチャネルＭＯＳＦＥＴＱ１０が設けられる。このＭＯＳＦＥＴＱ１０のゲートには、イネーブル信号／ＥＮが供給される。したがって、上記ＭＯＳＦＥＴＱ１０は、イネーブル信号／ＥＮがロウレベルのときにオン状態となって上記ＭＯＳＦＥＴＱ１１によるソースフォロワ回路の動作を有効にする。また、イネーブル信号／ＥＮがハイレベルのときに上記ＭＯＳＦＥＴＱ１０がオフ状態となって上記ソースフォロワ回路の動作電流を遮断して、出力信号をロウレベルにする。

上記入力端子ＩＮ１、ＩＮ２からは５Ｖ系の信号電圧が供給される。上記抵抗Ｒ１〜６は、入力端子ＩＮ１、ＩＮ２の信号電圧に対する耐圧を確保するためにポリシリコン抵抗により構成される。５Ｖ耐圧を持つ素子であれば、ポリシリコン抵抗以外の素子を用いることもできる。

図２には、この発明に係るアナログ入力回路の他の一実施例の回路図が示されている。この実施例は、前記入力端子ＩＮ１に対応した静電保護回路ＥＳＤ１の変形例が示されている。この実施例の静電保護回路ＥＳＤ１は、前記ダイオードＤ１〜Ｄ６に代えてＰチャネルＭＯＳＦＥＴＱ１２とＮチャネルＱ１３が用いられる。上記ＭＯＳＦＥＴＱ１２のソース−ドレイン経路は、電源電圧端子ＶＤＤと入力端子ＩＮ１との間に接続される。ＭＯＳＦＥＴＱ１２のゲートは、上記電源電圧端子ＶＤＤに接続される。

この実施例では、基板ゲート（チャネル部）がＭＯＳＦＥＴＱ１２のソース，ドレインと接続されないようフローティングにされる。この結果、ＭＯＳＦＥＴＱ１２の基板ゲート（チャネル部）とソース，ドレイン領域との間の寄生ダイオードが上記入力端子ＩＮ１と電源電圧ＶＤＤとの間の電流経路に挿入されないようにされる。これにより、入力端子ＩＮ１に発生した静電気による正の高電圧は、ＭＯＳＦＥＴＱ１２のソース−ドレイン間のパンチスルー電流によって放電される。また、上記ＭＯＳＦＥＴＱ１３のソース−ドレイン経路は、上記入力端子ＩＮ１と回路の接地電位端子ＶＳＳとの間に接続される。ＭＯＳＦＥＴＱ１３のゲートは、上記接地電位端子ＶＳＳに接続される。基板ゲート（チャネル部）は、上記接地電位端子に接続される。

この実施例では、前記図１の抵抗Ｒ１が省略されている。また、前記図１のＭＯＳＦＥＴＱ１〜Ｑ４は、ダイオードＤ７〜Ｄ１０に置き換えられている。そして、ソースフォロワＭＯＳＦＥＴＱ６、Ｑ８のドレインに設けられたパワースイッチ素子としてのＭＯＳＦＥＴＱ５、Ｑ７が省略されている。他の構成は、前記図１のＥＤＳ１、ＢＬＫ１と同様である。

図３には、この発明に係るアナログ入力回路の他の一実施例の回路図が示されている。この実施例は、前記入力端子ＩＮ１に対応した静電保護回路ＥＳＤ１の変形例が示されている。この実施例の静電保護回路ＥＳＤ１は、前記ダイオードＤ１〜Ｄ６に代えてＮチャネルＭＯＳＦＥＴＱ１７とＱ１８が用いられる。上記ＭＯＳＦＥＴＱ１７のドレインは入力端子ＩＮ１に接続される。ＭＯＳＦＥＴＱ１７とＱ１８のドレイン同士は接続され、ＭＯＳＦＥＴＱ１８のソースは回路の接地電位端子ＶＳＳに接続される。ＭＯＳＦＥＴＱ１７のゲートはＶＤＤ電位、ＭＯＳＦＥＴＱ１８のゲートはＶＳＳ電位に固定される。この実施例では、ＭＯＳＦＥＴＱ１７は常時オンし、ＭＯＳＦＥＴＱ１８はオフしている。入力端子ＩＮ１に印加される正の高電位は、ＭＯＳＦＥＴＱ１７のドレイン・ソース、ＭＯＳＦＥＴＱ１８のドレインと基板間の寄生ダイオードの逆方向降伏電位以上でＶＳＳ端子に放電される。

図４には、この発明に係るアナログ入力回路が用いられるＤＶＤ記録再生装置の一実施例の全体ブロック図が示されている。この実施例のＤＶＤ記録再生装置は、全体としてピックアップ部、モータドライブ部、信号処理部により構成される。そして、ＤＶＤ記録再生装置の再生画像を出力させ、記録画像を入力するホストとして、特に制限されないが、パーソナルコンピュータに接続される。

上記モータドライブ部は、スピンドルドライバＳＰＤＤＶ、アクチエータドライバＡＣで構成される。ピックアップ部は、レーザーダイオードＬＤ、及びレーザータイオード駆動回路ＬＤＤ、光電変換回路ＯＥＩＣ、レーザーダイオードの出力をモニタするフロントモニタＦＭＤ及びアクチエータＡＣＴから構成される。上記ＯＥＩＣ及びＦＭＤは、５Ｖ系電源電圧で動作するものである。これらＯＥＩＣ及びＦＭＤから出力される５系アナログ信号ＡＶＳは、信号処理部のＤＳＰに設けられた前記図１、図２、図３に示したようなアナログ入力回路を有するインターフェイスＩＦに入力される。

信号処理部は、ＤＳＰ（デジタル・シグナル・プロセッサ）部、マイコン及びメモリＳＤＲＡＭからなり、それぞれが１つの半導体チップで構成され同じパッケージに搭載されるというＳｉＣ（システム・イン・パッケージ）構成の半導体装置とされる。上記制御部としてのマイコンは、上記ＤＳＰ部と同じ半導体チップに搭載されてもよい。上記ＤＳＰ部は、３．３Ｖ及び１．５Ｖのような低い電圧で動作するものであり、上記５Ｖ系のアナログ信号ＡＶＳを直接入力することが可能な前記図１、図２、図３に示したようなインターフェイスＩＦを備える。

上記ＤＳＰ部は、上記インターフェイスＩＦを備えたアナログフロントエンドＡＦＥ、信号処理部（ＰＲＭＬ）、ライトコントロール(Write control) 、リードコントロール(Read control)、レーザーダイーオドドライバインターフェイス（ＬＤＤ Ｉ／Ｆ）及びサーボ（servo）から構成される。上記マイコンは、ＤＶＤ記録／再生のための各種制御信号を形成する。上記メモリＳＤＲＡＭは、シンクロナス・ダイナミック・ランダム・アクセス・メモリからなり、例えば記録／再生データの一時記憶等に用いられる。

図５には、図４のＤＳＰ部の一実施例のブロック図が示されている。ピックアップ部の前記ＯＥＩＣ及びＦＭＤからの５Ｖ系入力信号は、インターフェイスＩＦに設けられた前記図１に示した入力パスＰＳ１〜ＰＳ３に対応した３通りの入力回路に入力される。クランプ部は、前記入力パスＰＳ１に対応しており、ＯＥＩＣから入力された４つの内部信号Ａc 、Ｂc 、Ｃc 、Ｄc を形成する。ＯＥＩＣに対応した分圧部は、前記入力パスＰＳ２に対応しており、ＯＥＩＣから入力された４つの内部信号Ａa 、Ｂa 、Ｃa 、Ｄa を形成する。そして、ＦＭＤに対応した分圧部は、前記入力パスＰＳ３に対応しており、ＦＭＤから入力された内部信号を形成する。

アナログフロントエンドＡＦＥの詳細は、上記内部信号Ａc 、Ｂc 、Ｃc 、Ｄc を受けるＲＦ系回路、Servo(サーボ) 位相検出、欠陥・未記録検出の各回路、上記内部信号Ａa 、Ｂa 、Ｃa 、Ｄa を受けるServo(サーボ) レベル検出、Wobble( ウォッブル)、ＬＰＰ検出回路、及びＦＭＤからの信号を受けるＡＰＣ回路から構成される。ＤＳＰ部の他の信号処理部としては、ＡＤＣ（アナログ／デジタル変換回路）ＣＰＵ（マイコン）、Servo(サーボ)、ＡＴＩＰ、ＡＤＩＰ他のインターフェイス、Ｗ−ＰＬＬ、ＥＮＣＯＤＥ（エンコード）、ＤＥＣＯＤＥ（デコード）及びＰＲＭＬから構成される。この実施例のＤＳＰ部には、前記のように図４のマイコンがオンチップ化されたものである。

上記アナログフロントエンドＡＦＥは、前記インターフェイスＩＦにより光ピックアップの光電変換回路ＯＥＩＣから入力される信号をＬＳＩ内部の回路に適したレベルの信号に変換する。上記ピックアップから入力される高周波の再生信号から包絡線を抽出するなどの処理を行うＲＦ系回路、ピックアップのウォッブル（うねり）やウォッブルに基づいてＬＰＰ（ランドプリビット）部、ＩＤ領域などの検出回路、ＭＩＲＲやＤｅｆｅｃｔ（欠陥）などを検出する検出回路を備える。ＬＰＰ部は、後述する溝と溝の間のランド部にアドレス情報を記録している部分である。

ＭＩＲＲ検出は、トラックアクセスのために、再生信号の包絡線のトップとボトムの間に適当なしきい値レベルを設けて、ピックアップがトラックを横断しているときのリップルを検出する処理に用いられる。Ｄｅｆｅｃｔ検出は、ディスク表面の欠陥や傷により反射光のトップレベルがダウンするのを検出して欠陥の有無を判定する処理に用いられる。フォーカス方向やトラッキング方向等の位置合わせためにピックアップからの信号を処理するＳｅｒｖｏ（サーボ）系回路、記録品質を検証するための信号抽出を行うＯＰＣ回路、発光素子の出力を制御する自動パワー制御回路ＡＰＣ、また図示しないが上位の制御装置としてからの設定値を保持するレジスタを備える。

上記光ピックアップ部は、光ディスクに対してレーザー光を照射するレーザーダイオードを駆動するドライバＬＤＤやレーザーダイオードの光量を一定にするために発光強度を検出するフロントモニタＦＭＤを備える。光ピックアップ部は、光ディスクからの反射光を電気信号に変換し増幅する光電変換回路ＯＥＩＣ、フォーカス方向やトラッキング方向等の位置合せをする前記アクチュエータＡＣＴなどを備えるが、前記図４のモータドライブ部によって制御されるものであるため、同図ではかかるアクチュエータＡＣＴは省略されている。

デジタル信号処理部ＤＳＰでは、上記アナログフロントエンドＡＦＥからの信号をＡＤ変換するＡＤ変換回路ＡＤＣ、プログラムに従ってシステム全体の制御等を行う中央処理ユニット（マイコン）ＣＰＵ、上記アナログフロントエンドＡＦＥからのサーボ系信号を元にレンズの位置合せのためのデジタル演算処理を行うサーボＳｅｒｖｏを備える。再生信号から読出し同期用のリードロックやディスクへの記録時に必要なライトクロックを生成する同期化回路Ｗ−ＰＬＬを備える。ウォッブル検出信号を元にウォッブルの位相変調によるアドレス情報やＣＤ−Ｒ／Ｗのウォッブルの位相変調による絶対位置情報を生成するＡＴＩＰ，ＡＤＩＰ、リードデータの復号、エラー訂正、デコード（伸長）などを行うデコーダ部ＤＥＣＯＤＥ、ライトデータの符号化（圧縮）を行うエンコード部ＥＮＣＯＤＥも備えている。

図６には、図５のインターフェイスＩＦの一実施例の詳細ブロック図が示されている。この実施例では、ＯＥＩＣインターフェイス端子として基準電圧端子ＶＲが追加される。この基準電圧端子ＶＲにより入力された基準電圧は、ＯＥＩＣインターフェイス端子から入力された内部アナログ信号の信号レベル調整に用いられる。分圧パス（ＰＳ２）は、前記図４の実施例と同様に上記内部信号Ａa 、Ｂa 、Ｃa 、Ｄa を形成して、サーボレベル検出、Wobble( ウォッブル)、ＬＰＰ検出に用いられる。クランプパス（ＰＳ１）は、前記図４の実施例と同様に上記内部信号Ａc 、Ｂc 、Ｃc 、Ｄc を形成してＲＦ信号検出、サーボ位相検出、欠陥・未記録検出のために用いられる。分圧パス（ＰＳ３）は、前記図５の実施例と同様にＦＭＤに対応した内部信号を形成してパワー制御に用いられる。

図７には、この発明に係るアナログ入力回路の更に他の一実施例の回路図が示されている。この実施例では、前記図６の基準電圧端子ＶＲに対して、前記入力端子ＩＮ１に対応した静電保護回路ＥＳＤ１と同様なＥＳＤ１’回路が設けられる。基準電圧端子ＶＲから入力される電圧は、ＤＳＰ部の電源電圧ＶＤＤ（３．３Ｖ）よりも高い電圧にされることがあるので、入力端子ＩＮ１と同様な静電保護回路ＥＳＤ１’とされる。

上記基準電圧端子ＶＲから入力された基準電圧は、分圧回路Ｒ３’，Ｒ４’により分圧される。この分圧出力は、ＭＯＳＦＥＴＱ８’からなるソースフォロワ回路を通して取り込まれてオペアンプＯＰＡの一方の入力に供給される。このオペアンプＯＰＡの他方の入力には、入力端子ＩＮ１から取り込まれた内部信号Ｖｉ２に対応した内部基準電圧ｖｒが印加される。このオペアンプＯＰＡの出力信号は、帰還電圧ＶＦとして上記分圧抵抗Ｒ３，Ｒ４及びＲ３’，Ｒ４’に直列接続されたＭＯＳＦＥＴＱ９，Ｑ９’のゲート電圧とされる。

上記構成により、上記入力端子ＩＮ１から入力されるアナログ信号と基準電圧端子ＶＲとを、疑似的に差動信号として入力させることができる。つまり、内部電圧Ｖｉ２を上記基準電圧ＶＲに対応した内部基準電圧ｖｒに対する差電圧として内部回路で処理させるようにすることができる。上記複数の内部信号Ａa 、Ｂa 、Ｃa 、Ｄa 及びＡc 、Ｂc 、Ｃc 、Ｄc のそれぞれを上記基準電圧ＶＲに対応した内部基準電圧ｖｒに対する差電圧として処理させることができる。

上記アナログＩＦ部での信号処理される内部信号は以下の通りである。ＯＥＩＣ出力のうちリードレベルは２．１〜２．２Ｖ（ｔｙｐ）とされる。そのライトレベルは２．１〜４．０Ｖ（ｔｙｐ）のように大きくされる。また、ＦＭＤ出力のリードレベルは２．４〜２．６Ｖ（ｔｙｐ）とされる。そのライトレベルは１．５〜３．５Ｖ（ｔｙｐ）のように大きくされる。

上記ＯＥＩＣ出力のうちサーボレベル検出に用いられる内部信号は分圧パス（ＰＳ２）の信号であり、〜１ＭＨｚの低周波信号とされる。直流レベルの精度が必要であり、ゲイン調整レンジが大きい。サーボ位相差検出に用いられ内部信号はクランプパス（ＰＳ１）の信号であり、〜１００ＭＨｚのような高周波数信号とされる。チャネル間位相精度が必要とされる。欠陥・未記憶検出に用いられる内部信号はクランプパス（ＰＳ１）の信号であり、〜６０ＭＨｚのような高周波信号とされ、低ノイズであることが必要とされる。ＲＦ検出に用いられる内部信号は、クランプパス（ＰＳ１）の信号であり、〜１００ＭＨｚのような高周波信号とされ、低ノイズ、低ひずみであることが必要とされる。そして、ＷＯＢＢＬＥ、ＬＰＰ信号検出に用いられる内部信号は、分圧パス（ＰＳ２）の信号であり、〜１００ＭＨｚのような高周波信号とされ、低ノイズ、低ひずみであることが必要とされる。ＦＭＤからのレーザーパワー制御に用いられる内部信号は、分圧パス（ＰＳ３）の信号であり、〜１００ＭＨｚのような高周波信号とされ、ＤＣレベル精度が必要とされる。これらの各信号に合わせて上記信号パスＰＳ１〜ＰＳ３が選ばれる。

図８には、サーボ制御を説明するためのフローチャート図が示されている。ピック（ＯＥＩＣ）では、反射光を検出し、電気信号に変換するという信号変換が行われる。アナログフロントエンドＡＦＥでは、現在地点の誤差信号を演算により生成し、（１）横方向の位置関係：ＴＥ信号、（２）縦方向の位置関係：ＦＥ信号、（３）レンズとの位置関係：ＬＥ信号の信号生成が行われる。Ａ／Ｄでは、それらのアナログ信号のデジタル化が行われる。ＤＳＰでは、上記検出信号から制御量を算出するという制御量演算が行われる。そして、モータドライバでは、ＤＳＰからの指示でモータやメカを駆動するというメカ駆動が行われる。

図９には、サーボ信号演算の説明図が示されている。分割フォトディテクタによりサブビームとメインビームの信号がピックアップされる。ＲＦ信号、ＲＦＰ、ＲＦＮはメインビームの加算信号とされる。メインビーム信号はＡ，Ｂ，Ｃ，Ｄの４つの信号とされる。サブビーム信号は、Ｅ，Ｆ，Ｇ，Ｈの４つの信号とされる。ＴＥ信号は、ＤＶＤ／ＣＤの記録メディアでは、（Ａ＋Ｄ）−（Ｂ＋Ｃ）−Ｋ｛（Ｅ＋Ｈ）−（Ｆ＋Ｇ）｝となる。ＤＶＤ−ＲＯＭ位相差検出（ＤＰＤ検出）においては、（φＡ−φＢ）＋（φＣ−φＤ）とされる。ＦＥ信号は、（Ａ＋Ｃ）−（Ｂ＋Ｄ）とされる。ＬＥ信号は（Ａ＋Ｄ）−（Ｂ＋Ｃ）＋Ｋ｛（Ｅ＋Ｈ）−（Ｆ＋Ｇ）｝とされる。ＰＥ信号は、（Ａ＋Ｂ＋Ｃ＋Ｄ）とされる。

図１０には、前記ＯＥＩＣとＦＭＤの出力波形図が示されている。ライト時のサーボ検出には平均値検出とＳ／Ｈ検出がある。Ｓ／Ｈ検出では２．２Ｖまでのレベルを検出すればよいが、平均値検出では４．０Ｖまでのレベルを平均化する必要がある。サーボ検出信号は、上記平均値・Ｓ／Ｈ検出により得られた信号を１ＭＨｚ以下に平均化し、そのレベルの演算結果を出力する。このため、前記のような分圧パスを用いてサーボレベル検出が行われる。

図１１には、サーボ位相差検出の説明図が示されている。内部信号ＡｃとＢｃとをイコライザを通して位相比較器に入力し、その出力信号をＬＰＦ（ロウパスフィルタ）を通して出力させてトラックエラー信号を形成する。これにより、内部信号ＡｃとＢｃのトラッキングが位相差として検出される。ＲＦ信号を検出する必要があり、高周波特性が必要とされる。検出感度が高いため低ノイズである必要がある。このために、分圧パスではなくクランプパス（ＰＳ１）を用いた入力回路が用いられる。

図１２には、欠陥検出の説明図が示されている。内部信号Ａｃ〜Ｄｃを加算してエンベローフ検波回路で検波し、コンパレータＣＭＰにより閾値と比較して欠陥検出を行う。つまり、ＯＥＩＣの出力全加算（Ａｃ＋Ｂｃ＋Ｃｃ＋Ｄｃ）のエンベーロープを生成して、点線で示した閾値と比較し、閾値以下なら欠陥と判定するものである。このため、高周波数特性、低ノイズ特性が必要とされる。ライト時にはトップレベルまでの検出は不要であるためにノイズ特性を優先してクランプパス（ＰＳ１）を使用するものである。

図１３には、ウォッブル（ＷＯＢＢＬＥ）検出動作の説明図が示されている。光ピックアップは、田の字状に配置されメインビームの反射光を検出する４個の受光素子からなるメインセンサと、２つのサブビームの反射光を検出するそれぞれ２個の受光素子からなる２組のサブセンサとが設けられている。このうちメインセンサから出力される信号Ａ〜Ｄをハーフミラー、検出器を通して取り出して演算することによりＷＯＢＢＬＥ信号を検出する。

各メディアのＷＯＢＢＬＥ（揺れ）周波数は、次の通りである。ＤＶＤ＋ＲＷでは１倍速のとき８１８ＫＨｚ、８倍速のとき６．５ＭＨｚである。ＤＶＤ−ＲＷでは１倍速のとき１４１ＫＨｚ、８倍速のとき１．１ＭＨｚである。ＤＶＤ−ＲＡＭでは１倍速のとき１５７ＫＨｚ、８倍速のとき１．３ＭＨｚである。

図１４には、ウォッブル（ＷＯＢＢＬＥ）演算構成の説明図が示されている。演算器により、（Ａａ＋Ｄａ）−（Ｂａ＋Ｃａ）の演算を行う。この演算において、（Ａａ＋Ｄａ）及び（Ｂａ＋Ｃａ）の信号レベルは、前記図７で説明した内部基準電圧ｖｒに対応した信号振幅とされる。この演算出力は、バンドパスフィルタＢＰＦを通して点線で示したエンベローブが取り出されてコンパレータＣＭＰに入力され、Ｗｏｂｂｌｅ信号が形成される。このとき、上記バンドパスフィルタＢＰＦの周波数特性は、同図に示したように中心周波数が内周から外周に向けて高くされる。

図１５には、ＦＭＤによるパワー制御の波形図が示されている。ＦＭＤ出力は、差動信号とされ、内部でシングル化信号に変換される。リード時は（Ａ）のように連続系のアンプでフィードバックしてレーザーダイオードのパワーを制御する。ライト時は（Ｂ）のようにＳ／Ｈ（サンプル／ホールド）又はボトムホールド回路でレベルを検出し、（Ｃ）のようにＳ／Ｈによりリードレベル検出する。このようにライト時に（Ｂ）又は（Ｃ）のようにＳ／Ｈでパワーレベルを検出するために、〜１００ＭＨｚのような周波数帯域が必要であり、前記分圧パス（ＰＳ３）が用いられる。

図１６には、この発明に係る信号処理部に設けられる他のインターフェイスの一実施例の回路図が示されている。この実施例のインターフェイスは、３．３Ｖ系の信号出力を行う装置とのインターフェイスである。図１６（Ａ）は、例えば前記メモリＳＤＲＡＭからのデジタル信号を受ける入力回路であり、入力端子ＩＮ３から入力される入力信号をＰチャネルＭＯＳＦＥＴＱ１４とＮチャネルＭＯＳＦＥＴＱ１５からなるＣＭＯＳインバータ回路で受けるものである。ダイオードＤ１０とＤ１１は、静電保護回路を構成する。上記入力端子ＩＮ３からは電源電圧ＶＤＤ（３．３Ｖ）を超えるような入力電圧は印加されないから、入力端子ＩＮ３から電源電圧ＶＤＤに向かう電流を流すダイオードＤ１０、回路の接地電位ＶＳＳから上記入力端子ＩＮ３に向かう電流を流すダイオードＤ１１により、上記入力信号には応答せず、静電気による高電圧を放電させることができる。

図１６（Ｂ）は、他の外部装置からアナログ信号を受ける入力回路であり、入力端子ＩＮ４から入力される入力信号をＮチャネルＭＯＳＦＥＴＱ１６と、ソースに設けられた定電流源Ｉｏからなるソースフォロワ回路で受けるものである。ダイオードＤ１０とＤ１１は、前記図１６（Ａ）と同様に静電保護回路を構成する。上記入力端子ＩＮ４からは電源電圧ＶＤＤ（３．３Ｖ）を超えるような入力電圧は印加されないから、入力端子ＩＮ３から電源電圧ＶＤＤに向かう電流を流すダイオードＤ１０、回路の接地電位ＶＳＳから上記入力端子ＩＮ３に向かう電流を流すダイオードＤ１１により、上記入力信号には応答せず、静電気による高電圧を放電させることができる。

この実施例では、前記図４の信号処理部を構成する半導体装置において、図１、図２又は図３あるいは図７のような高電圧入力端子に向けたインターフェイスと、動作電圧ＶＤＤと同等かそれ以下の信号電圧端子に向けたインターフェイスとが設けられるものである。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、抵抗Ｒ１〜Ｒ６等はポリシリコン抵抗の他、５Ｖ系のような入力電圧に対する耐圧を有するものであれば何であってもよい。１つの入力端子に対して前記クランプパス（ＰＳ１）と分圧パス（ＰＳ２）を設けるもの他、それぞれの入力端子に対応してクランプパスと分圧パスとを設けるようにしてもよい。この発明は、前記のようなＤＶＤ記録再生装置におけるアナログ入力回路の他、動作電圧よりも高いアナログ入力信号を直接受けるようにしたインターフェイスを有する半導体装置に広く利用することができる。

この発明に係るアナログ入力回路の一実施例を示す回路図である。 この発明に係るアナログ入力回路の他の一実施例を示す回路図である。 この発明に係るアナログ入力回路の他の一実施例を示す回路図である。 この発明に係るアナログ入力回路が用いられるＤＶＤ記録再生装置の一実施例を示す全体ブロック図である。 図４のＤＳＰ部の一実施例を示すブロック図である。 図５のインターフェイスＩＦの一実施例を示す詳細ブロック図である。 この発明に係るアナログ入力回路の更に他の一実施例を示す回路図である。 この発明が適用されるＤＶＤ記録再生装置のサーボ制御を説明するためのフローチャート図である。 この発明が適用されるＤＶＤ記録再生装置のサーボ信号演算の説明図である。 この発明が適用されるＤＶＤ記録再生装置のＯＥＩＣとＦＭＤの出力波形図である。 この発明が適用されるＤＶＤ記録再生装置のサーボ位相差検出の説明図である。 この発明が適用されるＤＶＤ記録再生装置の欠陥検出の説明図である。 この発明が適用されるＤＶＤ記録再生装置のウォッブル検出動作の説明図である。 この発明が適用されるＤＶＤ記録再生装置のウォッブル演算構成の説明図である。 この発明が適用されるＤＶＤ記録再生装置のＦＭＤによるパワー制御を説明する波形図である。 この発明に係る信号処理部に設けられる他のインターフェイスの一実施例を示す回路図である。

符号の説明

ＩＮ１〜ＩＮ４…入力端子、Ｑ１〜Ｑ１８…ＭＯＳＦＥＴ、Ｄ１〜Ｄ１１…ダイオード、Ｉｏ…定電流源、Ｒ１〜Ｒ６…抵抗、ＥＳＤ１，ＥＳＤ２…静電保護回路、ＩＦ…インターフェイス、ＡＦＥ…アナログフロントエンド。

Claims (10)

1. 第１電源電圧で動作する第１外部回路で形成された第１アナログ入力信号が供給される第１外部端子と、
   上記第１アナログ入力信号に対応した第１静電保護回路と、
   上記第１静電保護回路を通した上記第１アナログ入力信号を上記第１電源電圧よりも低い第２電源電圧に対応した電圧に分圧する第１分圧抵抗と、
   上記第２電源電圧で動作し、上記第１分圧抵抗で分圧された第１アナログ入力信号を受けて内部アナログ信号を形成する第１入力回路と、
   上記第１入力回路の入力端子から上記第２電源電圧に向けて電流を流す第１の一方向性素子と、
   回路の接地電位から第１入力回路の入力端子に向けて電流を流す第２の一方向性素子とを有する第１入力回路部を備え、
   上記分圧抵抗の一端と回路の接地電位との間に設けられ、上記内部アナログ信号が所望電圧になるような制御信号がゲートに供給されたＭＯＳＦＥＴを更に含むことを特徴とする半導体装置。
2. 請求項１において、
   上記第１静電保護回路は、上記第１外部端子と上記第２電源電圧が供給される電源線との間に設けられ、上記第１アナログ信号の最大値ではオンしない直列形態の複数個のダイオードと、上記第１外部端子と回路の接地電位が供給される接地線との間に設けられ、接地電位側から上記第１外部入力端子に向かう電流を流すダイオードとを有することを特徴とする半導体装置。
3. 請求項２において、
   上記第１入力回路部は、
   上記第１静電保護回路を通した上記アナログ入力信号を伝達する抵抗手段と、
   上記第２電源電圧で動作し、上記抵抗手段を通した上記第１アナログ入力信号を受けて内部信号を形成する第２入力回路と、
   上記第２入力回路の入力端子から上記第２電源電圧に向けて電流を流す第３の一方向性素子と、
   回路の接地電位から上記第２入力回路の入力端子に向けて電流を流す第４の一方向性素子とを更に有することを特徴とする半導体装置。
4. 請求項３において、
   上記第１入力回路部は、
   上記外部回路で形成された第２アナログ入力信号が供給される第２外部端子と、
   上記第２アナログ入力信号に対応した第２静電保護回路と、
   上記第２静電保護回路を通した上記第２アナログ入力信号を上記第２電源電圧に対応した電圧に分圧する第２分圧抵抗と、
   上記第２電源電圧で動作し、上記第２分圧抵抗で分圧された第２アナログ入力信号を受けて内部アナログ信号を形成する第３入力回路と、
   上記第３入力回路の入力端子から上記第２電源電圧に向けて電流を流す第５の一方向性素子と、
   回路の接地電位から第３入力回路の入力端子に向けて電流を流す第６の一方向性素子とを更に有することを特徴とする半導体装置。
5. 請求項４において、
   上記第１分圧抵抗、第２分圧抵抗及び抵抗手段は、ポリシリコン抵抗により構成されることを特徴とする半導体装置。
6. 請求項５において、
   上記第１、第２及び第３入力回路は、それぞれ入力端子にゲートが接続されたソースフォロワＭＯＳＦＥＴと、上記ソースに接続された電流源とを有することを特徴とする半導体装置。
7. 請求項６において、
   上記第２電源電圧で動作する第２外部回路で形成された第３入力信号が供給される第３外部端子と、
   上記第３入力信号に対応した第３静電保護回路と、
   上記第２電源電圧で動作し、上記３入力信号を受けて内部信号を形成する第４入力回路とを有する第２入力回路部を更に備えていることを特徴とする半導体装置。
8. 請求項７において、
   上記第１外部回路は、ＤＶＤ光ピックアップ回路であり、
   上記半導体装置は、ＤＶＤアナログフロントエンドを含むＤＶＤ信号処理回路を搭載することを特徴とする半導体装置。
9. 請求項８において、
   上記第１入力回路を通した内部アナログ信号は、サーボレベル検出、ウォブル・ＬＰＰ検出に用いられ、
   上記第２入力回路を通した内部信号は、サーボ位相差検出、欠陥・未記録検出、ＲＦ信号検出に用いられ、
   上記第３入力回路を通した内部信号は、パワー制御に用いられることを特徴とする半導体装置。
10. 請求項９において、
    上記半導体装置は、
    上記ＤＶＤ信号処理回路が搭載された第１チップと、
    上記ＳＤＲＡＭが搭載された第２チップと、
    上記第１チップと第２チップの対応する信号同士が接続されて１つのパッケージに内蔵されることを特徴とする半導体装置。

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