JP2010252444A - 電源管理装置、電源管理方法、及び電源管理プログラム - Google Patents
電源管理装置、電源管理方法、及び電源管理プログラム Download PDFInfo
- Publication number
- JP2010252444A JP2010252444A JP2009096936A JP2009096936A JP2010252444A JP 2010252444 A JP2010252444 A JP 2010252444A JP 2009096936 A JP2009096936 A JP 2009096936A JP 2009096936 A JP2009096936 A JP 2009096936A JP 2010252444 A JP2010252444 A JP 2010252444A
- Authority
- JP
- Japan
- Prior art keywords
- power
- power supply
- signal
- output
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
Abstract
【課題】電源の電圧出力の異常時に、各電源に接続されたLSI等の素子にダメージを与えるのを回避することができる電源管理装置を提供する。
【解決手段】電源管理装置は、電源1〜電源4を制御する制御手段1Aと、電源1〜電源4ごとに設けられ、制御手段1Aから出力される制御信号23,25,27,29に基づいて電源1〜電源4の電圧を出力すると共に、正常に電圧が出力された場合に、OK信号24,26,28,30を制御手段1Aに出力する電源供給手段9,10,11,12とを備え、制御手段1Aは、いずれかの電源供給手段から所定の時間の間にOK信号が出力されない場合に、全ての電源供給手段9,10,11,12から電源が供給されないように当該電源供給手段を制御して全ての電源1〜電源4を遮断する。
【選択図】図6
【解決手段】電源管理装置は、電源1〜電源4を制御する制御手段1Aと、電源1〜電源4ごとに設けられ、制御手段1Aから出力される制御信号23,25,27,29に基づいて電源1〜電源4の電圧を出力すると共に、正常に電圧が出力された場合に、OK信号24,26,28,30を制御手段1Aに出力する電源供給手段9,10,11,12とを備え、制御手段1Aは、いずれかの電源供給手段から所定の時間の間にOK信号が出力されない場合に、全ての電源供給手段9,10,11,12から電源が供給されないように当該電源供給手段を制御して全ての電源1〜電源4を遮断する。
【選択図】図6
Description
本発明は、複数の電源を管理し、電圧出力が異常であることを検出した場合に、電圧出力を遮断する電源管理装置、電源管理方法、及び電源管理プログラムに関する。
LSIの加工の微細化により、LSIの動作電圧が低電圧となってきている。LSIやメモリ等では異なる電源電圧で動作するものが多く、また、USB等に代表されるインターフェース等において供給される電源も、LSIやメモリの動作電圧とは異なる。これらの複数の電源の投入タイミングをCPUにより制御し、また、各電源の電圧出力が異常であることを検出した場合、電圧出力を遮断する技術が提案されている(特許文献1)。
しかし、上記特許文献1では、各電源の電圧出力の異常を監視するCPUがノイズ等により正常に動作しなくなった場合、各電源をオンすることができず、オンされる電源とオンされない電源が存在することになる。CPUが正常に動作しなくなった後は、まだオンされていなかった電源はオンされることはなく、又、一度オンされた電源がオフされないでそのままになると、各電源に接続されたLSIやメモリ等の素子にダメージを与えることになる。
また、CPUが正常に動作している場合でも、電圧出力が異常と決定するタイミング、即ち、CPUが電源をオンにする信号を出力しても電源が立ち上がらないとき、どのタイミングで電圧出力を異常と判定するのかが開示されていない。複数の電源からなるLSI等では、一の電源がオンで他の電源がオフとなる時間が長いと各電源に接続されたLSI等にダメージを与えることになる。
そこで、本発明は、複数の電源のうち正常に供給開始できなかった電源があった場合に、当該電源に接続されたLSI等の素子にダメージを与えるのを回避することができる電源管理装置、電源管理方法、及び電源管理プログラムを提供することを目的とする。
上記目的を達成するために、本発明の電源管理装置は、複数の電源を制御する制御手段を備える電源管理装置であって、前記複数の電源ごとに設けられ、前記制御手段から出力される制御信号に基づいて電源の供給を開始すると共に、正常に電源の供給を開始した場合に、OK信号を前記制御手段に出力する電源供給手段と、前記制御手段からの制御信号が所定の時間の間に出力されない場合に、前記電源供給手段を制御して管理する全ての電源を遮断する遮断手段と、を備えることを特徴とする。
本発明の電源管理装置は、複数の電源を制御する制御手段を備える電源管理装置であって、前記複数の電源ごとに設けられ、前記制御手段から出力される制御信号に基づいて電源の供給を開始すると共に、正常に電源の供給を開始した場合に、OK信号を前記制御手段に出力する電源供給手段を備え、前記制御手段は、前記電源供給手段から所定の時間の間に前記OK信号が出力されない場合に、前記電源供給手段を制御して管理する全ての電源を遮断する、ことを特徴とする。
本発明の電源管理方法は、複数の電源ごとに設けられた電源供給手段に制御信号を出力する出力ステップと、前記制御信号に基づいて前記電源供給手段から正常に電源が供給された場合に該電源供給手段から通知されるOK信号を検出したか否かを判断する判断ステップと、前記制御信号を出力してから所定の時間の間に前記判断ステップで前記OK信号を検出できない場合に、前記電源供給手段を制御して各電源を遮断する遮断ステップと、を備えることを特徴とする。
本発明の電源管理プログラムは、複数の電源ごとに設けられた電源供給手段に制御信号を出力する出力ステップと、 前記制御信号に基づいて前記電源供給手段から正常に電源が供給された場合に該電源供給手段から通知されるOK信号を検出したか否かを判断する判断ステップと、前記制御信号を出力してから所定の時間の間に前記判断ステップで前記OK信号を検出できない場合に、前記電源供給手段を制御して各電源を遮断する遮断ステップと、をコンピュータに実行させる、ことを特徴とする。
本発明によれば、電源供給の異常が生じた場合には、所定の時間が経過した後に全ての電源が遮断されるので、各電源に接続されたLSI等の素子にダメージを与えるのを回避することができる。
以下、本発明の実施形態を図面を参照して説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態である電源管理装置の回路構成例を説明するための概略ブロック図である。
図1は、本発明の第1の実施形態である電源管理装置の回路構成例を説明するための概略ブロック図である。
本実施形態の電源管理装置は、図1に示すように、CPU1AからAND回路2A,3A,4A,5Aに対して電源1〜電源4の電源オン信号(制御信号)23,25,27,29が出力される。また、AND回路2A,3A,4A,5Aからは、DC−DCコンバータ(電源出力手段)9,10,11,12に対して電源オン・オフ信号31,32,33,34が出力される。AND回路2A,3A,4A,5Aでは、電源1〜電源4の電源オン信号23,25,27,29とNOR回路22から出力された信号との論理積がとられる。
DC−DCコンバータ9,10,11,12は、電源オン・オフ信号31,32,33,34がHレベルのときに所定の電圧で電力の供給を開始し、Lレベルのときには電力を供給しないように制御される。また、DC−DCコンバータ9,10,11,12は、電源が正常に供給された場合は、電源1〜電源4のHレベルのOK信号24,26,28,30をCPU1Aに出力する。CPU1Aは、この電源1〜電源4のHレベルのOK信号24,26,28,30により、DC−DCコンバータ9,10,11,12から電源が正常に供給されていることを検出することができる。
タイマー回路6,7,8は、電源1〜電源3のOK信号24,26,28がHレベルになると、時間計測を開始し、所定の時間に達すると、Hレベルの信号36,37,38をAND回路16,17,18に出力する。
AND回路16,17,18は、タイマー回路6,7,8の出力信号36,37,38と電源2〜電源4の電源オン信号25,27,29をNOT回路13,14,15で反転した信号との論理積がとられる。そして、その信号をD型フリップフロップ19,20,21に出力する。
D型フリップフロップ19,20,21は、そのクロックがAND回路16,17,18の出力信号であり、D型フリップフロップ19,20,21の出力は、NOR回路22の入力信号となる。
図2は、本実施形態の電源管理装置において、各電源が正常に立ち上がる場合の動作を説明するためのタイミングチャート図である。
まず、CPU1Aは、電源1をオンとするため、電源1オン信号23をHレベルにセットし、AND回路2Aに出力する(タイミングT1)。このとき、各フリップフロップ19,20,21の出力信号はLレベルとなっているため、NOR回路22の出力信号35はHレベルとなる。これにより、AND回路2Aの出力である電源オン・オフ信号31がHレベルとなり、DC−DCコンバータ9から電源1の供給が開始される。
DC−DCコンバータ9は、電源供給が正常に開始されると、電源1OK信号をHレベルにしてCPU1Aに出力する(タイミングT2)。なお、電源1OK信号等の電源OK信号は、DC−DCコンバータの出力した電源電圧をそのまま又は分圧して出力したものであってもよい。
CPU1Aは、電源1OK信号のHレベルを検出すると、電源2をオンとするため、電源2オン信号25をHレベルに設定し、AND回路3Aに出力する(タイミングT3)。このとき、上記同様に、NOR回路22の出力信号35はHレベルとなる。これにより、AND回路3Aの出力信号32がHレベルとなり、DC−DCコンバータ10から電源2の供給が開始される。
DC−DCコンバータ10は、電圧が正常に出力されると、電源2OK信号26をHレベルにしてCPU1Aに出力する(タイミングT4)。以下、電源3,4について、上記同様の処理を繰り返すことにより、DC−DCコンバータ11,12から電源3,4の電圧が出力される。DC−DCコンバータ11,12は、電源が正常に供給されると、電源3,4のOK信号28,30をHレベルにしてCPU1Aに出力する。
図3は、本実施形態の電源管理装置において、CPU1Aがノイズ等により正常に動作しなくなった場合の動作を説明するためのタイミングチャート図である。なお、図3において、タイミングT11からタイミングT14までの動作は、上述したタイミングT1からタイミングT4までの動作と同一である。
タイミングT14では、CPU1Aは、DC−DCコンバータ10からのHレベルの電源OK信号26を検出する。その後、CPU1Aは、電源3オン信号27をHレベルにセットしてAND回路4Aに出力するが、CPU1Aがノイズ等により正常に動作しなくなった場合は、電源3オン信号27をHレベルにセットすることができない。
ここで、タイマー回路7は、DC−DCコンバータ10からの電源2OK信号26がHレベルになると計時を開始し、計時開始から所定の時間が経過するとHレベルの信号37をAND回路17に出力する(タイミング15)。
このとき、上述したように、電源3オン信号27はHレベルにセットされていないため、NOT回路14からAND回路17に出力される信号はHレベルとなり、従って、AND回路17の出力信号はHレベルとなる。AND回路17の出力信号は、D型フリップフロップ20のクロック入力となるため、D型フリップフロップ20の出力信号はHレベルとなり、NOR回路22から出力されるシャットダウン信号35はアクティブ状態であるLレベルとなる(タイミング15)。
これにより、AND回路4Aから出力される電源オン・オフ信号33がLレベルになり、DC−DCコンバータ11から電源が供給されず、電源3はオフされて遮断される。又、同様に、AND回路2A,3Aから出力される電源オン・オフ信号31,32もLレベルになり、DC−DCコンバータ9,10から電源は供給されず、電源1,2もオフされて遮断され、結果的に全ての電源1〜4が遮断される。なお、電源2,4のオン信号25,29をHレベルにセットしてAND回路3A,5Aに出力する際に、CPU1Aがノイズ等により正常に動作しなくなった場合も上記同様である。
以上説明したように、本実施形態では、CPU1Aがノイズ等により正常に動作しなくなることで電源供給の異常が生じた場合には、タイマー回路による計時開始から所定の時間経過後に全ての電源が遮断される。これにより、LSI等の素子にダメージを与えるのを回避することができる。
なお、タイマー回路6,7,8は、それぞれ異なる所定の時間を計時可能とすることが好適である。また、ユーザにより計時時間を設定できるようにしてもよい。更に、後述する実施形態のように、各電源の立ち上がり時間の実測に基づいて、タイマー回路に所定の時間が設定されるようにしてもよい。また、タイマー回路は、各電源ごとに設けるのではなく、共用してもよい。
(第2の実施形態)
次に、図4及び図5を参照して、本発明の第2の実施形態である電源管理装置について説明する。
次に、図4及び図5を参照して、本発明の第2の実施形態である電源管理装置について説明する。
本実施形態の電源管理装置は、図4に示すように、上記第1の実施形態(図1)のNOR回路22とAND回路2A,3A,4A,5Aとの間に、タイマー回路40,41,42,43及びNOT回路44,45,46,47,48が配置される。なお、図4では、図1のCPU1A、DC−DCコンバータ9,10,11,12、NOT回路13,14,15、タイマー回路6,7,8、及びAND回路16,17,18の図示は省略している。
図4において、NOR回路22のシャットダウン信号35がLレベルになると、シャットダウン信号35は、NOT回路44で反転されてHレベルになり、タイマー回路40, 41,42,43に入力される。このとき、タイマー回路40, 41,42,43は、計時を開始し、計時開始から所定の時間が経過すると、Hレベルの信号を出力する。
ここで、タイマー回路40,41,42,43の設定時間は、タイマー回路40の設定時間>タイマー回路41の設定時間>タイマー回路42の設定時間>タイマー回路43の設定時間の関係になっている。
図5を参照して、具体的に説明すると、図5は、図3における、シャットダウン信号35がLレベルで出力された後、即ちタイミングT15以降の動作を説明するためのタイミングチャート図である。なお、図5では、タイマー回路40,41を例に採り、タイマー回路40の設定時間>タイマー回路41の設定時間とする。
図5において、タイマー回路7からHレベルの信号37が出力されてNOR回路22のシャットダウン信号35がアクティブ状態であるLレベルになると、シャットダウン信号35はNOT回路44で反転されてHレベルになる。このとき、タイマー回路40,41は、計時を開始する(タイミング15)。
そして、タイマー回路41は、設定時間に達するとHレベルの信号を出力し、該信号はNOT回路46で反転されてLレベルの信号とされ、AND回路3Aに入力される。これにより、AND回路3Aの出力信号である電源2オン・オフ信号32がLレベルになり、DC−DCコンバータ10から電源は供給されず、電源2がオフされて遮断される(タイミングT16)。
次に、タイマー回路40は、設定時間に達するとHレベルの信号を出力し、該信号はNOT回路45で反転されてLレベルの信号とされ、AND回路2Aに入力される。これにより、AND回路2Aの出力信号である電源1オン・オフ信号31がLレベルになり、DC−DCコンバータ9から電源は供給されず、電源1がオフされて遮断される(タイミングT17)。
以上説明したように、本実施形態では、各電源がオフされるタイミングをオンされたタイミングの逆にすることができるので、各電源に接続された素子にダメージを与えるのをより効果的に回避することができる。その他の構成及び作用効果は、上記第1の実施形態と同様である。
(第3の実施形態)
次に、図6〜図10を参照して、本発明の第3の実施形態である電源管理装置について説明する。なお、上記第1の実施形態に対して重複又は相当する部分については、各図に同一符号を付して説明する。
次に、図6〜図10を参照して、本発明の第3の実施形態である電源管理装置について説明する。なお、上記第1の実施形態に対して重複又は相当する部分については、各図に同一符号を付して説明する。
本実施形態の電源管理装置は、図6に示すように、CPU1AからDC−DCコンバータ(電源出力手段)9,10,11,12に対して電源1〜電源4の電源オン信号(制御信号)23,25,27,29が出力される。
DC−DCコンバータ9,10,11,12は、電源1〜電源4の電源オン信号23,25,27,29がHレベルのときに所定の電圧で電力の供給を開始し、Lレベルのときには電力を供給しないように制御される。また、DC−DCコンバータ9,10,11,12は、電圧が正常に出力された場合は、電源1〜電源4のHレベルのOK信号24,26,28,30をCPU1Aに出力する。CPU1Aは、この電源1〜電源4のHレベルのOK信号24,26,28,30により、DC−DCコンバータ9,10,11,12から電源が正常に供給されていることを検出することができる。
EEPROM50は、後述する電源1〜電源4の初期立ち上がり時間を格納する。タイマー51は、CPU1Aが電源1〜電源4の電源オン信号23,25,27,29をHレベルに設定すると、計時を開始する。
図7は、電源1〜電源4の立ち上がり時間の初期設定処理を説明するためのフローチャート図である。図7での各処理は、不図示のROMやHDD等に記憶された電源管理プログラムが不図示のRAMにロードされて、CPU1Aにより実行される。
ステップS100では、CPU1Aは、電源No.であるnを1に設定し、ステップS101に進む。
ステップS101では、CPU1Aは、電源nオン信号をHレベルに設定して、DC―DCコンバータの電源nをオンとし、ステップS102に進む。
ステップS102では、CPU1Aは、タイマー51を起動して計時を開始し、ステップS103に進む。
ステップS103では、CPU1Aは、DC−DCコンバータからの電源nOK信号がHレベルであるか否か、即ち、DC−DCコンバータから供給電源が正常に出力されたか否かを判断し、供給電源が正常に出力された場合は、ステップS104に進む。
ステップS104では、CPU1Aは、タイマー51による計時を終了し、ステップS105に進む。
ステップS105では、CPU1Aは、タイマー51で計測された時間にマージンとして所定の時間を加算した時間を電源nの立ち上がり時間に設定し、ステップS106に進む。
ステップS106では、CPU1Aは、ステップS105で設定した電源nの立ち上がり時間をEEPROM50に格納し、ステップS107に進む。
ステップS107では、CPU1Aは、電源No.であるnが4に達したか否かを判断し、nが4に達した場合は、処理を終了し、nが4に達していない場合は、ステップS108に進む。
ステップS108では、CPU1Aは、n=n+1に設定して、ステップS101に戻り、次の電源No.に対して上記処理を繰り返す。これにより、電源1〜電源4の立ち上がり時間がEEPROM50に格納される。
図8は、電源1〜4の立ち上がりの状況を監視する処理を説明するためのフローチャート図である。図8での各処理は、不図示のROMやHDD等に記憶された電源管理プログラムが不図示のRAMにロードされて、CPU1Aにより実行される。
ステップS200では、CPU1Aは、電源No.であるnを1に設定し、ステップS201に進む。
ステップS201では、CPU1Aは、電源nオン信号をHレベルに設定して、DC―DCコンバータの電源nをオンとし、ステップS202に進む。
ステップS202では、CPU1Aは、タイマー51による計時を開始し、ステップS203に進む。
ステップS203では、CPU1Aは、DC−DCコンバータからのHレベルの電源nOK信号を検出したか否かを判別し、Hレベルの電源nOK信号を検出した場合は、正常に電源nがオンしたものと判断して、ステップS206に進む。一方、CPU1Aは、DC−DCコンバータからのHレベルの電源nOK信号を検出しない場合は、ステップS204に進む。
ステップS204では、CPU1Aは、ステップS202での計時開始からEEPROM50に格納された電源nの立ち上がり時間が経過したか否かを判断し、経過していない場合は、ステップS203に戻り、経過した場合は、ステップS205に進む。
ステップS205では、CPU1Aは、DC−DCコンバータの電源供給に異常があったと判断する。そして、CPU1Aは、電源nオン信号をLレベルにし、又、現時点でオン状態の電源に対する電源オン信号もLレベルにして全てのDC−DCコンバータからの電源供給を停止するように制御する。これにより、全ての電源が遮断され、処理は終了する。
ステップS206では、CPU1Aは、nが4に達したか否かを判断し、nが4に達した場合は、全ての電源が正常にオンされたものと判断して、処理を終了し、nが4に達していない場合は、ステップS207に進む。
ステップS207では、CPU1Aは、n=n+1に設定して、ステップS201に戻り、次の電源No.に対して上記処理を繰り返す。
図9は、電源1〜電源4が正常に立ち上がる(オンされる)場合の動作を説明するためのタイミングチャート図である。
まず、CPU1Aは、電源1をオンとするために、電源オン信号23をHレベルにセットする(タイミングT1)。DC−DCコンバータ10からは電源1が供給され、その後、DC−DCコンバータ10は、電源が正常に供給されると、電源1OK信号24をHレベルにしてCPU1に通知する(タイミングT2)。
CPU1Aは、EEPROM50に格納されている電源1の立ち上がり時間内に、DC−DCコンバータ10からの電源1OK信号24がHレベルになったこと(タイミングT2)を検出すると、DC−DCコンバータ10からの電源供給が正常であると判断する。そして、CPU1Aは、電源2オン信号25をHレベルにセットする(タイミングT3)。
CPU1Aは、EEPROM50に格納されている電源2の立ち上がり時間内に、DC−DCコンバータ11からの電源2OK信号26がHレベルになったことを検出すると(タイミングT4)、DC−DCコンバータ11からの電源供給が正常であると判断する。そして、CPU1Aは、電源3オン信号をHレベルにセットする(タイミングT5)。以下、電源3,4に対しても同様の手順にてオンすることにより全の電源1〜電源4がオンとなり、電源1〜電源4に接続されたデバイスが起動することになる。
図10は、DC−DCコンバータ11が異常であると判断された場合の動作を説明するためのタイミングチャート図である。
図10において、タイミングT11,T12,T13は、図9のタイミングT1,T2,T3と同様である。
タイミングT13では、CPU1Aは、電源2オン信号25をHレベルにセットする。その後、CPU1Aは、DC−DCコンバータ11からの電源OK信号26がその時点からEEPROM50に格納された電源2の立ち上がり時間までにHレベルにならないとき(タイミングT14)、DC−DCコンバータ11からの電源供給が異常と判断する。
そして、DC−DCコンバータ11からの電源供給が異常と判断すると、CPU1Aは、電源2オン信号25のみならず、電源1オン信号23もLレベルにしてDC−DCコンバータ10,11から電源が供給されないように制御し、電源1及び電源2をオフとする。また、このとき、DC−DCコンバータ12,13に対しては電源3オン信号27及び電源4オン信号29はLレベルであるため、電源3及び電源4はオフであり、結果として全の電源1〜電源4がオフされて遮断されることになる(タイミングT15)。
以上説明したように、複数の電源ごとに立ち上がり時間を設定し、いずれかの電源の電源供給の異常が生じた場合には、異常が生じた電源に対して設定されていた立ち上がり時間の経過後に全ての電源が遮断される。これにより、LSI等の素子にダメージを与えるのを回避することができる。
なお、本実施形態では、電源1〜電源4を順番にオンするようにしているが、電源1〜電源4を同時にオンするようにしてもよい。この場合、CPU1Aは、いずれかの電源の電源供給の異常が生じた場合には、異常が生じた電源に対して設定されていた立ち上がり時間の経過後に全ての電源を遮断する。また、電源の立ち上がり時間は工場出荷時等に予め記憶させておいてもよい。
なお、本発明は、上記各実施形態に例示したものに限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、上記各実施形態の構成要素を他の実施形態に追加してもよく、本発明に含まれる。
また、本発明の目的は、以下の処理を実行することによっても達成される。即ち、上記第3の実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ(又はCPUやMPU等)が記憶媒体に格納されたプログラムコードを読み出す処理である。
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコード及び該プログラムコードを記憶した記憶媒体は本発明を構成することになる。
また、プログラムコードを供給するための記憶媒体としては、次のものを用いることができる。例えば、フロッピー(登録商標)ディスク、ハードディスク、光磁気ディスク、CD−ROM、CD−R、CD−RW、DVD−ROM、DVD−RAM、DVD−RW、DVD+RW、磁気テープ、不揮発性のメモリカード、ROM等である。または、プログラムコードをネットワークを介してダウンロードしてもよい。
また、コンピュータが読み出したプログラムコードを実行することにより、上記実施形態の機能が実現される場合も本発明に含まれる。加えて、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているOS(オペレーティングシステム)等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
更に、前述した実施形態の機能が以下の処理によって実現される場合も本発明に含まれる。即ち、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれる。その後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるCPU等が実際の処理の一部または全部を行う場合である。
1A CPU
2A,3A,4A,5A AND回路
6,7,8,40,41,42,43 タイマー回路
9,10,11,12 DC−DCコンバータ
19,20,21 D型フリップフロップ
22 NOR回路
50 EEPROM
51 タイマー
2A,3A,4A,5A AND回路
6,7,8,40,41,42,43 タイマー回路
9,10,11,12 DC−DCコンバータ
19,20,21 D型フリップフロップ
22 NOR回路
50 EEPROM
51 タイマー
Claims (6)
- 複数の電源を制御する制御手段を備える電源管理装置であって、
前記複数の電源ごとに設けられ、前記制御手段から出力される制御信号に基づいて電源の供給を開始すると共に、正常に電源の供給を開始した場合に、OK信号を前記制御手段に出力する電源供給手段と、
前記制御手段からの制御信号が所定の時間の間に出力されない場合に、前記電源供給手段を制御して管理する全ての電源を遮断する遮断手段と、を備える
ことを特徴とする電源管理装置。 - 前記遮断手段は、全ての電源を遮断する際に、複数の電源の供給を開始したタイミングと逆のタイミングで電源を遮断する、
ことを特徴とする請求項1に記載の電源管理装置。 - 複数の電源を制御する制御手段を備える電源管理装置であって、
前記複数の電源ごとに設けられ、前記制御手段から出力される制御信号に基づいて電源の供給を開始すると共に、正常に電源の供給を開始した場合に、OK信号を前記制御手段に出力する電源供給手段を備え、
前記制御手段は、前記電源供給手段から所定の時間の間に前記OK信号が出力されない場合に、前記電源供給手段を制御して管理する全ての電源を遮断する、
ことを特徴とする電源管理装置。 - 前記複数の電源の立ち上がり時間を計測する計測手段と、
該計測手段で計測された前記複数の電源のそれぞれの立ち上がり時間を格納する記憶手段と、を備え、
前記記憶手段に格納された各電源の立ち上がり時間に基づいて、各電源の遮断が制御される、
ことを特徴とする請求項1〜3のいずれか一項に記載の電源管理装置。 - 複数の電源ごとに設けられた電源供給手段に制御信号を出力する出力ステップと、
前記制御信号に基づいて前記電源供給手段から正常に電源が供給された場合に該電源供給手段から通知されるOK信号を検出したか否かを判断する判断ステップと、
前記制御信号を出力してから所定の時間の間に前記判断ステップで前記OK信号を検出できない場合に、前記電源供給手段を制御して各電源を遮断する遮断ステップと、を備える
ことを特徴とする電源管理方法。 - 複数の電源ごとに設けられた電源供給手段に制御信号を出力する出力ステップと、
前記制御信号に基づいて前記電源供給手段から正常に電源が供給された場合に該電源供給手段から通知されるOK信号を検出したか否かを判断する判断ステップと、
前記制御信号を出力してから所定の時間の間に前記判断ステップで前記OK信号を検出できない場合に、前記電源供給手段を制御して各電源を遮断する遮断ステップと、をコンピュータに実行させる、
ことを特徴とする電源管理プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009096936A JP2010252444A (ja) | 2009-04-13 | 2009-04-13 | 電源管理装置、電源管理方法、及び電源管理プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009096936A JP2010252444A (ja) | 2009-04-13 | 2009-04-13 | 電源管理装置、電源管理方法、及び電源管理プログラム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010252444A true JP2010252444A (ja) | 2010-11-04 |
Family
ID=43314145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009096936A Pending JP2010252444A (ja) | 2009-04-13 | 2009-04-13 | 電源管理装置、電源管理方法、及び電源管理プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010252444A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016136160A1 (ja) * | 2015-02-27 | 2016-09-01 | 株式会社デンソー | 電源制御回路 |
US9535478B2 (en) | 2014-05-07 | 2017-01-03 | Fujitsu Limited | Power supply management device, electronic apparatus, and power supply management method |
WO2017195727A1 (ja) * | 2016-05-10 | 2017-11-16 | ローム株式会社 | 半導体装置、および表示装置 |
-
2009
- 2009-04-13 JP JP2009096936A patent/JP2010252444A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9535478B2 (en) | 2014-05-07 | 2017-01-03 | Fujitsu Limited | Power supply management device, electronic apparatus, and power supply management method |
WO2016136160A1 (ja) * | 2015-02-27 | 2016-09-01 | 株式会社デンソー | 電源制御回路 |
JP2016163389A (ja) * | 2015-02-27 | 2016-09-05 | 株式会社デンソー | 電源制御回路 |
WO2017195727A1 (ja) * | 2016-05-10 | 2017-11-16 | ローム株式会社 | 半導体装置、および表示装置 |
CN109154852A (zh) * | 2016-05-10 | 2019-01-04 | 罗姆股份有限公司 | 半导体设备和显示设备 |
US10852802B2 (en) | 2016-05-10 | 2020-12-01 | Rohm Co., Ltd. | Semiconductor device including fault detector, and display device |
CN109154852B (zh) * | 2016-05-10 | 2021-09-14 | 罗姆股份有限公司 | 半导体设备和显示设备 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9423851B2 (en) | Power supply management integrated circuit having multiple independent power source circuits each controlled by configuration data | |
JP5776124B2 (ja) | 電力管理においてクロックを起動させる戦略法 | |
JP4621113B2 (ja) | 半導体集積回路装置 | |
JP2013225297A (ja) | 制御装置、制御方法、プログラムおよび半導体装置 | |
JP2007200016A (ja) | リセット信号生成回路 | |
US8850175B2 (en) | Computer apparatus and resetting method for real time clock thereof | |
JP2022175280A (ja) | 情報処理装置および情報処理装置の制御方法 | |
JP5936415B2 (ja) | 半導体集積回路、情報処理装置および制御方法 | |
JP2013089060A (ja) | 起動シーケンス制御装置及び制御方法、並びに電源供給システム | |
US9442547B2 (en) | Method and system for automatically returning an information processing apparatus to a state before power outage | |
JP2010252444A (ja) | 電源管理装置、電源管理方法、及び電源管理プログラム | |
JP5475889B2 (ja) | データ処理装置およびデータ処理システム | |
JP2006004339A (ja) | 半導体集積回路 | |
CN107179819B (zh) | 预防电池膨胀的方法及其电子装置 | |
TWI631458B (zh) | 主機板及其電腦系統 | |
EP2581804A1 (en) | Electronic apparatus using NAND flash and memory management method thereof | |
JP5450352B2 (ja) | 電源監視装置および情報処理装置 | |
JP2006350930A (ja) | 制御回路及び情報処理装置 | |
TW201312465A (zh) | 可經由通用序列匯流排裝置開機的系統及其方法 | |
JP2008114571A (ja) | 制御装置およびデータ処理装置 | |
JP2007179094A (ja) | 情報処理装置および該情報処理装置にて実行される消費電力制御方法 | |
JP2007018288A (ja) | 演算処理装置及びその省電力モード切り換え方法 | |
JP2010067030A (ja) | 航海機器 | |
JP4586645B2 (ja) | 制御回路、情報処理装置、及び制御方法 | |
JP2013192061A (ja) | 半導体集積回路および該半導体集積回路が設けられているプリント配線基板 |