JP5475889B2 - データ処理装置およびデータ処理システム - Google Patents
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Description
図1を参照して、データ処理システム1は、プリント配線基板18と、プリント配線基板18上に搭載されたデータ処理装置2と、センサ4と、通信部6と、タイマ8と、バッテリ12とを含む。データ処理装置2にはバッテリ12の電圧が電源電圧Vccとして供給される。
図3を参照して、電圧検出部10は、カレントソースCSと、バンドギャップリファレンス回路BGRと、基準電圧発生回路VREFBUFと、パワーオンリセット回路PORa,PORbと、電圧低下検出回路LVDとを含む。
図5は、パワーオンリセット回路PORbおよび電圧低下検出回路LVDの一例を示した回路図である。
図4、図6を参照して、ディプレッション型のNチャネルMOSトランジスタ44の閾値電圧はマイナスの値のため、電源電圧が0Vであっても導通状態にすることができる。このため、電源電圧Vccが0Vの時は、ノードN1は0Vに保たれている。このため、抵抗などのパッシブ素子を用いることなくノードN1の初期化を容易に実現できる。
図7を参照して、外部から供給される電源電圧Vccが0Vから電圧VLbに上昇すると、パワーオンリセット回路PORbの出力はロウレベルに確定する。そしてこの出力がリセット解除を示すハイレベルに遷移するのは、電源電圧Vccが2.6V±0.1Vの間である。すなわち、Vcc=2.5V〜2.7Vの間でリセットが解除される。図5の分圧回路54、バンドギャップリファレンス回路BGR、カレントソースCSには、それぞれ1μA,1μA,0.2μAの定常電流が流れる。したがって、パワーオンリセット回路PORbは、パワーオンリセット回路PORaと比較すると、リセット解除の電圧精度は高いが、定常電流も多い。
図8、図9を参照して、時刻t1以前の待機モード(低消費電力状態)において、バッテリからの外部供給電源電圧Vccが、パワーオンリセット回路PORaの検出電圧Vrst(PORa)よりも高い間は、パワーオンリセット回路PORaは外部供給電圧の電圧レベルの監視を継続する。
またバッテリではなく電流供給能力の低下が生じない商用電源からの電源供給であったとしてもシステム全体としての低消費電力化は実現することができる。
Claims (7)
- 第1のパワーオンリセット回路(PORa)と、
前記第1のパワーオンリセット回路よりも消費電力が多くかつリセット電圧精度の高い第2のパワーオンリセット回路(PORb)と、
前記第2のパワーオンリセット回路(PORb)を活性状態に保持するか非活性状態にしておくかを設定するための情報を記憶する記憶部(28)と、
前記第1および第2のパワーオンリセット回路(PORa,PORb)の出力に応じて初期化されるとともに、前記記憶部(28)に前記情報を設定する中央処理装置(CPU)とを備える、データ処理装置。 - 前記データ処理装置は、通常モードと待機モードとを有し、
前記中央処理装置(CPU)は、前記待機モードにおいては前記第2のパワーオンリセット回路(PORb)を非活性化した状態で前記第1のパワーオンリセット回路(PORb)を使用して電源電圧がリセット条件を満たす電圧に低下したことの検出を行なうように前記記憶部(28)に前記情報を設定する、請求の範囲第1項に記載のデータ処理装置。 - 前記中央処理装置(CPU)は、前記通常モードから前記待機モードに移行する前に前記記憶部(28)の前記情報を前記第2のパワーオンリセット回路(PORb)を非活性状態にするように設定してから前記待機モードに移行する、請求の範囲第2項に記載のデータ処理装置。
- 前記第1および第2のパワーオンリセット回路(PORa,PORb)の出力を受ける制御部(SYSC)をさらに備え、
前記制御部(SYSC)は、前記待機モード中に前記第1のパワーオンリセット回路(PORa)の出力がリセットを示した後にリセット解除を示しかつ前記第2のパワーオンリセット回路(PORb)が非活性化されていた場合には、前記第2のパワーオンリセット回路(PORb)を活性化し、前記第2のパワーオンリセット回路(PORb)の出力がリセット解除を示したときに前記中央処理装置(CPU)のリセットを解除する、請求の範囲第3項に記載のデータ処理装置。 - 前記データ処理装置は、通常モードと待機モードとを有し、
前記中央処理装置(CPU)は、前記通常モードから前記待機モードに移行する前に前記記憶部(28)の前記情報を設定することにより、前記第2のパワーオンリセット回路(PORb)を前記待機モード中に使用するか否かを選択可能である、請求の範囲第1項に記載のデータ処理装置。 - 前記第1のパワーオンリセット回路(PORa)は、電源ノードの電位の上昇に伴って充電され電位が上昇する内部ノード(N1)が入力に接続されたインバータ(48)を含み、
前記第2のパワーオンリセット回路(PORb)は、バンドギャップリファレンス回路(BGR)の出力と電源ノードの電圧を分圧する分圧回路(54)の出力とを比較する比較回路(58)を含む、請求の範囲第1項に記載のデータ処理装置。 - データ処理システムであって、
プリント配線基板(18)と、
前記プリント配線基板に搭載されたデータ処理装置(2)とを備え、
前記データ処理装置(2)は、
第1のパワーオンリセット回路(PORa)と、
前記第1のパワーオンリセット回路よりも消費電力が多くかつリセット電圧精度の高い第2のパワーオンリセット回路(PORb)と、
前記第2のパワーオンリセット回路(PORb)を活性状態に保持するか非活性状態にしておくかを設定するための情報を記憶する記憶部(28)と、
前記第1および第2のパワーオンリセット回路(PORa,PORb)の出力に応じて初期化されるとともに、前記記憶部(28)に前記情報を設定する中央処理装置(CPU)とを含む、データ処理システム。
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