JP2010225756A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＺｎＯ系結晶等の比較的モース硬度の低いウルツ鉱型の結晶構造を有する半導体装置をウエハ状態からチップ状態に個片化する際にチッピングや不正劈開の発生を防止して、高歩留りで素子分離を行うことができる半導体装置の製造方法を提供する。
【解決手段】
ウルツ鉱型の結晶構造を有し、少なくとも−ｃ面側の主面である第１基板主面に対して結晶ｃ面がａ軸の回りに所定角度傾いたｃ面オフ基板を用意する。ｃ面オフ基板の＋ｃ面側の主面である第２基板主面上に半導体層を形成する。第１基板主面を、ａ軸と直交するｍ軸に沿った第１スクライブラインの各々に沿ってスクライブする。このとき、結晶ｃ面の第１基板主面に対する傾きの方向に対応した方向にスクライブする。第１基板主面を、ａ軸に沿った第２スクライブラインの各々に沿ってスクライブする。
【選択図】図３

Description

本発明は半導体装置に関し、ウルツ鉱型の結晶構造を有する半導体装置の製造方法に関する。

半導体発光素子を構成する結晶構造には、大きく分けて立方晶である閃亜鉛鉱型構造と六方晶であるウルツ鉱型構造の２種類がある。閃亜鉛鉱型構造の化合物半導体結晶には、ＧａＡｓ系とＧａＰ系結晶があり、其々ＧａＡｌＡｓ−ＬＥＤ（Light Emitting Diode：発光ダイオード）とＡｌＧａＩｎＰ−ＬＥＤとして既に実用化されて久しい。閃亜鉛鉱型構造の化合物半導体発光素子は、一般的には｛１００｝面を主面とした基板に、ｎ型半導体層、発光層、ｐ型半導体層を積層し、電極等を付けた後に｛１１０｝面で矩形状に素子分離し、個々の発光素子を得る。閃亜鉛鉱型構造の結晶は、｛１１０｝面での劈開性が非常に良好であり容易に素子分離できる。

一方、ウルツ鉱型構造の化合物半導体結晶には、ＧａＮ系およびＺｎＯ系等があり、例えばＩｎＧａＮ−ＬＥＤは、青色、緑色、白色ＬＥＤとして実用化されている。ウルツ鉱型構造の化合物半導体結晶を含む発光素子は、一般的に｛０００１｝面を主面としたｃ面基板に、ｎ型半導体層、発光層、ｐ型半導体層を積層し、電極等を付けた後に｛１１−２０｝面（ａ面）およびこれと直交する｛１０−１０｝面（ｍ面）に沿って素子分離し、発光素子を個片化する。ところが、ウルツ鉱型構造の結晶は｛１１−２０｝面（ａ面）および｛１０−１０｝面（ｍ面）での劈開性が悪く、素子分離が容易ではない。このため、数多くの素子分離方法が検討されている。

特許文献１および特許文献２には、サファイア基板上に窒化ガリウム系化合物半導体層を積層した半導体発光素子の素子分離方法が示されている。その概要は、窒化ガリウム系化合物半導体層側から第１の割り溝をエッチングにより形成し、サファイア基板の裏面側から第２の割り溝をスクライブ等により形成し、上記第１および第２の割り溝に沿ってブレイキングして、素子分離を行うといったものである。

特許第２７８０６１８号公報 特許第２８６１９９１号公報

上記各引用文献に記載の素子分離方法は、サファイア基板上に窒化物半導体層を積層した半導体発光素子に対して適用されたものである。サファイア及び窒化物半導体であるＧａＮのモース硬度は９と非常に硬く、スクライブ時に形成される起点クラック（スクライブ溝）は、横方向に逸れにくく、十分な深さの起点クラック（スクライブ溝）を発生させることができる。このため、ブレイキング時に起点クラック（スクライブ溝）の深さ方向から逸れた位置で劈開してデバイスが破損するような不正劈開は起こり難い。

一方、ＺｎＯは、室温で３．３７ｅＶのバンドギャップエネルギーを持つ直接遷移型の半導体で、励起子の束縛エネルギーが６０ｍｅＶと他の半導体発光素子に比べて大きい。また原材料が安価で有るとともに、環境や人体に無害で有るという特徴を有する。その為、高効率かつ低消費電力の半導体発光素子を実現できるものとして期待されている。しかしながら、ＺｎＯは良好な劈開性を有していないこと、モース硬度４と結晶が柔らかく、従来のスクライブ・ブレイキング手法では、チッピングの及び不正劈開による素子破損が多発し、歩留まりが悪い。

すなわち、｛０００１｝面を主面とするｃ面ＺｎＯ基板上にＺｎＯ系半導体結晶からなるデバイス層を形成し、これを｛１１−２０｝面（ａ面）およびこれと直交する｛１０−１０｝面（ｍ面）で矩形状に素子分離する際に、スクライブ時に形成した起点クラックからデバイス領域内部へ結晶面が滑る等の欠陥（刃状転位）及びクラックが導入される。これは、ａ面で劈開を行う場合、３０°方向にｍ面、６０°方向にａ面が存在しており、一方、ｍ面で劈開を行う場合、３０°方向にａ面、６０°方向にｍ面が存在しており、これらの方向にクラック及び欠陥が導入され易いためである。ＺｎＯ系半導体結晶は、上記の如くモース硬度が低いため、スクライブ時の応力をスクライブ中心線に沿った深さ方向に集中させることが困難であり、起点クラック（スクライブ溝）の形成が不十分となりやすい。このため、ブレイキング時に起点クラック（スクライブ溝）に沿った面以外の他の劈開面にクラック及び欠陥が導入され易く、これがデバイス内部にまで導入され、高歩留りを確保することは困難なものとなっていた。

本発明は、上記した点に鑑みてなされたものであり、ＺｎＯ系結晶等の比較的モース硬度の低いウルツ鉱型の結晶構造を有する半導体装置をウエハ状態からチップ状態に個片化する際にチッピングや不正劈開の発生を防止して、高歩留りで素子分離を行うことができる半導体装置の製造方法を提供することを目的とする。

本発明の半導体装置の製造方法は、ウルツ鉱型の結晶構造を有する半導体層を含む半導体装置の製造方法であって、ウルツ鉱型の結晶構造を有し、少なくとも−ｃ面側の主面である第１基板主面に対して結晶ｃ面がａ軸の回りに所定角度傾いたｃ面オフ基板を用意する工程と、前記ｃ面オフ基板の＋ｃ面側の主面である第２基板主面上に前記半導体層を形成する工程と、前記第１基板主面を、前記ａ軸と直交するｍ軸に沿った第１スクライブラインの各々に沿ってスクライブする第１スクライブ工程と、前記第１基板主面を、前記ａ軸に沿った第２スクライブラインの各々に沿ってスクライブする第２スクライブ工程と、を含み、前記第１スクライブ工程において、前記第１基板主面は、前記結晶ｃ面の前記第１基板主面に対する傾きの方向に対応した方向にスクライブされることを特徴としている。

前記第１スクライブ工程において、前記第１基板主面は、前記結晶ｃ面と前記第１基板主面とが近接していく方向にスクライブされる。

本発明の半導体装置の製造方法によれば、ＺｎＯ系結晶等の比較的モース高度が低く、かつ良好な劈開性を有していないウルツ鉱型の結晶構造を有する半導体装置の素子分離を高歩留まりで行うことが可能となる。

本発明の実施例である半導体装置の製造に用いられる成長用基板のｃ面の傾きの状態を示す断面図である。 図２（ａ）〜（ｇ）は、本発明の実施例である半導体装置の製造工程におけるプロセスステップ毎の断面図である。 図３（ａ）は、スクライブ工程前の成長用基板の−ｃ面側表面の平面図、図３（ｂ）は、図３（ａ）における３ｂ−３ｂ線に沿った断面図である。 本発明の実施例に係るスクライブ工程において使用するスクライブツールの先端形状を示す平面図である。 本発明の実施例に係る半導体装置の平面図である。 図６（ａ）は、スクライブ工程前の成長用基板の−ｃ面側表面の平面図、図６（ｂ）は、図６（ａ）における６ｂ−６ｂ線に沿った断面図である。 図７（ａ）は、スクライブ工程前の成長用基板の−ｃ面側表面の平面図、図７（ｂ）は、図７（ａ）における７ｂ−７ｂ線に沿った断面図である。 本発明の変形例に係る半導体装置の断面図である。 本発明の実施例に係る製造方法とは異なる製造方法で製造された半導体装置の劈開状態を示す図である。 本発明の実施例に係る製造方法で製造された半導体装置の劈開状態を示す図である。

以下、本発明の実施例について図面を参照しつつ説明する。尚、以下においては、ＺｎＯ系半導体結晶を含む半導体発光装置に本発明を適用した場合を例に説明する。

はじめに、本発明に係る半導体装置の製造に用いられる成長用基板１０について説明する。成長用基板１０は、発光層を含むＺｎＯ系半導体結晶からなるデバイス層をエピタキシャル成長させるためのＺｎＯ単結晶基板である。成長用基板１０としては、ウルツ鉱型結晶の｛０００１｝面が主面となるｃ面基板を用いる。より、具体的には、成長用基板１０のｃ面がａ軸［２−１−１０］を回転軸として主面に対して０．５°程度傾いている所謂ｃ面オフ基板を用いる。図１は、かかる成長用基板１０の結晶面の傾きを図示したものである。図１においては、成長用基板１０の主面に垂直な方向にＺ軸をとり、成長用基板１０のａ軸［２−１−１０］方向にＸ軸をとり、成長用基板１０の主面に平行であり且つＸ軸に垂直な方向にＹ軸をとったデカルト座標（右手系）のＹ−Ｚ平面上に成長用基板１０の断面が示されている。尚、成長用基板１０のｃ軸［０００１］、ａ軸［２−１−１０］およびｍ軸［０１−１０］は互いに直交関係にある。同図に示すように、成長用基板１０のｃ軸［０００１］およびｍ軸［０１−１０］は、ａ軸［２−１−１０］を回転軸として、それぞれＺ軸およびＹ軸に対して角度θだけ傾いている。つまり、成長用基板１０のｃ面は、その主面と平行ではなく、ａ軸を回転軸として主面に対して角度θだけ傾いている。かかる角度θをオフ角とよぶ。本実施例においてはオフ角が０．５°程度のｃ面オフ基板を成長用基板１０として用いた。

本発明者らの研究の結果、ｃ面オフ基板を用いて、後述する手順で素子分離を行うことにより、チッピングや不正劈開を殆ど生じることなく素子分離できることが明らかとなった。これは、ｃ面を適度に傾けることにより、特定のスクライブ方向に対してｃ面を押さえつける方向にスクライブ応力を働かせることができるためと考えられる。尚、本発明においては、ｃ面のオフ角が０°＜θ≦５°のものを使用することができる。

また、ＺｎＯ単結晶基板からなる成長用基板１０のｃ面は極性を有しており、一般的に＋ｃ面（Ｚｎ面）および−ｃ面（Ｏ面）と呼ばれる。本発明に係る半導体装置の製造方法においては、結晶成長のしやすさから成長用基板１０の＋ｃ面（Ｚｎ面）側主面（第２基板主面）上にＺｎＯ系半導体結晶を成長させ、スクライブ時に深さ方向に起点クラック（スクライブ溝）を発生させることが容易な−ｃ面（Ｏ面）側主面（第１基板主面）をスクライブして、素子分離を行った。

以下、図２を参照しつつ本発明に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｇ）は、本発明の実施例である半導体装置の製造工程におけるプロセスステップ毎の断面図である。

はじめに、上記したｃ面が主面に対して０．５°程度傾いた厚さ５００μｍ程度のＺｎＯ単結晶からなる成長用基板１０を用意する。次に、成長用基板１０の＋ｃ面側にＺｎＯ系半導体結晶を成長させてデバイス層２０を形成する。具体的には、成長用基板１０の＋ｃ面上に比較的低温でＺｎＯ半導体結晶を成長させて厚さ１０ｎｍ程度の緩衝層１１を形成する。次に、ｎ型のドーパントとしてＧａを添加した膜厚４００ｎｍ程度のｎ型ＭｇＺｎＯ層１２を緩衝層１１の上に形成する。次に、不純物をドープしないＭｇＺｎＯ／ＺｎＯのペアをそれぞれ２．５ｎｍ／７ｎｍの膜厚で積層し、これを３回繰り返すことにより多重量子井戸（ＭＱＷ）構造の発光層１３を形成する。次に、ｐ型のドーパントとしてＮ（窒素）を添加した膜厚１００ｎｍ程度のｐ型ＭｇＺｎＯ層１４を発光層１３の上に形成してデバイス層２０を完成させる（図２（ａ））。尚、デバイス層２０の形成には、結晶母材のＯ（酸素）とｐ型不純物であるＮ（窒素）をＲＦラジカル発生装置にて生成して照射するラジカルソースＭＢＥ装置を用いた。

次に、ｐ型ＭｇＺｎＯ層１４の表面に透光性電極１５を形成する。具体的には、フォトリソグラフィー技術を用いて、ｐ型ＭｇＺｎＯ層１４の表面に電極形状の開口パターンを有するレジストマスク（図示せず）を形成する。次に電子ビーム（ＥＢ）蒸着法により、かかるレジストマスクが形成されたウエハ上にＮｉ／Ａｕをそれぞれ１ｎｍ／１０ｎｍの厚みで積層する。その後、電極形成部以外の金属をレジストマスクとともにリフトオフすることにより、電極１５のパターニングを施す。次に、ＲＴＡ（ラピッド・サーマル・アニール）装置にて、２０％酸素含有窒素ガスの処理雰囲気の下、４５０℃、３０秒間の熱処理を施す。かかる熱処理により、Ｎｉが酸化されて酸化Ｎｉとなり透光性電極１５が形成される（図２（ｂ））。

次に、透光性電極１５の表面にｐ側電極パッド１６を形成する。具体的には、先の工程で形成された透光性電極１５の表面に電極形状の開口パターンを有するレジストマスク（図示せず）を形成する。次に電子ビーム（ＥＢ）蒸着法により、かかるレジストマスクが形成されたウエハ上にＮｉ／Ｐｔ／Ａｕをそれぞれ１０ｎｍ／１００ｎｍ／１０００ｎｍの厚みで順次積層する。その後、電極形成部以外の金属をレジストマスクとともにリフトオフすることにより、ｐ側電極パッド１６をパターニングする（図２（ｃ））。尚、ｐ側電極パッド１６の材料としては、Ｎｉ／Ａｕ、Ｎｉ／Ｐｔ／ＡｕまたはＮｉ／Ｒｈ／Ａｕ等を使用することも可能である。また、第１層目の金属は、Ａｌ、Ｓｎ、Ｐｂ、Ｔｉなどでもよい。

次に、電極形成まで完了した構造体に幅１００μｍ程度の素子区画溝１７を形成する。素子区画溝１７は、スクライブラインに沿って格子状に形成され、ウエハ面内に配列された複数の半導体素子の各々を矩形状に区画する溝である。素子区画溝１７は、後のスクライブ工程又はブレイキング工程においてスクライブラインに沿って形成されるウエハ裏面側から形成される分割溝と結合して、素子分離に至る。素子区画溝１７を形成しておくことにより、素子分離が容易となり、劈開面の逸れがデバイス領域内に進入するのを防止する。具体的には、上記各工程を経たウエハ表面にフォトリソグラフィー技術を用いて、素子区画溝１７に対応した開口パターンを有するレジストマスク（図示せず）を形成する。次に、ＨＦ（フッ酸）とＮＨ₄Ｆ（フッ化アンモニウム）の緩衝溶液にて室温で６０分間エッチング処理を行い、続いて、王水（硝酸：塩酸＝１：３）にて室温で１分間エッチング処理を行う。これにより、上記レジストマスクの開口部においてデバイス層２０表面から成長用基板１０の内部に達する深さ１μｍ程度の素子区画溝１７が形成される。かかるエッチング処理により成長用基板１０は４００ｎｍ程度エッチングされる（図２（ｄ））。尚、素子区画溝１７の形成は、ウェットエッチングに限らず、例えば、ＣＦ₄、ＣＨＦ₃、Ｃ₄Ｆ₆、Ｃ₄Ｆ₈、ＳＦ₆、ＢＣＬ₃等のエッチングガスを用いた反応性イオンエッチング（ＲＩＥ）によっても行うことが可能である。また、素子区画溝１７は、少なくともｎ型ＭｇＺｎＯ層１２にまで達していればよいが、素子分離を行う際に劈開面がデバイス領域に侵入するのを防止するために、素子区画溝１７は成長用基板１０にまで達していることが好ましい。また、本実施例においては、後述する説明によって明らかにされるように、スクライブ工程において素子分離が完了し、ブレイキング工程を必要としないため、素子区画溝１７の形成は必須ではない。

次に、ウエハを研削機にセットして、成長用基板１０の厚みが約３２０μｍになるまで成長用基板１０の−ｃ面側主面（第１基板主面）を研削する。続いて、ウエハを研磨機にセットして、研磨剤の番手を段階的に小さいものにかえながら、成長用基板１０の−ｃ面側表面が鏡面（光学的鏡面）になるまで研磨して、成長用基板１０の厚みを３００μｍとする。このように、成長用基板１０に鏡面処理を施すのは、スクライブ面となる成長用基板１０の−ｃ面（Ｏ面）に凹凸があると、スクライブ時の応力が分散し易く、不正劈開やチッピングの原因となるからである。従って、成長用基板１０の表面は鏡面であることが望ましく、具体的には二乗平均表面粗さ（ＲＭＳ）が２０ｎｍ以下であることが望ましい（図２（ｅ））。

次に、成長用基板１０の表面にｎ側電極パッド１８を形成する。具体的には、成長用基板１０の表面に電極形状の開口パターンを有するレジストマスク（図示せず）を形成する。次に電子ビーム（ＥＢ）蒸着法により、かかるレジストマスクが形成されたウエハ上にＴｉ／Ａｕをそれぞれ３ｎｍ〜１０ｎｍ／１００ｎｍの厚みで順次積層する。その後、電極形成部以外の金属をレジストマスクとともにリフトオフすることにより、ｎ側電極パッド１８をパターニングする（図２（ｇ））。尚、ｎ側電極パッド１８の材料としては、Ｔｉ／Ａｇ、Ｔｉ／Ａｌ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ、Ｎｉ／Ａｌ等を使用することも可能である。

次に、ウエハのデバイス層２０側表面に保護シートを貼り付けて、ウエハをスクライブ装置にセットし、成長用基板１０の−ｃ面側主面（第１基板主面）を所定のスクライブラインに沿って格子状にスクライブすることによりウエハ面内に配列された複数の半導体装置を矩形状に分割する（図２（ｈ））。すなわち、半導体装置は本スクライブ工程のみで個片化されるので、その後のブレイキング工程は省略される。以下、本実施例に係るスクライブ工程について詳述する。

図３（ａ）にｎ側電極パッド１８の形成工程まで完了した成長用基板１０の−ｃ面側の平面図を示す。図３（ｂ）は、図３（ａ）における３ｂ−３ｂ線に沿った断面図であり、成長用基板１０のｃ面の傾きの方向と、後述する第１スクライブ工程におけるスクライブ方向との関係が示されている。尚、図３（ｂ）においては、図１に示したものと同様の軸方向を有するデカルト座標のＹ−Ｚ平面上に成長用基板１０のａ軸［２−１−１０］と垂直な断面が示されている。

図３（ａ）に示すように、成長用基板１０の−ｃ面側主面（第１基板主面）には、個々の半導体装置毎に形成された複数のｎ型電極パッド１８が形成されている。図中破線で示すｎ型電極パッド１８各々の間の格子状領域の中心線がスクライブラインとなっている。

スクライブは、成長用基板１０の−ｃ面側主面（第１基板主面）に当接せさたスクライブツール３０をｍ軸［０１−１０］に沿って走査して起点クラック（スクライブ溝）を発生させる第１スクライブ工程と、成長用基板１０の−ｃ面側主面（第１基板主面）に当接させたスクライブツール３０をａ軸［２−１−１０］に沿って走査して起点クラック（スクライブ溝）を発生させる第２スクライブ工程の２ステップにより行われる。

第１スクライブ工程では、上記の如くｍ軸に沿った方向にスクライブが行われるが、スクライブ方向（スクライブツールの走査方向）は、成長用基板１０の主面に対するｃ面の傾きの方向と対応していなければならない。本実施例においては、上記したように、成長用基板１０としてｃ面がａ軸を回転軸として０．５°程度傾いたｃ面オフ基板を使用している。図３（ｂ）に示す例では、Ｙ−Ｚ平面において、ｃ軸の傾きの方向はＺ軸に対して右回りである。この場合、第１スクライブ工程におけるスクライブ方向（スクライブツールの走査方向）は、同一平面で見たときに図中右側から左側に向かうｍ軸に沿った＋Ｙ方向となる。すなわち、成長用基板１０の−ｃ面側主面（第１基板主面）と、この面に対して傾いたｃ面とが近接していく方向にスクライブツール３０を走査する。

第１スクライブ工程では、スクライブツールに印加する荷重量を１００ｇ〜１５０ｇ、スクライブツールの走査速度（スクライブ速度）を２５ｍｍ／ｓｅｃに設定してスクライブを行った。かかる条件で第１スクライブを実施することにより、ウエハは第１スクライブラインに沿ったａ面で劈開した。尚、スクライブ速度は１５〜５０ｍｍ／ｓｅｃの範囲で変更することが可能である。

このように、成長用基板１０のｃ面の傾きの方向に対応したスクライブ方向で第１スクライブを実施するとにより、成長用基板１０の−ｃ面を押さえつける方向にスクライブ応力を働かせることが可能となり、成長用基板１０に十分な深さの起点クラック（スクライブ溝）を発生させることができた。一方、スクライブ方向を−Ｙ方向とすると、スクライブ応力は横方向に分散し、−ｃ面を押さえつける方向に働かないため、十分な深さの起点クラック（スクライブ溝）を発生させることができなかった。尚、成長用基板１０のｃ軸の傾きの方向がＺ軸に対して左回りである場合のスクライブ方向（スクライブツールの走査方向）は、図中左側から右側に向かう−Ｙ方向となる。

また、本実施例では、比較的強荷重且つ高速でスクライブすることによりチッピングや不正劈開を生じることなく劈開を行うことが可能となる。因みに、元々劈開性が良好であるＧａＡｓ系半導体結晶の場合、スクライブツールのジャンピングを防止するために一般的にスクライブ速度は低速（例えば１０ｍｍ／ｓｅｃ以下）に設定される。これに対してＺｎＯ系半導体結晶を含む本発明に係る半導体装置においては、スクライブ速度は、ＧａＡｓ系半導体結晶の場合の３倍〜５倍に設定される。このように、比較的高速でスクライブすることで、深さ方向にスクライブ応力を集中させることができ、十分な深さの起点クラック（スクライブ溝）を発生させることができ、チッピングを生じることなく良好に劈開できた。一方、ＺｎＯ系半導体結晶はやわらかいため、低速でスクライブするとスクライブ応力が横方向に分散し、チッピングの原因となる。

尚、本実施例においては、スクライブツールとして刃先角度が５０〜５４°の４ポイントのヒールポイントツールを使用して第１および第２スクライブを行った。図４に、使用したスクライブツール３０の先端形状を示す。４ポイントツールとは、刃先が４方向に付いたものをいい、ヒールポイントツールとは、ツール先端においてスクライブ方向の前方に平らな面３１を有するスクライブツールである。ヒールポイントツールでは、この平らな面３１でスクライブ面を押さえつけ、応力がスクライブラインの両側に分散するのを防止するため、モース硬度の低いＺｎＯ系半導体結晶に対して起点クラック（スクライブ溝）を深さ方向に発生させるのに有効であった。尚、ヒールポイント構造を持つものであれば、６ポイントツール又は８ポイントツールであっても構わない。

第１スクライブは、図３（ａ）に示すＹ軸に平行な複数の第１スクライブラインの各々に対して、順次行われる。

第２スクライブ工程では、成長用基板１０の−ｃ面側主面（第１基板主面）を第１スクライブラインと直交するＸ軸（成長用基板１０のａ軸）に沿ってスクライブする。第２スクライブ時の荷重量は、第１スクライブ時の荷重量よりも小さい５０ｇ〜１００ｇに設定した。また、第２スクライブ時のスクライブ速度は、第１スクライブ時のスクライブ速度よりも若干遅い２０ｍｍ／ｓｅｃに設定した。かかる条件で第２スクライブを実施することにより、ウエハは第２スクライブラインに沿ったｍ面で劈開した。第１スクライブ工程においてａ面が既に劈開しているため、第２スクライブ工程では第１スクライブ工程における場合と比較して荷重量を小さくしても劈開に至る。また、第１スクライブ時よりもスクライブ速度を遅くすることにより第２スクライブラインが第１スクライブラインと交差する際にスクライブツールがジャンピングするのを防止している。第２スクライブ工程におけるスクライブ方向（スクライブツールの走査方向）は、＋Ｘ方向、−Ｘ方向のどちらでもあっても構わない。

第２スクライブは、Ｘ軸（ａ軸）に平行な複数の第２スクライブラインの各々に対して順次行われる。第１および第２スクライブ工程を経ることにより、ウエハのａ面およびこれと直交するｍ面が劈開に至るので、ウエハ面内に配列された複数の半導体装置は、ブレイキングを行うことなく矩形状に個片化される。

このように、本実施例では、成長用基板としてｃ面オフ基板を使用し、＋ｃ面側にデバイス層２０を形成し、−ｃ面側をスクライブ面とする。そして、第１スクライブ工程において相対的に劈開性のよいａ面を先に劈開し、その後第２スクライブ工程においてｍ面を劈開する。第１スクライブ工程では、ｍ軸に沿って成長用基板１０のｃ面の傾きに対応した向きに、強荷重且つ高速でスクライブツールを走査してスクライブを行う。かかる方法でスクライブを行うことにより、モース硬度の低いＺｎＯ結晶でも結晶変形を抑え、スクライブツール直下にスクライブ応力を集中させることが可能となり、チッピングおよび不正劈開を生じることなくａ面を劈開することが可能となった。第２スクライブ工程では既にａ面が劈開されたウエハに対して、第１スクライブラインと直交するａ軸に沿った任意の向きに、第１スクライブ時よりも低荷重且つ低速でスクライブツールを走査してスクライブを行うことにより、相対的に劈開性の悪いｍ面でもチッピングおよび不正劈開を生じることなく劈開することが可能となった。

図５（ａ）に矩形状に個片化された半導体装置の上面図を示す。個片化された半導体装置の一辺の長さＬ３を４００μｍとした。成長用基板１０上に積層されたデバイス層２０の一辺の長さＬ２を３００μｍとした。デバイス層３０上に積層された光透過性電極１５の一辺の長さＬ１を２７０μｍとした。

本実施例に係る製造方法によれば、スクライブ工程における歩留りは９０〜９７％となり、非常に良好な結果を得ることができた。

以下、本発明の第２実施例に係る半導体装置の製造方法について説明する。第２実施例に係る製造方法は、上記第１実施例と比較してスクライブ工程における処理内容が異なる。一方、成長用基板としてｃ面オフ基板を用いる点、成長用基板の＋ｃ面側にデバイス層を形成し、−ｃ面側をスクライブする点は上記第１実施例と同様である。また、成長用基板上にデバイス層および各種電極を形成するプロセスも第１実施例と共通であるのでその説明は省略する。

以下において、第２実施例に係るスクライブ工程について詳述する。図６（ａ）にｎ側電極パッド１８の形成工程まで完了した成長用基板１０の−ｃ面側の平面図を示す。図６（ｂ）は、図６（ａ）における６ｂ−６ｂ線に沿った断面図であり、成長用基板１０のｃ面の傾きの方向と、後述する第１スクライブ工程におけるスクライブ方向との関係が示されている。尚、図６（ｂ）においては、図１に示したものと同様の軸方向を有するデカルト座標のＹ−Ｚ平面上に成長用基板１０のａ軸［２−１−１０］と垂直な断面が示されている。

図６（ａ）に示すように、成長用基板１０の−ｃ面側主面上には、個々の半導体装置毎に形成された複数のｎ型電極パッド１８が形成されている。図中破線で示すｎ型電極パッド１８各々の間の格子状領域の中心線がスクライブラインとなっている。

スクライブは、成長用基板１０の−ｃ面側主面（第１基板主面）に当接せさたスクライブツール３０をｍ軸［０１−１０］に沿って走査して起点クラック（スクライブ溝）を発生させる第１スクライブ工程と、成長用基板１０の−ｃ面側主面（第１基板主面）に当接させたスクライブツール３０をａ軸［２−１−１０］に沿って走査して起点クラック（スクライブ溝）を発生させる第２スクライブ工程の２ステップにより行われる。

第１スクライブ工程におけるスクライブ方向（スクライブツールの走査方向）は、成長用基板１０の主面に対するｃ面の傾きの方向と対応していなければならない。本実施例においては、ｃ面がａ軸を回転軸として０．５°程度傾いたｃ面オフ基板を使用している。図６（ｂ）に示す例では、Ｙ−Ｚ平面において、ｃ軸の傾きの方向はＺ軸に対して右回りである。この場合、第１スクライブ工程におけるスクライブ方向（スクライブツールの走査方向）は、同一平面で見たときに図中右側から左側に向かうｍ軸に沿った＋Ｙ方向となる。すなわち、成長用基板１０の−ｃ面側主面（第１基板主面）と、この面に対して傾いたｃ面とが近接していく方向にスクライブツール３０を走査する。

第１スクライブ工程では、十分な深さの起点クラック（スクライブ溝）を形成することができ且つ劈開に至らない程度の荷重でスクライブを行う。具体的には、スクライブツールに印加する荷重量を５０ｇ〜１００ｇ、スクライブツールの走査速度（スクライブ速度）を２５ｍｍ／ｓｅｃに設定してスクライブを行った。かかる条件で第１スクライブを実施することにより、成長用基板１０の−ｃ面側に第１スクライブラインに沿った起点クラック（スクライブ溝）を発生させることができた。第１スクライブは、図６（ａ）に示すＹ軸に平行な複数の第１スクライブラインの各々に対して、順次行われる。

このように、成長用基板１０のｃ面の傾きの方向に対応したスクライブ方向で第１スクライブを実施することにより、成長用基板１０の−ｃ面を押さえつける方向にスクライブ応力を働かせることができ、成長用基板１０に十分な深さの起点クラック（スクライブ溝）を発生させることができた。一方、スクライブ方向を−Ｙ方向とすると、スクライブ応力は横方向に分散し、−ｃ面を押さえつける方向に働かないため、十分な深さの起点クラック（スクライブ溝）を発生させることができなかった。尚、成長用基板１０のｃ軸の傾きの方向がＺ軸に対して左回りである場合のスクライブ方向は、図中左側から右側に向かうｍ軸に沿った−Ｙ方向となる。

第２スクライブ工程では、成長用基板１０の−ｃ面側主面（第１基板主面）を第１スクライブラインと直交するＸ軸（成長用基板１０のａ軸）に沿ってスクライブする。第２スクライブ時の荷重量は、第１スクライブ時の荷重量よりも大きい１００ｇ〜１５０ｇに設定した。また、第２スクライブ時のスクライブ速度は、第１スクライブ時のスクライブ速度よりも若干遅い２０ｍｍ／ｓｅｃに設定した。第２スクライブ工程におけるスクライブ方向（スクライブツールの走査方向）は、＋Ｘ方向、−Ｘ方向のどちらであっても構わない。

第２スクライブ工程では、Ｘ軸に平行な複数の第２スクライブラインの各々に対して順次スクライブを行うが、このときのスクライブツールの送り方向、すなわち、スクライブラインの選択順序が重要となる。すなわち、第２スクライブ工程では、図６（ａ）に示すように、はじめに、第１スクライブ工程におけるスクライブツールの走査方向の終端側（図中左側）に位置する第２スクライブラインに対してスクライブを行い、これが完了したら、スクライブツールを−Ｙ方向にシフトして、１つ右隣の第２スクライブラインに対してスクライブを行う。つまり、第２スクライブ工程では、第１スクライブ工程におけるスクライブツールの走査方向の終端側から始端側に向かう送り方向でスクライブラインをシフトさせて第２スクライブラインの各々に沿ってスクライブする。

このように、比較的強荷重で第２スクライブを実施することにより、ウエハは第２スクライブラインに沿ったｍ面で劈開する。更に、第２スクライブ時の応力により、第１スクライブ工程にてｍ軸に沿って形成した起点クラック（スクライブ溝）を起点としてａ面での劈開も起る。かかるａ面での劈開は、第２スクライブ時に形成される劈開面（ｍ面）に対して図中左側（＋Ｙ側）においてのみ生じることが本発明者の研究の結果明らかとなった。このため、第２スクライブ工程では、第２スクライブラインの各々に対して第１スクライブ工程におけるスクライブ方向（スクライブツールの走査方向）の終端側から始端側に向かう送り方向で順次スクライブツールをシフトしてスクライブを実施することにより、不正劈開を生じることなくａ面およびｍ面を同時に劈開することが可能となる。

第１および第２スクライブ工程を経ることにより、ウエハのａ面およびこれと直交するｍ面が劈開に至るので、ウエハ面内に配列された複数の半導体装置は、ブレイキングを行うことなく矩形状に個片化される。

このように、本実施例では、成長用基板としてｃ面オフ基板を使用し、＋ｃ面側にデバイス層２０を形成し、−ｃ面側をスクライブ面とする。そして、第１スクライブ工程においてｍ軸に沿って起点クラック（スクライブ溝）を形成しておき、その後第２スクライブ工程においてａ軸に沿って比較的強荷重でスクライブする。これにより、ｍ面が劈開されるとともに、第２スクライブ時の応力が第１スクライブ工程において形成した起点クラック（スクライブ溝）にも作用してａ面での劈開が起る。かかる第２スクライブ時の応力のａ面への作用は、方向性を持っており、これを踏まえて第１スクライブ工程におけるスクライブ方向（スクライブツールの走査方向）の終端側から始端側に向かう方向に順次スクライブツールをシフトさせてスクライブを実施することにより、チッピングや不正劈開を生じることなくＺｎＯ結晶を含む半導体装置を個片化することができる。

本実施例に係る製造方法によれば、スクライブ工程における歩留りは８５〜９５％となり、第１実施例と比較して若干劣るものの良好な結果を得ることができた。

以下、本発明の第３実施例に係る半導体装置の製造方法について説明する。第３実施例に係る製造方法は、上記第１実施例と比較してスクライブ工程における処理内容およびブレイキング工程が追加される点が異なる。一方、成長用基板としてｃ面オフ基板を用いる点、成長用基板の＋ｃ面側にデバイス層を形成し、−ｃ面側をスクライブする点は上記第１実施例と同様である。また、成長用基板上にデバイス層および各種電極を形成するプロセスも第１実施例と共通であるのでその説明は省略する。

以下において、第３実施例に係るスクライブ工程およびブレイキング工程について詳述する。図７（ａ）にｎ側電極パッド１８の形成工程まで完了した成長用基板１０の−Ｃ面側の平面図を示す。図７（ｂ）は、図７（ａ）における７ｂ−７ｂ線に沿った断面図であり、成長用基板１０のｃ面の傾きの方向と、後述する第１スクライブ工程におけるスクライブ方向との関係が示されている。尚、図７（ｂ）においては、図１に示したものと同様の軸方向を有するデカルト座標のＹ−Ｚ平面上に成長用基板１０のａ軸［２−１−１０］と垂直な断面が示されている。

図７（ａ）に示すように、成長用基板１０の−ｃ面側主面上には、個々の半導体装置毎に形成された複数のｎ型電極パッド１８が形成されている。図中破線で示すｎ型電極パッド１８各々の間の格子状領域の中心線がスクライブラインとなっている。

スクライブは、成長用基板１０の−ｃ面側主面（第１基板主面）に当接せさたスクライブツール３０をｍ軸［０１−１０］に沿って走査して起点クラック（スクライブ溝）を発生させる第１スクライブ工程と、成長用基板１０の−ｃ面側主面（第１基板主面）に当接させたスクライブツール３０をａ軸［２−１−１０］に沿って走査して起点クラック（スクライブ溝）を発生させる第２スクライブ工程の２ステップにより行われる。

第１スクライブ工程におけるスクライブ方向（スクライブツールの走査方向）は、成長用基板１０の主面に対するｃ面の傾きの方向と対応していなければならない。本実施例においては、ｃ面がａ軸を回転軸として０．５°程度傾いたｃ面オフ基板を使用している。図７（ｂ）に示す例では、Ｙ−Ｚ平面において、ｃ軸の傾きの方向はＺ軸に対して右回りである。この場合、第１スクライブ工程におけるスクライブ方向は、同一平面で見たときに図中右側から左側に向かうｍ軸に沿った＋Ｙ方向となる。すなわち、成長用基板１０の−ｃ面側主面（第１基板主面）と、この面に対して傾いたｃ面とが近接していく方向にスクライブツール３０を走査する。

第１スクライブ工程では、十分な深さの起点クラック（スクライブ溝）を形成することができ且つ劈開に至らない程度の荷重でスクライブを行う。具体的には、スクライブツールに印加する荷重量を５０ｇ〜１００ｇ、スクライブツールの走査速度（スクライブ速度）を２５ｍｍ／ｓｅｃに設定してスクライブを行った。かかる条件で第１スクライブを実施することにより、成長用基板１０の−ｃ面側に第１スクライブラインに沿った起点クラック（スクライブ溝）を発生させることができた。尚、スクライブ速度は１５〜５０ｍｍ／ｓｅｃの範囲で変更することができる。第１スクライブは、図７（ａ）に示すＹ軸に平行な複数の第１スクライブラインの各々に対して、順次行われる。

このように、成長用基板１０のｃ面（ｃ軸又はｍ軸）の傾きの方向に対応したスクライブ方向で第１スクライブを実施することにより、成長用基板１０の−ｃ面を押さえつける方向にスクライブ応力を働かせることができ、成長用基板１０に十分な深さの起点クラック（スクライブ溝）を発生させることができた。一方、スクライブ方向を−Ｙ方向とすると、スクライブ応力は横方向に分散し、−ｃ面を押さえつける方向に働かないため、十分な深さの起点クラック（スクライブ溝）を発生させることができなかった。尚、成長用基板１０のｃ軸の傾きの方向がＺ軸に対して左回りである場合のスクライブ方向は、図中左側から右側に向かうｍ軸に沿った−Ｙ方向となる。

第２スクライブ工程では、成長用基板１０の−ｃ面側主面（第１基板主面）を第１スクライブラインと直交するＸ軸（成長用基板１０のａ軸）に沿ってスクライブする。また、起点クラック（スクライブ溝）を形成することができ且つ劈開に至らない程度の荷重でスクライブを行う。具体的には、第２スクライブ時の荷重量は、第１スクライブ時の荷重量と同じ５０ｇ〜１００ｇに設定した。また、第２スクライブ時のスクライブ速度は、第１スクライブ時のスクライブ速度よりも若干遅い２０ｍｍ／ｓｅｃに設定した。第２スクライブ工程におけるスクライブ方向（スクライブツールの走査方向）は、＋Ｘ方向、−Ｘ方向のどちらであっても構わない。かかる条件で第２スクライブを実施することにより、成長用基板１０の−ｃ面側に第２スクライブラインに沿った起点クラック（スクライブ溝）を発生させることができた。第２スクライブは、図７（ａ）に示すＸ軸（成長用基板のａ軸）に平行な複数の第２スクライブラインの各々に対して順次行われる。

第１および第２スクライブ工程を経ることにより、成長用基板１０の−ｃ面側主面（第１基板主面）には、第１および第２スクライブラインに沿った格子状の起点クラック（スクライブ溝）が形成されるが劈開には至らない。

本実施例においては、第１および第２スクライブ工程の後にブレイキングが必要となる。ブレイキング工程では、成長用基板１０の＋ｃ面側主面（第２基板主面）の素子区画溝側から第２スクライブラインのスクライブ溝に対応するライン上にナイフエッジをあて、これに適度な荷重を加えることによりブレイキングを行う。本ブレイキング工程においては、ナイフエッジの送り方向、すなわち、ブレイキングラインの選択順序が重要となる。すなわち、本ブレイキング工程では、図７（ａ）に示すように、はじめに、第１スクライブ工程におけるスクライブツールの走査方向の終端側（図中左側）に位置する第２スクライブラインに沿ってブレイキングを行い、これが完了したら、ナイフエッジを−Ｙ方向にシフトして、１つ右隣の第２スクライブラインに沿ってブレイキングを行う。つまり、本ブレイキング工程では、第１スクライブ工程におけるスクライブツールの走査方向の終端側から始端側に向かう送り方向でブレイキングラインをシフトさせて第２スクライブラインの各々に沿ってブレイキングを行う。

このように、＋ｃ面側主面（第２基板主面）の素子区画溝側から起点クラック（スクライブ溝）が形成された第２スクライブラインのスクライブ溝に対応するライン上にナイフエッジを用いて荷重を加えることにより、ウエハは当該第２スクライブラインに沿ったｍ面で劈開する。更に、このブレイキング時の応力により、第１スクライブ工程にて形成した起点クラック（スクライブ溝）を起点としてａ面での劈開も起る。かかるａ面での劈開は、ブレイキング時に形成される劈開面（ｍ面）に対して図中左側（＋Ｙ側）においてのみ生じることが本発明者の研究の結果明らかとなった。このため、ブレイキング工程において上記したように、第１スクライブ工程におけるスクライブ方向（スクライブツールの走査方向）の終端側から始端側に向かう送り方向にナイフエッジをシフトさせてブレイキングを実施することにより、不正劈開を生じることなくａ面およびｍ面を同時に劈開することが可能となる。

かかるブレイキング工程を経ることにより、ウエハのａ面およびこれと直交するｍ面が劈開に至るので、ウエハ面内に配列された複数の半導体装置は、矩形状に個片化される。

このように、本実施例では、成長用基板としてｃ面オフ基板を使用し、＋ｃ面側にデバイス層２０を形成し、−ｃ面側をスクライブ面とする。そして、上記したスクライブ条件にて第１および第２スクライブ工程においてそれぞれｍ軸およびａ軸に沿って起点クラック（スクライブ溝）を形成しておき、その後ブレイキング工程において＋ｃ面側主面（第２基板主面）の素子区画溝から第２スクライブラインのスクライブ溝に対応するライン上にナイフエッジをあてて荷重を加える。これにより、第２スクライブラインに沿ったｍ面が劈開されるとともに、ブレイキング時の応力が第１スクライブラインに沿った起点クラック（スクライブ溝）にも作用してａ面での劈開が起る。かかるブレイキング応力のａ面への作用は、方向性を有しており、これを踏まえて第１スクライブ工程におけるスクライブ方向（スクライブツールの走査方向）の終端側から始端側に向かう送り方向にナイフエッジを順次シフトさせてブレイキングを行うことにより、チッピングや不正劈開を生じることなくＺｎＯ結晶を含む半導体装置を個片化することができる。

本実施例にかかる製造方法によれば、スクライブ工程およびブレイキング工程の総合の歩留りは８０〜９０％となり、第１実施例と比較して若干劣るものの良好な結果を得ることができた。

変形例

上記各実施例では、成長用基板としてｃ面オフ基板を用いることとしたが、ｃ面が主面と平行なｃ面ジャスト基板を使用し、ｃ面のオフ角を半導体装置の製造工程において形成することも可能である。具体的には、成長用基板としてＺｎＯ単結晶からなるｃ面ジャスト基板を用意して、この基板の＋ｃ面側に上記各実施例と同様のプロセスでデバイス層、透光性電極、ｐ側電極パッドおよび素子区画溝を形成する。次に、ウエハを研削機にセットして、成長用基板１０の厚みが約３２０μｍになるまで成長用基板１０の−ｃ面側主面（第１基板主面）を研削する。続いて、ウエハを研磨機にセットして、研磨剤の番手を段階的に小さいものにかえながら、成長用基板１０の−ｃ面側主面（第１基板主面）が鏡面（光学的鏡面）になるまで研磨する。かかる、研削・研磨工程において角度調整盤等の研摩角度調整機構を用いて成長用基板１０の−ｃ面側主面（第１基板主面）を角度研磨する。これにより、成長用基板１０の裏面は、ｃ面に対して傾くこととなり、−ｃ面側主面（第１基板主面）のみが研磨角度に応じたオフ角θを有するｃ面オフ基板となる。図８に、かかる研削・研磨工程まで完了した半導体装置の構成示す。

その後、成長用基板の−ｃ面側主面（第１基板主面）にｎ側電極パッドを形成し、角度研摩が行われた成長用基板の−ｃ面に対して上記各実施例において示したスクライブ工程およびブレイキング工程を経て半導体装置が個片化される。

本実施例の半導体装置の製造方法によれば、少なくとも成長用基板の−ｃ面側に研磨角度に応じたオフ角が付与されるので、上記各実施例同様、特定のスクライブ方向に対して深さ方向に十分な深さの起点クラック（スクライブ溝）を形成することが可能となり、チッピングや不正劈開を防止して、素子分離工程において高歩留まりを確保することが可能となる。また、本実施例の製造方法によれば、ｃ面ジャスト基板を使用するので、例えば、ｃ面オフ基板を使用するよりもｃ面ジャスト基板を使用した方がデバイス層のエピタキシャル成長を良好に行うことができる場合に有効となる。また、成長用基板の研磨角度によって、オフ角を自由に設定することが可能となる。

比較例

以下、比較例として上記各実施例に係る製造方法とは異なる製造方法で半導体装置を製造した結果について説明する。 本比較例においては、成長用基板として、ＺｎＯ単結晶からなるｃ面ジャスト基板を用いた。ＺｎＯ系半導体結晶を含むデバイス層を成長用基板の＋ｃ面側に形成し、ｐ側の電極形成を行った。次に、成長用基板の厚さが３００μｍ程度となるように成長用基板の−ｃ面側を研削した。このとき、−ｃ面側の角度研摩は行っていない。次に、成長用基板の−ｃ面側にｎ側電極パッドを形成した。次に、成長用基板の−ｃ面側主面にスクライブツールを当接し、ｍ軸［０１−１０］に沿って、荷重１００ｇで第１スクライブを実施した。このときのスクライブ方向は、上記各実施例に係る方向とは逆の−Ｙ方向とした。続いて、ａ軸［２−１−１０］に沿って、荷重１００ｇで第２スクライブを実施した。次に＋ｃ面側主面（第２基板主面）の素子区画溝側から第１スクライブラインのスクライブ溝に対応するライン上にナイフエッジをあてて荷重を加え、次に＋ｃ面側主面（第２基板主面）の素子区画溝から第２スクライブラインのスクライブ溝に対応するライン上にナイフエッジをあてて荷重を加え、素子分離を試みた。

図９（ａ）に、上記した本比較例に係る製造方法で製造された半導体装置の劈開状態を示す。本比較例に係る製造方法では、スクライブラインから著しく逸れた面で劈開が起り、デバイスが破損してしまっていることが確認できる。本比較例に係る素子分離工程における歩留りは、７０〜９０％とばらつきが大きかった。尚、荷重量を１００〜１５０ｇとして第１および第２スクライブを試みたが、不正劈開が多発して歩留りが著しく低下する結果となった。

一方、図９（ｂ）は、本発明の第１実施例に係る製造方法を用いた半導体装置の劈開状態である。同図に示すように、第１実施例に係る製造方法によれば、スクライブラインに沿った面で劈開が起り、チッピングや不正劈開を殆ど生じることなく素子分離を行うことができた。

１０ 成長用基板
１１ 緩衝層
１２ ｎ型ＭｇＺｎＯ層
１３ 発光層
１４ ｐ型ＭｇＺｎＯ層
１５ 透光性電極
１６ ｐ側電極パッド
１７ 素子区画溝
１８ ｎ側電極パッド
２０ デバイス層
３０ スクライブツール

Claims (17)

1. ウルツ鉱型の結晶構造を有する半導体層を含む半導体装置の製造方法であって、
   ウルツ鉱型の結晶構造を有し、少なくとも−ｃ面側の主面である第１基板主面に対して結晶ｃ面がａ軸の回りに所定角度傾いたｃ面オフ基板を用意する工程と、
   前記ｃ面オフ基板の＋ｃ面側の主面である第２基板主面上に前記半導体層を形成する工程と、
   前記第１基板主面を、前記ａ軸と直交するｍ軸に沿った第１スクライブラインの各々に沿ってスクライブする第１スクライブ工程と、
   前記第１基板主面を、前記ａ軸に沿った第２スクライブラインの各々に沿ってスクライブする第２スクライブ工程と、を含み、
   前記第１スクライブ工程において、前記第１基板主面は、前記結晶Ｃ面の前記第１基板主面に対する傾きの方向に対応した方向にスクライブされることを特徴とする半導体装置の製造方法。
2. 前記第１スクライブ工程において、前記第１基板主面は、前記結晶ｃ面と前記第１基板主面とが近接していく方向にスクライブされることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１スクライブ工程において、前記ｃ面オフ基板と前記半導体層とを含む積層構造体を前記第１スクライブラインの各々に沿ったａ面で劈開し、
   前記第２スクライブ工程において、前記積層構造体を前記第２スクライブラインの各々に沿ったｍ面で劈開することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第２スクライブ工程におけるスクライブ荷重量は、前記第１スクライブ工程におけるスクライブ荷重量よりも小さいことを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第１スクライブ工程において、前記第１基板主面に前記第１スクライブラインの各々に沿ったスクライブ溝を形成し、
   前記第２スクライブ工程において、前記ｃ面オフ基板と前記半導体層とを含む積層構造体を前記第２スクライブラインの各々に沿ったｍ面で劈開するとともに前記第１スクライブラインの各々に沿ったａ面で劈開することを特徴とする請求項２に記載の半導体装置の製造方法。
6. 前記第２スクライブ工程において、前記第１スクライブ工程におけるスクライブ方向の終端側から始端側に向かう方向にスクライブラインをシフトさせて前記第２スクライブラインの各々に沿ってスクライブすることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第１スクライブ工程において、前記第１基板主面に前記第１スクライブラインの各々に沿ったスクライブ溝を形成し、
   前記第２スクライブ工程において、前記第１基板主面に前記第２スクライブラインの各々に沿ったスクライブ溝を形成し、
   前記第２基板主面側から前記第２スクライブラインの前記スクライブ溝に対応するライン上の各々に沿って応力を印加して、前記ｃ面オフ基板と前記半導体層とを含む積層構造体を前記第１および第２スクライブラインに沿ったａ面およびｍ面で劈開するブレイキング工程を更に含むことを特徴とする請求項２に記載の半導体装置の製造方法。
8. 前記ブレイキング工程において、前記第１スクライブ工程におけるスクライブ方向の終端側から始端側に向かう方向にブレイキングラインをシフトさせて前記第２スクライブラインの前記スクライブ溝に対応するライン上の各々に沿って応力を印加することを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記第１スクライブ工程の前に、前記第１基板主面を研磨する研磨工程を更に含むことを特徴とする請求項２に記載の半導体装置の製造方法。
10. 前記研磨工程において、前記第１基板主面は、二乗平均表面粗さ（ＲＭＳ）が２０ｎｍ以下となるように研磨されることを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記第２スクライブ工程におけるスクライブ速度は、前記第１スクライブ工程における前記スクライブ速度よりも遅いことを特徴とする請求項２乃至１０のいずれか１つに記載の半導体装置の製造方法。
12. 前記第１および第２スクライブ工程におけるスクライブは、スクライブ方向前方に平坦面を有するヒールポイントツールを用いて行われることを特徴とする請求項２乃至１１のいずれか１つに記載の半導体装置の製造方法。
13. 前記第１スクライブ工程の前に前記第１および第２スクライブラインに沿って前記半導体層の表面から前記ｃ面オフ基板の内部に達する素子区画溝を形成する工程を更に含むことを特徴とする請求項２乃至１２のいずれか１つに記載の半導体装置の製造方法。
14. 前記ｃ面オフ基板の前記第１基板主面に対する前記結晶ｃ面の傾きの角度θは、０°＜θ≦５°の範囲内であることを特徴とする請求項２乃至１３のいずれか１つに記載の半導体装置の製造方法。
15. 前記ｃ面オフ基板および前記半導体層は、ＺｎＯ系半導体からなることを特徴とする請求項１乃至１４のいずれか１つに記載の半導体装置の製造方法。
16. ウルツ鉱型の結晶構造を有する半導体層を含む半導体装置の製造方法であって、
    ウルツ鉱型の結晶構造を有するｃ面基板を用意する工程と、
    前記ｃ面基板の＋ｃ面側の主面である第２基板主面上に前記半導体層を形成する工程と、
    前記ｃ面基板の−ｃ面側の主面である第１基板主面に対して前記ｃ面基板の結晶ｃ面がａ軸の回りに所定角度傾くように前記第１基板主面を角度研磨する工程と、
    前記第１基板主面を、前記ａ軸と直交するｍ軸に沿った第１スクライブラインの各々に沿ってスクライブする第１スクライブ工程と、
    前記第１基板主面を、前記ａ軸に沿った第２スクライブラインの各々に沿ってスクライブする第２スクライブ工程と、を含み、
    前記第１スクライブ工程において、前記第１基板主面は、前記結晶ｃ面の前記第１基板主面に対する傾きの方向に対応した方向にスクライブされることを特徴とする半導体装置の製造方法。
17. 前記第１スクライブ工程において、前記第１基板主面は、前記結晶ｃ面と前記第１基板主面とが近接していく方向にスクライブされることを特徴とする請求項１６に記載の半導体装置の製造方法。